拒絶査定不服の審決｜不服2011-21627 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない。 H01L
管理番号	1271797
審判番号	不服2011-21627
総通号数	161
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2013-05-31
種別	拒絶査定不服の審決
審判請求日	2011-10-06
確定日	2013-03-21
事件の表示	特願2006-535499「スタガー式ローカル接続構造を持つメモリセルアレイ」拒絶査定不服審判事件〔平成17年 4月28日国際公開、WO2005/038810、平成19年10月11日国内公表、特表2007-528592〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	1 手続の経緯・本願発明本願は、2004年9月16日(パリ条約による優先権主張外国庁受理2003年10月14日、アメリカ合衆国)を国際出願日とする出願であって、平成23年6月2日付けの拒絶査定に対し、同年10月6日に審判請求がされたものであり、その請求項1に係る発明(以下「本願発明」という。)は、平成22年6月2日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、特許請求の範囲の請求項1に記載されている事項により特定される次のとおりのものと認める。「【請求項1】半導体基板(54)に製造された2次元アレイのメモリセル(52)を含み、前記メモリセル(52)は、水平な行方向(67)を定義する複数のメモリセルの行(52)及び前記水平な行方向(67)に垂直な列方向(69)を定義する複数のメモリセルの列(52)に配列されており、前記列方向(69)において延在する半導体基板(54)内の複数の絶縁トレンチ(62)を含み、各前記絶縁トレンチ(62)はメモリセル(52)の2つの隣接する列と列との間に延在しており、前記半導体基板(54)内に、複数の略長方形のチャネル領域(58)を含み、各前記チャネル領域(58)は、前記チャネル領域(58)の両側に存在する2つの絶縁トレンチ(62)間に、水平な行方向(67)に延在しているとともに、2つの半導体接合によって、列方向(69)に延在しており、前記各半導体接合は、前記チャネル領域(58)に隣接して、且つ、前記チャネル領域(58)の両側に存在する、前記基板(54)のソース/ドレイン注入領域(64)との接合であり、各前記チャネル領域(58)上に配置された電荷蓄積セル(63)を含み、複数のワード線(68)を含み、各前記ワード線(68)は、複数のメモリセル(52)の行内の、各電荷蓄積セルの上部にわたって延在し、また、複数のメモリセル(52)の行内の各電荷蓄積セル(63)上にゲート電極を形成し、且つ、複数のメモリセル(52)の列間に列方向(69)に延在し、且つ、複数の導電性インターコネクト(72)へ接続する、複数のソース/ドレインコントロールライン(70)を含み、前記複数の導電性インターコネクト(72)はそれぞれ、ただ1つのソース/ドレインコントロールライン(70)に結合され、また、列内の1つおきのソース/ドレイン領域(64)が、ただ1つの導電性インターコネクト(72)に結合するように、また、列内の前記2つの隣接するチャネル領域(58)の両側の前記2つのソース/ドレイン領域(64)がそれぞれ、ただ1つの導電性インターコネクト(72)に結合するように、また、1つのソースドレインコントロールライン(70)に結合するように、且つ、前記2つのチャネル領域(58)間のソース/ドレイン領域(64)が、全ての導電性インターコネクトから分離されるように、スタガー式パターンで並べられる、メモリセルアレイ。」 2 引用例の記載と引用発明 (1)引用例1:特開平9-107087号公報原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平9-107087号公報(以下「引用例1」という。)には、「不揮発性半導体記憶装置及びその製造方法」(発明の名称)に関して、図1?14とともに以下の記載がある。(下線は当審において付加した。) (ア)「【0001】【発明の属する技術分野】本願の発明は、所謂仮想接地型メモリセルアレイ構成を有する不揮発性半導体記憶装置及びその製造方法に関するものである。」 (イ)「【0002】【従来の技術】近年、プログラムやファイルデータ等の格納用として、大容量のマスクROMやEPROMやフラッシュメモリ等の不揮発性半導体記憶装置が求められている。そして、これらの不揮発性半導体記憶装置では、ビット当たりの製造コストを低減させるために、可能な限りメモリセル面積を縮小して微細化を図る必要がある。【0003】この様な要求を満たすために、メモリセルを最密に充填することができるメモリセルアレイ構成として、図13にEPROMの等価回路が示されている所謂仮想接地型メモリセルアレイ構成が提案されている。この仮想接地型メモリセルアレイ構成では、ビット線/ソース線になる配線11a?11dとワード線12a、12bとが格子状に配列されており、配線11a?11d同士の間にメモリセル13a?13fが行列状に配置されている。【0004】図13に示すEPROMの例えばメモリセル13bにデータを書き込む場合は、ワード線12aのみを例えば12Vの高電位にし、その他の総てのワード線12bを接地する。そして、メモリセル13bのドレインに接続されている配線11c及び図13中でそれよりも右側の総ての配線11dを5Vにし、図13中で残りの左側の総ての配線11a、11bを接地する。この結果、メモリセル13bにのみ電流が流れ、ホットエレクトロン注入によってデータが書き込まれる。【0005】一方、同じメモリセル13bからデータを読み出す場合は、ワード線12aのみを例えば5Vにし、その他の総てのワード線12bを接地する。そして、メモリセル13bのドレインに接続されている配線11c及び図13中でそれよりも右側の総ての配線11dを2Vにしてから浮遊状態にし、図13中で残りの左側の総ての配線11a、11bを接地する。」 (ウ)「【0026】【発明の実施の形態】以下、EPROMに適用した本願の発明の第1?第3具体例と、イオン注入プログラム方式のNOR型マスクROMに適用した本願の発明の第4具体例とを、図1?12を参照しながら説明する。【0027】図1?3が、第1具体例を示している。この第1具体例では、図1(a)及び図3(a)に示す様に、半導体基板21の表面にLOCOS法等で互いに平行な縞状のフィールド酸化膜22を形成し、これによって、互いに平行な縞状の素子活性領域23をフィールド酸化膜22同士の間に形成する。そして、素子活性領域23の表面にゲート酸化膜24を形成する。【0028】次に、図1(b)及び図3(a)に示す様に、浮遊ゲート25を形成するための導電膜を、各素子活性領域23を覆うパターンに加工した後、容量結合用の絶縁薄膜26を全面に形成する。【0029】そして、制御ゲートになるワード線27a?27cを素子活性領域23と直交する方向に延在する互いに平行な縞状に形成し、浮遊ゲート25を形成するための導電膜をも、ワード線27a?27c用のマスクを用いてパターニングして、行列状のメモリセル31a?31i毎に孤立した浮遊ゲート25を形成する。【0030】次に、図2(a)に示す様に、互いに隣接しているワード線27a?27c同士の間のフィールド酸化膜22を、ワード線27a?27cに平行な方向及び直交する方向の何れにおいても一つおきにフォトレジスト32で覆う。そして、ワード線27a?27cとフォトレジスト32とをマスクにしたRIEで、図2(a)及び図3(b)に示す様に、フィールド酸化膜22を除去する。【0031】次に、フォトレジスト32を除去した後、ワード線27a?27cとフィールド酸化膜22とをマスクにして半導体基板21に砒素をイオン注入する。この結果、図3(c)に示す様に、当初から形成されていた素子活性領域23のうちでワード線27a?27c下以外の領域のみならず、図3(b)の工程でフィールド酸化膜22が除去された領域にも、拡散層33が形成される。【0032】従って、ここまでで、各メモリセル31a?31iを構成するトランジスタが完成すると共に、ワード線27a?27cの延在方向で互いに隣接しているトランジスタの一方のソース/ドレイン拡散層同士が電気的に接続される。【0033】次に、層間絶縁膜(図示せず)を全面に形成し、図2(b)に示す様に、図3(b)の工程でフィールド酸化膜22が除去された領域に形成された拡散層33に達するコンタクト孔34a、34bを層間絶縁膜に開孔する。そして、ワード線27a?27cに直交する方向に並んでいるコンタクト孔34a、34bを介して拡散層33に接するAl配線等の金属配線(図示せず)をパターニングして、ビット線/ソース線を形成する。【0034】以上の様な第1具体例で製造されたEPROMは、コンタクト孔34aが四つのメモリセル31b、31c、31e、31fのトランジスタで共有されており、コンタクト孔34bも四つのメモリセル31d、31e、31g、31hのトランジスタで共有されているので、仮想接地型メモリセルアレイ構成になっている。」 (エ)「【0038】図5が、第3具体例を示している。この第3具体例も、図1(a)(b)に示した様にワード線27a?27c及び浮遊ゲート25を形成するまでは、図1?3に示した第1具体例と実質的に同様の工程を実行する。【0039】しかし、この第3具体例では、この状態から直ちに、ワード線27a?27cとフィールド酸化膜22とをマスクにして半導体基板21に砒素をイオン注入して、当初から形成されている素子活性領域23のうちでワード線27a?27c下以外の領域にのみ拡散層33を形成する。【0040】その後、絶縁膜(図示せず)を全面に堆積させ、ワード線27a?27cに平行な方向では、互いに隣接している素子活性領域23に跨がる幅で、ワード線27a?27cに直交する方向では、ワード線27a?27c同士の間隔よりも広い幅の開口を有するフォトレジスト(図示せず)を形成する。【0041】そして、このフォトレジストをマスクにしたRIEを絶縁膜に施し、この絶縁膜から成る側壁をワード線27a?27cの側面に形成することによって、図5(a)に示す様に、ワード線27a?27cに平行な方向及び直交する方向の何れにおいても一つおきに、素子活性領域23に達するコンタクト孔36a、36bを開孔する。その後、コンタクト孔36a、36bを介して素子活性領域23に接する配線層37a、37bを形成する。【0042】次に、層間絶縁膜(図示せず)を全面に形成し、図5(b)に示す様に、配線層37a、37bに達するコンタクト孔38a、38bを層間絶縁膜に開孔する。そして、ワード線27a?27cに直交する方向に並んでいるコンタクト孔38a、38bを介して配線層37a、37bに接するAl配線等の金属配線(図示せず)をパターニングして、ビット線/ソース線を形成する。【0043】以上の様な第3具体例で製造されたEPROMも、第1具体例で製造されたEPROMと同様に、コンタクト孔38aが四つのメモリセル31b、31c、31e、31fのトランジスタで共有されており、コンタクト孔38bも四つのメモリセル31d、31e、31g、31hのトランジスタで共有されているので、仮想接地型メモリセルアレイ構成になっている。」 (オ)「【0053】また、以上の第1?第4具体例は、EPROM及びマスクROMに本願の発明を適用したものであるが、EEPROM、フラッシュEEPROM、MONOSメモリ、強誘電体メモリ等の総ての不揮発性半導体記憶装置に本願の発明を適用することができる。」 (カ)「【0054】【発明の効果】請求項1?3の不揮発性半導体記憶装置では、仮想接地型メモリセルアレイ構成になっているにも拘らず、合わせずれに起因するメモリセルトランジスタの性能の不安定化が少ないので信頼性が高く、メモリセルの占有面積のオーバヘッドが少ないので微細であり、製造工程が殆ど増加しないので製造コストが殆ど増大せず、しかも、寄生抵抗の少ない金属配線でビット線/ソース線を形成することができるので高速動作が可能である。」 (キ)引用例1の段落【0027】?【0029】及び【0043】並びに図1(b)及び図5(a)、(b)を参照すると、引用例1には、「第3具体例」として、「半導体基板21に製造された行列状のメモリセル31a?31i」を含む「仮想接地型メモリセルアレイ」が開示されているといえる。 (ク)図5には、「本願の第3具体例の後半の工程を順次に示しており、図2に対応する平面図」が示されており、図1(a)、(b)及び図3(a)を勘案して参照すると、図5(b)には、「列方向において延在する複数のフィールド酸化膜22を含み、各前記フィールド酸化膜22はメモリセル31a?31iの2つの隣接する列と列との間に延在して」いることが開示されているといえる。 (ケ)引用例1の段落【0032】及び【0043】並びに図5(b)を参照すると、引用例1の第3具体例において、各メモリセル31a?31iはトランジスタから構成されている。さらに、引用例1の段落【0004】、【0005】、図13を勘案すると、図3(c)の各メモリセル31a?31iにおいて、「拡散層33」及び「浮遊ゲート25の下方の領域であって、素子活性領域23のうち、拡散層33間の領域」(図5における破線で示された浮遊ゲート25の下方の領域)が、それぞれトランジスタの「ソース/ドレイン領域」及び「チャネル領域」として機能することは、当業者には明らかである。したがって、以下においては、「浮遊ゲート25の下方の領域であって、素子活性領域23のうち、拡散層33間の領域」を「チャネル領域」と呼ぶことにする。 (コ)図3には、「第1具体例の工程を順次に示しており、図1、2のA-A線に沿う位置における断面を含む斜視図」が示されており、図3(c)において、技術常識を加味すると、「浮遊ゲート25の下方の領域であって、素子活性領域23のうち、メモリセル31fの拡散層33間の領域」、すなわち「チャネル領域」は、「半導体基板21内」に含まれ、「複数の略長方形」の領域であることが見てとれる。さらに、メモリセル31eも参照すると、メモリセル31a?31iの各「チャネル領域」は、「前記チャネル領域の両側に存在する2つのフィールド酸化膜22間に、行方向に延在しているとともに、2つの拡散層33によって、列方向に延在しており」、「前記各拡散層33は、前記チャネル領域に隣接して、且つ、前記チャネル領域の両側に存在する」ことが見てとれる。 (サ)引用例1の段落【0038】?【0039】を参照すると、図3(c)において、各拡散層33は、「半導体基板21に砒素をイオン注入」して形成されたものであるから、「チャネル領域と半導体接合を構成する」ものであることが、当業者には明らかである。 (シ)引用例1の段落【0027】?【0029】を勘案すると、図3(c)において、メモリセル31fの「チャネル領域」上に、ゲート酸化膜24、浮遊ゲート25、容量結合用の絶縁薄膜26、及び制御ゲートになるワード線27bが積層されていることが見てとれる。 (ス)したがって、図5(b)において、図3も勘案すると、「各ワード線27a?27c」は、「複数のメモリセル31a?31iの行内の、各々の前記積層されたゲート酸化膜24、浮遊ゲート25、及び容量結合用の絶縁薄膜26の上部にわたって延在し」ていることが、当業者には明らかである。 (セ)よって、引用例1の段落【0029】も勘案すると、引用例1には、「各ワード線27a?27c」は、「複数のメモリセル31a?31iの行内の、各々の前記積層されたゲート酸化膜24、浮遊ゲート25、及び容量結合用の絶縁薄膜26上」に形成されて「制御ゲート」として機能することが開示されているといえる。 (ソ)引用例1の段落【0003】、【0042】、図5、図13を参照すると、引用例1の第3具体例において、ビット線/ソース線は、「複数のメモリセル31a?31iの列間に列方向に延在し」、且つ、「複数の配線層37a、37b」に接することが開示されているといえる。以上を踏まえるとともに、図5を参照すると、「複数の配線層37a、37bはそれぞれ、ただ1つのビット線/ソース線に結合され」ていることが、当業者には明らかである。 (タ)引用例1の段落【0039】を参照すると、第3具体例において、「拡散層33」は、「当初から形成されている素子活性領域23のうちでワード線27a?27c下以外の領域にのみ」形成されているとともに、段落【0041】、図3、図5(a)も勘案すると、「配線層37a、37b」は、コンタクト孔36a、36bを介して素子活性領域23に形成された「拡散層33」に接しているといえる。したがって、「列内のすべての拡散層33」が、「ただ1つの配線層に結合」していることは、当業者には明らかである。 (チ)また、引用例1において、「列内」の、「2つの隣接するチャネル領域の両側の2つの領域」、例えば、図5における、セル31bのワード線27aの平面的にみて(列方向に)上の領域とセル31eのワード線27bの平面的にみて下の領域は、上記(タ)の検討事項及び図3を勘案すると、どちらも「拡散層33」であり、それぞれ、「ただ1つの配線層に結合」し、また、「1つのビット線/ソース線に結合」していることは、当業者には明らかである。 (ツ)引用例1の段落【0027】?【0029】を勘案すると、図5には、「複数の配線層37a、37b」は、少しずつずらして並べられること、すなわち、スタガード(staggered)パターンで並べられることが見てとれる。 (2)引用発明以上、図1、図3、図5及び図13を参酌してまとめると、引用例1には、第3具体例として、以下の発明(以下「引用発明」という。)が記載されているものと認められる。「半導体基板21に製造された行列状のメモリセル31a?31iを含み、列方向において延在する半導体基板21の表面に形成された互いに平行な縞状のフィールド酸化膜22を含み、各前記フィールド酸化膜22はメモリセル31a?31iの2つの隣接する列と列との間に延在しており、半導体基板21内に、複数の略長方形のチャネル領域を含み、各前記チャネル領域は、前記チャネル領域の両側に存在する2つのフィールド酸化膜22間に、行方向に延在しているとともに、2つの拡散層33との半導体接合によって、列方向に延在しており、前記各拡散層33は、前記チャネル領域に隣接し、且つ、前記チャネル領域の両側に存在して、チャネル領域と半導体接合を構成するとともに、ソース/ドレイン領域として機能し、各メモリセル31a?31iの前記チャネル領域上に、ゲート酸化膜24、浮遊ゲート25、及び容量結合用の絶縁薄膜26が積層され、ワード線27a?27cを含み、各ワード線27a?27cは、複数のメモリセル31a?31iの行内の、各々の前記積層されたゲート酸化膜24、浮遊ゲート25、及び容量結合用の絶縁薄膜26の各々の上部にわたって延在し、また、複数のメモリセル31a?31iの行内の、各々の前記積層されたゲート酸化膜24、浮遊ゲート25、及び容量結合用の絶縁薄膜26上に形成されて制御ゲートとして機能し、且つ、複数のメモリセル31a?31iの列間に列方向に延在し、且つ、複数の配線層37a、37bに接する、複数のビット線/ソース線を含み、複数の配線層37a、37bはそれぞれ、ただ1つのビット線/ソース線に結合され、また、列内のすべての拡散層33が、ただ1つの配線層に結合し、また、列内の、前記2つの隣接するチャネル領域の両側の2つの拡散層33がそれぞれ、ただ1つの配線層に結合し、また、1つのビット線/ソース線に結合し、且つ、前記複数の配線層37a、37bは、スタガードパターンで並べられる、仮想接地型メモリセルアレイ。」 (3)引用例2:特開平10-321821号公報号公報原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平10-321821号公報(以下「引用例2」という。)には、「不揮発性半導体メモリおよびその動作方法」(発明の名称)に関して、図1?13とともに以下の記載がある。 (ア)「【0001】【発明の属する技術分野】本発明は、不揮発性半導体メモリおよびその動作方法に関する。【0002】【従来の技術】近年、磁気メモリであるハードディスクおよびフロッピーディスクに代替可能な半導体メモリとして、EPROM(Erasable and Programmable Read Only Memory)やEEPROM(Electrically Erasable and Programmable Read Only Memory )等の不揮発性半導体メモリが注目されている。【0003】EPROMおよびEEPROMのメモリセル(メモリトランジスタ)では、浮遊ゲート電極にキャリアを蓄積し、キャリアの有無によりデータの記憶を行うとともに、キャリアの有無によるしきい値電圧の変化を検出することによりデータの読み出しを行っている。特に、EEPROMには、メモリセルアレイの全体でデータの消去を行うかあるいはメモリセルアレイを任意のブロックに分けて各ブロック単位でデータの消去を行うフラッシュEEPROMがある。」 (イ)【0023】【課題を解決するための手段および発明の効果】 (1)第1の発明第1の発明に係る不揮発性半導体メモリは、電気的に浮遊状態の一導電型の不純物領域を共有する複数のスタックトゲート型メモリセルを備えたものである。【0024】本発明に係る不揮発性半導体メモリにおいては、複数のスタックトゲート型メモリセルが共有する不純物領域が電気的に浮遊状態となっており、その不純物領域は配線層に電気的に接続されておらず、また配線層を形成していない。そのため、隣接するメモリセルが互いに接触しない範囲内で電気的に浮遊状態の不純物領域を小さくすることが可能となる。したがって、より高集積化を図ることができる。【0025】 (2)第2の発明第2の発明に係る不揮発性半導体メモリは、複数のスタックトゲート型メモリセルからなる1組以上のメモリセル群を備え、各メモリセルはチャネル領域を挟んで設けられた2つの不純物領域を有し、隣接する2つのメモリセルは互いに一方の不純物領域を共有し、各組のメモリセル群の両側の不純物領域は1対の電位線にそれぞれ電気的に接続され、残りの不純物領域は電気的に浮遊状態にあることを特徴とする。【0026】本発明に係る不揮発性半導体メモリにおいては、隣接する2つのメモリセルが互いに一方の不純物領域を共有し、かつ各組のメモリセル群の両側の不純物領域が1対の電位線にそれぞれ電気的に接続され、残りの不純物領域が電気的に浮遊状態となっている。電気的に浮遊状態にある不純物領域は配線層に電気的に接続されておらず、また配線層を形成していない。そのため、隣接する2つのメモリセルが互いに接触しない範囲内で電気的に浮遊状態にある不純物領域を小さくすることが可能となる。したがって、各メモリセル群の専有面積を小さくすることができ、より高集積化を図ることが可能となる。」 (ウ)「【0060】【発明の実施の形態】図1は本発明の第1の実施例における不揮発性半導体メモリのメモリセルアレイの一部断面図、図2は図1のメモリセルアレイの平面図である。また、図3は同実施例の不揮発性半導体メモリの全体の構成を示す図である。本実施例の不揮発性半導体メモリは、スタックトゲート型メモリセルを用いたフラッシュEEPROMである。【0061】図1および図2において、メモリセルアレイ102は、マトリクス状に配列された複数のメモリセル(メモリトランジスタ)1a,1bからなる。ｐ型単結晶シリコン基板2の表面に、n型不純物がドープされたn型ソース・ドレイン領域3,4が所定間隔を隔てて交互に形成されている。ソース・ドレイン領域3とソース・ドレイン領域4との間のシリコン基板2の領域がチャネル領域5となる。ソース・ドレイン領域3,4はソースまたはドレインとして働く。【0062】… 【0063】2つのソース・ドレイン領域3,4、それらに挟まれたチャネル領域5、ゲート絶縁膜6,8、浮遊ゲート電極7および制御ゲート電極9がメモリセル1aを構成する。また、2つのソース・ドレイン領域4,3、それらに挟まれたチャネル領域5、ゲート絶縁膜6,8、浮遊ゲート電極7および制御ゲート電極9がメモリセル1bを構成する。【0064】各ソース・ドレイン領域3は、隣接する2つのメモリセル1b,1aで共有されている。また、各ソース・ドレイン領域4も、隣接する2つのメモリセル1a,1bで共有されている。各2つのメモリセル1a,1bがメモリセル群を構成する。【0065】図2に示すように、複数のビット線BLおよび複数のワード線WLがほぼ直角に交差するように配列されている。各ビット線BLは列方向に沿って配置され、各ワード線WLは行方向に沿って配置されている。【0066】複数のメモリセル1a,1bは、ビット線BLおよびワード線WLに対して斜め方向に例えば45°の方向に配列されている。各列の各2つのメモリセル1a,1bで共有されるソース・ドレイン領域3は、コンタクトホール10を介してそれぞれ対応するビット線BLに接続されている。それにより、各2つのメモリセル1a,1bは2本のビット線BL間に直列に接続されている。各ソース・ドレイン領域4は、電気的に浮遊状態となっている。【0067】各行の複数のメモリセル1aの制御ゲート電極9は一体化されてワード線WLを形成している。同様に、各行の複数のメモリセル1bの制御ゲート電極9は一体化されてワード線WLを形成している。」 (ウ)「【0069】図3に示す不揮発性半導体メモリ101において、メモリセルアレイ102の複数のワード線WLはロウデコーダ103に接続され、複数のビット線BLはカラムデコーダ104に接続されている。」 (エ)「【0091】本実施例の不揮発性半導体メモリ101においては、各メモリセル1a,1bのソース・ドレイン領域4が電気的に浮遊状態となっており、ソース線等の配線層を形成していない。そのため、隣接する2つのメモリセル1a,1bのチャネル領域5ならびにその上に形成される浮遊ゲート電極7および制御ゲート電極9が互いに接触しない範囲でソース・ドレイン領域4の寸法L(図1参照)を小さくすることが可能となる。また、メモリセルアレイ102内にソース線を設ける必要もない。したがって、メモリセルアレイ102の面積を小さくし、より高集積化を図ることが可能となる。」 3 対比本願発明と引用発明とを対比する。ア引用発明は、「半導体基板21に製造された行列状のメモリセル31a?31i」を含むものであり、引用発明の「行列状」は、本願発明の「2次元アレイ」に相当し、引用発明の「メモリセル」の行及び「メモリセル」の列は、引用例1の図1及び図5を勘案すると、それぞれ本願発明の「水平な行方向(67)を定義する複数のメモリセルの行(52)」及び「前記水平な行方向(67)に垂直な列方向(69)を定義する複数のメモリセルの列(52)」に相当する。したがって、本願発明と引用発明とは、「半導体基板(54)に製造された2次元アレイのメモリセル(52)を含み、前記メモリセル(52)は、水平な行方向(67)を定義する複数のメモリセルの行(52)及び前記水平な行方向(67)に垂直な列方向(69)を定義する複数のメモリセルの列(52)に配列されて」いる点で一致する。イ引用発明の「フィールド酸化膜22」が「素子分離絶縁体」であることは、当業者には明らかである。したがって、本願発明と引用発明とは、「前記列方向(69)において延在する半導体基板(54)に形成された素子分離絶縁体を含み、各前記素子分離絶縁体はメモリセル(52)の2つの隣接する列と列との間に延在して」いる点で一致する。ウ引用発明の「拡散層33」は、本願発明の「ソース/ドレイン領域(64)」に相当する。したがって、引用発明の「半導体基板21内に、複数の略長方形のチャネル領域を含み、各前記チャネル領域は、前記チャネル領域の両側に存在する2つのフィールド酸化膜22間に、行方向に延在しているとともに、2つの拡散層33との半導体接合によって、列方向に延在しており、前記各拡散層33は、前記チャネル領域に隣接し、且つ、前記チャネル領域の両側に存在して、チャネル領域と半導体接合を構成するとともに、ソース/ドレイン領域として機能」する構成は、本願発明の「前記半導体基板(54)内に、複数の略長方形のチャネル領域(58)を含み、各前記チャネル領域(58)は、前記チャネル領域(58)の両側に存在する2つの素子分離絶縁体間に、水平な行方向(67)に延在しているとともに、2つの半導体接合によって、列方向(69)に延在しており、前記各半導体接合は、前記チャネル領域(58)に隣接して、且つ、前記チャネル領域(58)の両側に存在する、前記基板(54)のソース/ドレイン注入領域(64)との接合であ」るという構成に相当する。エ引用発明の「ゲート酸化膜24、浮遊ゲート25、及び容量結合用の絶縁薄膜26」を「積層」したものは、本願発明の「電荷蓄積セル(63)」に相当する。したがって、本願発明と引用発明とは、「各前記チャネル領域(58)上に配置された電荷蓄積セル(63)を含」む点で一致する。オ引用発明の「制御ゲート」は本願発明の「ゲート電極」に相当するから、本願発明と引用発明とは、「複数のワード線(68)を含み、各前記ワード線(68)は、複数のメモリセル(52)の行内の、各電荷蓄積セルの上部にわたって延在し、また、複数のメモリセル(52)の行内の各電荷蓄積セル(63)上にゲート電極を形成」する点で一致する。カ引用発明の「配線層37a、37b」、「ビット線/ソース線」、「スタガードパターン」、「仮想接地型メモリセルアレイ」は、それぞれ本願発明の「導電性インターコネクト(72)」、「ソース/ドレインコントロールライン(70)」、「スタガー式パターン」、「メモリセルアレイ」に相当する。「スタガー式パターンで並べられる」について、本願の明細書の段落【0018】には、「アレイは、スタガー式パターンで並べられた複数の導電性インターコネクトを含む。この…。この各導電性インターコネクトは、1つおきの導電性インターコネクトが、第1列の右側に隣接する列の第2ソース/ドレイン領域に接続するように、また、1つおきの導電性インターコネクトが、第1列の左側に隣接する列の第2ソース/ドレイン領域に接続するように、スタガー式パターンで配置される。」と記載されている。本願の優先権主張とした出願(PCT/US2004/030415)の明細書のクレームの請求項6には、「wherein the plurality of conductive interconnects (72) are each coupled to only one source/drain control line (70) and are arranged in a staggered pattern such that only every second source/drain region (64)…」と記載されている。以上を踏まえるとともに、引用発明は、「前記複数の配線層37a、37bは、スタガードパターンで並べられる」ものであるから、本願発明と引用発明とは、「スタガー式パターンで並べられる」点で一致する。したがって、本願発明と引用発明とは、「複数のメモリセル(52)の列間に列方向(69)に延在し、且つ、複数の導電性インターコネクト(72)へ接続する、複数のソース/ドレインコントロールライン(70)を含み、前記複数の導電性インターコネクト(72)はそれぞれ、ただ1つのソース/ドレインコントロールライン(70)に結合され、また、列内のソース/ドレイン領域(64)が、ただ1つの導電性インターコネクト(72)に結合するように、また、列内の前記2つの隣接するチャネル領域(58)の両側の前記2つのソース/ドレイン領域(64)がそれぞれ、ただ1つの導電性インターコネクト(72)に結合するように、また、1つのソースドレインコントロールライン(70)に結合するように、スタガー式パターンで並べられる、メモリセルアレイ」である点で一致する。キ以上をまとめると、本願発明と引用発明の一致点及び相違点は次のとおりである。＜一致点＞「半導体基板(54)に製造された2次元アレイのメモリセル(52)を含み、前記メモリセル(52)は、水平な行方向(67)を定義する複数のメモリセルの行(52)及び前記水平な行方向(67)に垂直な列方向(69)を定義する複数のメモリセルの列(52)に配列されており、前記列方向(69)において延在する半導体基板(54)内の複数の素子分離絶縁体を含み、各前記素子分離絶縁体はメモリセル(52)の2つの隣接する列と列との間に延在しており、前記半導体基板(54)内に、複数の略長方形のチャネル領域(58)を含み、各前記チャネル領域(58)は、前記チャネル領域(58)の両側に存在する2つの素子分離絶縁体間に、水平な行方向(67)に延在しているとともに、2つの半導体接合によって、列方向(69)に延在しており、前記各半導体接合は、前記チャネル領域(58)に隣接して、且つ、前記チャネル領域(58)の両側に存在する、前記基板(54)のソース/ドレイン注入領域(64)との接合であり、各前記チャネル領域(58)上に配置された電荷蓄積セル(63)を含み、複数のワード線(68)を含み、各前記ワード線(68)は、複数のメモリセル(52)の行内の、各電荷蓄積セルの上部にわたって延在し、また、複数のメモリセル(52)の行内の各電荷蓄積セル(63)上にゲート電極を形成し、且つ、複数のメモリセル(52)の列間に列方向(69)に延在し、且つ、複数の導電性インターコネクト(72)へ接続する、複数のソース/ドレインコントロールライン(70)を含み、前記複数の導電性インターコネクト(72)はそれぞれ、ただ1つのソース/ドレインコントロールライン(70)に結合され、また、列内のソース/ドレイン領域(64)が、ただ1つの導電性インターコネクト(72)に結合するように、また、列内の前記2つの隣接するチャネル領域(58)の両側の前記2つのソース/ドレイン領域(64)がそれぞれ、ただ1つの導電性インターコネクト(72)に結合するように、また、1つのソースドレインコントロールライン(70)に結合するように、スタガー式パターンで並べられる、メモリセルアレイ。」＜相違点1＞本願発明では、「半導体基板(54)内の複数の絶縁トレンチ(62)を含み、各前記絶縁トレンチ(62)はメモリセル(52)の2つの隣接する列と列との間に延在して」いるのに対し、引用発明では、「半導体基板21の表面に形成された互いに平行な縞状のフィールド酸化膜22を含み、各フィールド酸化膜22はメモリセル31a?31iの2つの隣接する列と列との間に延在して」いるものである点。＜相違点2＞本願発明では、「列内の1つおきのソース/ドレイン領域(64)が、ただ1つの導電性インターコネクト(72)に結合する」のに対し、引用発明では、「列内のすべての拡散層33が、ただ1つの配線層に結合」するものであり、「ただ1つの導電性インターコネクト(72)に結合する」ものが、本願発明では、「列内の1つおきのソース/ドレイン領域(64)」であるのに対し、引用発明では、「列内のすべてのソース/ドレイン領域(拡散層33)」である点。それに伴い、本願発明は、「前記2つのチャネル領域(58)間のソース/ドレイン領域(64)が、全ての導電性インターコネクトから分離されるように」するものであるのに対し、引用発明では、「前記2つのチャネル領域間の拡散層33」が、「配線層37a、37bから分離される」ものではない点。 4 判断 (1)相違点1についてア 2次元アレイのメモリセルを含むメモリセルアレイであって、メモリセルの2つの隣接する列と列との間に延在する素子分離領域を備えるものにおいて、素子分離領域として、半導体基板内の絶縁トレンチを用いることは、以下の周知例1、2に記載されるように、周知技術である。 (a)周知例1:特開平11-163173号公報・「【0001】【発明の属する技術分野】本発明は、EEPROM,マスクROMまたはMFSFET等をメモリトランジスタとして有する不揮発性半導体記憶装置と、その読み出し方法、及び書き込み方法に関する。」・「【0026】第1実施形態本実施形態は、NAND型フラッシュメモリについてである。図1は、本実施形態に係るNAND型フラッシュメモリのメモリアレイの回路構成と要部周辺回路を示す概略構成図である。また、図2はメモリアレイの一部について示す平面図であり、図3は図2のA-A線に沿った断面図、図4は図2のB-B線に沿った断面図、図5は図2のC-C線に沿った断面図である。」・「【0029】本発明における不揮発性半導体記憶装置では、少なくとも行方向に素子形成領域が分離されている。ここで、“素子形成領域”とは、メモリトランジスタが形成される領域をいい、半導体基板そのもののほか、基板内の表面側に形成されたウェル、基板表面に形成したエピタキシャル成長層、或いはSOI(Silicon On Insulator)形の絶縁分離構造を有する半導体層など、素子形成領域には種々の形態がある。また、行方向に分離された個々の素子形成領域を、本発明においては“単位素子形成領域”という。本実施形態では、図3?図5に示すように、ｐ型の半導体基板10の表面側にn型不純物が導入されたnウェル12が形成され、更にnウェル12内の表面側にｐ型不純物が導入されたｐウェルが形成されている。このｐウェルが本発明における“素子形成領域”に該当する。なお、nウェル12は基板がn型の場合省略可能であるが、本例では基板をｐ型としたことから基板との電気的な分離を確保する必要があり、しかも周辺回路ではCMOSトランジスタを形成するためn型ウェルが必要であることから、これと同時形成できるnウェル12を基板との分離層として配置させたものである。ｐウェルは、トランジスタ列間で個別に電圧が印加可能となるように、行方向には素子分離領域としてのトレンチ14により、列方向の一方側(共通線側)ではパターン上でｐウェルW1とｐウェルW2とに空間的、電気的に分離されている。トレンチ14は半導体基板の溝に絶縁物を埋め込んで形成したもので、本例においては少なくともｐウェルW1,W2より基板深部側に深く達し、隣り合うｐウェルW1,W2間の絶縁分離を完全なものとしている。このように電位の個別設定が可能となるように分離された各ｐウェルW1,W2等が、本発明における“単位素子形成領域”に当該する。【0030】図2の平面図に示すように、列方向に細長いトレンチ14が行方向で所定間隔をおいて配置され、このトレンチの間隔内にトランジスタ列のチャネルが形成される能動領域が形成されている。列方向に長い各能動領域と交差して、選択トランジスタST11,ST21のゲート電極(コントロールゲート)を兼用する選択信号線SG1、メモリトランジスタM11?M116及びM21?M216のゲート電極を兼用する各ワード線WL1?WL16、及び選択トランジスタST12,ST22のゲート電極を兼用する選択信号線SG2が列方向に配線されている。選択トランジスタST11,ST21の反メモリトランジスタ列側の能動領域には、トランジスタ列のチャネルを図示せぬ上層のビット線BL1,BL2にそれぞれ接続するビットコンタクトBC1,BC2が設けられている。」 (b)周知例2:特開2001-168216号公報・「【0041】〔第1の実施の形態〕図1に、この発明の第1実施形態のメモリセル構造を示す。この不揮発性半導体記憶装置は、シリコン基板の上にNウェル(N-WELL)1が形成され、その上にP-ウェル(P-WELL)2が形成されている。そして、このPウェル2の上にゲート絶縁膜3が形成され、その上にフローティングゲート(FG)5が形成され、更にその上に層間絶縁膜6が形成されている。【0042】更に、メモリセル(MC1,MC2…)を構成する部分以外は、ドライエッチング等により除去されて、トレンチ7が形成されている。なお、上記エッチングはNウェル1の一部まで達している。そして、このトレンチ7に露出したPウェル2の両側面に、例えば、斜めからイオン注入することによって、ソース8およびドレイン10となるN^(+)領域が形成されている。【0043】そして、上記トレンチ7の内部は、例えば、厚膜酸化膜11で埋め込まれていて、トレンチ分離がなされている。このトレンチ分離がなされた後、CMP(Chemical Mechanical Polishing)等によって表面が平坦化された後、コントロールゲート(CG)12が形成された構造になっている。」イしたがって、引用例1の図1(a)及び図3(a)に示される工程において、「『半導体基板21の表面に形成された互いに平行な縞状のフィールド酸化膜22』を形成する」ことに代えて、「半導体基板21内に『互いに平行な縞状の絶縁トレンチ』を形成し、これによって、『互いに平行な縞状の素子活性領域23』を絶縁トレンチ同士の間に形成する」こと、すなわち、引用発明において、素子分離領域として、「半導体基板21の表面に形成された互いに平行な縞状のフィールド酸化膜22」に代えて、「半導体基板(54)内の複数の絶縁トレンチ」を用いることは、当業者であれば容易になし得たことである。よって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。 (2)相違点2についてア引用例2には、EPROMやEEPROM等の不揮発性半導体メモリにおいて、各メモリセル1a、1bはチャネル領域5を挟んで設けられた2つのソース・ドレイン領域3、4を有し、隣接する2つのメモリセル1a、1bは互いに一方のソース・ドレイン領域3、4を共有し、各組のメモリセル群の両側のソース・ドレイン領域3は1対のビット線BLにそれぞれ電気的に接続され、残りのソース・ドレイン領域4は電気的に浮遊状態となっており、より高集積化を図ることができる旨が開示されている。一方、引用例1の段落【0002】には、不揮発性半導体記憶装置では、可能な限りメモリセル面積を縮小して微細化を図る必要がある旨が記載されている。したがって、引用発明において、さらなる微細化を図るべく、ソース/ドレイン領域として機能する「拡散層33」を、「列内のすべての拡散層33が、ただ1つの配線層に結合」する代わりに、引用例2に記載のように「各2つのメモリセルがメモリセル群を構成する」ようにし、「各組のメモリセル群の両側の拡散層33』は1対のビット線/ソース線にそれぞれ電気的に接続され、『残りの拡散層33』は電気的に浮遊状態」とし、「各2つのメモリセルを2本のビット線/ソース線間に直列に接続」されたものとすること、具体的には、引用例1の図5(b)において、例えば、「2つのメモリセル31aと31d、31bと31e、31cと31f等が『メモリセル群』を構成する」ようにし、そして、ワード線27aと27b間には配線層37a並びにコンタクト孔36a及びコンタクト孔38aを形成しないこととするとともに、ワード線27aの列方向上側に形成された配線層(図示されておらず)を行方向右側に1列ずつずらし、つまり、ワード線27aの列方向上側において、メモリセル31aの拡散層33とメモリセル31bの拡散層33の両者に接続された配線層の代わりに、メモリセル31bの拡散層33とメモリセル31cの拡散層33の両者に接続された配線層を形成して、「各組の上記『メモリセル群』の両側の2つの拡散層33」が「1対のビット線/ソース線にそれぞれ電気的に接続」されるものとするとともに、ワード線27aと27b間のメモリセル31aと31dが共有する拡散層33、メモリセル31bと31eとが共有する拡散層33、及びメモリセル31cと31fが共有する拡散層33をいずれも浮遊状態とし、全ての配線層から分離されるようにすることで、「『残りの拡散層33』は電気的に浮遊状態」とし、「各2つのメモリセル31bと31eを2本のビット線/ワード線間に直列に接続」されたものとすることは、当業者が容易になし得たことである。そして、上記のように、引用発明において、引用例2に記載の構成を採用するならば、当然に、「列内の1つおきの拡散層33が、ただ1つの配線層に結合」するものとなり、且つ、「2つのチャネル領域間のソース/ドレイン領域が、全ての配線層から分離され」たものとなることは明らかであるといえる。したがって、引用発明において、引用例2の記載に基づき、上記相違点2に係る本願発明の構成を採用することは、当業者が容易になし得たことである。よって、相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。 (3)判断についてのまとめ以上検討したとおり、相違点1及び相違点2は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。よって、本願発明は、特許法第29条第2項の規定により、特許を受けることができない。 4 むすび以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。よって、結論のとおり審決する。
審理終結日	2012-10-22
結審通知日	2012-10-23
審決日	2012-11-09
出願番号	特願2006-535499(P2006-535499)
審決分類	P 1 8・ 121- Z (H01L)
最終処分	不成立
前審関与審査官	井原純、小川将之
特許庁審判長	北島健次
特許庁審判官	近藤幸浩恩田春香
発明の名称	スタガー式ローカル接続構造を持つメモリセルアレイ
代理人	深見久郎
代理人	森田俊雄
代理人	稲葉良幸
代理人	大貫敏史
代理人	荒川伸夫
代理人	仲村義平
代理人	堀井豊

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