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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L |
|---|---|
| 管理番号 | 1272357 |
| 審判番号 | 不服2012-9192 |
| 総通号数 | 161 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2013-05-31 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2012-05-18 |
| 確定日 | 2013-04-05 |
| 事件の表示 | 特願2011- 34205「電子デバイス及びその製造方法」拒絶査定不服審判事件〔平成24年 9月10日出願公開、特開2012-174826〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は,平成23年2月21日の出願であって,平成24年3月2日付けで拒絶査定がなされ,これに対し,同年5月18日に拒絶査定不服審判の請求がなされると同時に特許請求の範囲を対象とする手続補正がなされた。 その後,当審において,平成24年11月20日付けで拒絶理由を通知したところ,平成25年1月15日に特許請求の範囲を対象とする手続補正がなされるとともに意見書が提出された。 第2.当審で通知した拒絶理由 平成24年11月20日付けで通知した拒絶理由の概要は,以下のとおりである。 「本願の請求項に係る発明は,その出願前日本国内または外国において頒布された下記の刊行物に記載された発明に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。 1.特開2009-76882号公報 2.特開2006-203170号公報 3.特開2009-44065号公報 4.特開2000-117411号公報 5.特開平5-277697号公報 6.特開平2-224862号公報 7.特開昭63-192547号公報 8.特開2008-4853号公報」 第3.本願発明 本願の請求項1に係る発明は,平成25年1月15日付けで補正された特許請求の範囲の請求項1に記載された事項により特定される,以下のとおりのものである(以下「本願発明」という。)。 「積層された複数枚の基板を含む電子デバイスであって,前記複数枚の基板は,板面を重ね合わせて積層され,1以上の貫通電極を含んでおり,前記貫通電極は,積層された前記複数枚の基板に連続して穿孔された貫通孔内に充填された凝固金属体でなり,前記基板の少なくとも1つは,内部に回路素子を有しており,前記回路素子は,前記基板の内部で前記貫通電極と電気的に接続されており,前記回路素子の接続された前記貫通電極は,両端が,前記積層において両外側に位置する基板の板面に露出している,電子デバイス。」 第4.当審の判断 1.刊行物記載事項 (1)当審で通知した拒絶理由に引用され,本願の出願前に頒布された刊行物である特開2009-76882号公報(以下「引用例1」という。)には,図面とともに,次の事項が記載されている。 ・「【0001】 本発明は,薄膜化した半導体基板を有する半導体装置及びその製造方法に関する。詳しくは,薄膜化した半導体基板を貫通する配線を有する半導体装置およびその製造方法に関する。」 ・「【0062】 まず,半導体基板100の表面上に,第1の素子形成層101a及び支持基板110を設ける(図10(A)参照)。なお,図10(A)に示す構造は,図1(A)に示した構造から埋込配線102を除いたものである。 【0063】 なお,支持基板110は必ずしも設ける必要はないが,半導体基板100に薄膜化処理等を行う際に保護層として機能するため,設けることが好ましい。 【0064】 次に,半導体基板100の一部を除去し薄膜化する(図10(B)参照)。図10(B)では,半導体基板100を薄膜化(点線部分を除去)して,半導体基板120とする場合を示している。例えば,半導体基板100の裏面側から研削処理,研磨処理又はCMP処理を行うことにより半導体基板100を薄膜化することができる。」 ・「【0066】 次に,半導体基板120の裏面側から矢印で示すように,電界で加速されたイオン107を照射し,半導体基板120の表面から所定の深さの領域に脆化層105を形成する(図10(C)参照)。脆化層105が形成される位置は,イオンを注入する際の加速電圧及びイオンのドーズ量により制御することができる。脆化層105は,後に脆化層105に基づいて半導体基板120を分離した際に,素子形成層101側に分離される基板が極力薄くなる位置に設ける。」 ・「【0068】 次に,脆化層105を用いて,半導体基板120を半導体基板120aと半導体基板120bに分離する(図11(A)参照)。ここでは,加熱処理を行い脆化層105に沿って半導体基板120aと半導体基板120bに分離する。」 ・「【0070】 次に,図11(A)で得られたLSIチップ(以下,「第1のLSIチップ」と記す。)を,第2の素子形成層101bを具備する他のLSIチップ(図10(A)において支持基板110がないLSIチップ(以下,「第2のLSIチップ」と記す。))と積層させる(図11(B)参照)。第1のLSIチップと第2のLSIチップは,接着性を有する樹脂等を用いて貼り合わせることができる。」 ・「【0073】 埋込配線1032は,めっき処理を用いて形成する。LSIチップの多層化により開口部111が深い場合であっても,めっき処理により開口部111の底まで十分に埋込配線1032を形成することが可能となる。なお,埋込配線1032は,めっき処理に限られず,CVD法,スパッタリング法,スクリーン印刷法,液滴吐出法等で形成してもよい。」 ・「【0077】 また,上記説明では支持基板110を除去した後,第1の素子形成層101aの上方側から開口部111を形成して埋込配線1032を設ける場合を示したが,これに限られない。例えば,第2の素子形成層101bの下方側から開口部112を形成して埋込配線を設けてもよい。この場合について,図13(A),(B)を参照して説明する。 【0078】 まず,図11(B)まで同様に行うことにより,第1のLSIチップと第2のLSIチップを貼り合わせて積層させる。次に,第2のLSIチップの半導体基板100を薄膜化する(図13(A)参照)。薄膜化は,研削処理,研磨処理又はCMP処理により行えばよい。また,研削処理,研磨処理又はCMP処理を行った後,イオンの照射により形成された脆化層を用いて分離を行うことによって,第2のLSIチップの半導体基板をさらに薄くすることができる。 【0079】 次に,薄膜化された半導体基板120aの裏面側から開口部112を形成し,第2の素子形成層101bの配線及び第1の素子形成層101aの配線を露出させる(図13(B)参照)。図13(A)において,研削処理,研磨処理又はCMP処理に加えて分離を行うことにより,第2のLSIチップの半導体基板を薄く設けることができるため,開口部112の形成が容易となる。 【0080】 次に,開口部112に埋込配線1042を形成し,第1の素子形成層101aと第2の素子形成層101bを電気的に接続する(図14参照)。 【0081】 このように,第2の素子形成層101bの下方から開口部112を形成して埋込配線1042を設けてもよい。また,埋込配線1042を,第2のLSIチップの半導体基板120aから露出するように設けることによって,さらに他のLSIチップや配線が設けられた基板と積層して設けることができる。」 上記記載事項及び図面の記載によれば,引用例1には,次の発明が記載されているといえる(以下「引用発明」という。)。 「半導体基板上に第1の素子形成層101aと支持基板110を備えた第1のLSIチップと,半導体基板上に第2の素子形成層101bを備えた第2のLSIチップとを貼り合わせて積層し,第2のLSIチップの半導体基板の裏面側から第1のLSIチップの支持基板110に達する位置まで開口部を形成し,第2の素子形成層101bの配線及び第1の素子形成層101aの配線を露出させ,該開口部にめっき処理等の手段で埋込配線を形成し,第1の素子形成層101aと第2の素子形成層101bを電気的に接続するとともに,埋込配線を第2のLSIチップの半導体基板から露出するように設けた半導体装置。」 (2)当審で通知した拒絶理由に引用され,本願の出願前に頒布された刊行物である特開2006-203170号公報(以下「引用例2」という。)には,図面とともに,次の事項が記載されている。 ・「【0001】 本発明は,基板に形成された微細孔へ金属を充填する金属充填装置および金属充填方法に関し,例えば電子デバイスや光デバイスなどの配線,また,MEMS(Micｒｏ Elecｔｒｏ Mechanical Sｙｓｔemｓ)デバイスの構造体を作製するのに好適な金属充填装置および金属充填方法に関する。 【背景技術】 【0002】 一般に,電子デバイスや光デバイスなどの各種デバイスの配線,また,MEMSデバイスを構成する構造体などに,微細孔に充填された金属を用いることがある(例えば,特許文献1参照)。 図3に,一例として電子デバイスなどの配線に利用するための貫通電極付き基板1を作製する断面工程図を示す。図3(d)に示す貫通電極付き基板1は,シリコン等の半導体材料あるいはガラス等の絶縁体材料からなる基板2に,基板2の主面3,3同士を貫通する微細孔4が形成されており,微細孔4内には金属等の導電性物質5が充填されてなるものである。 【0003】 この貫通電極付き基板1を製造するには,まず,図3(a)に示すように,基板2に該基板2を貫通する微細孔4を形成する微細孔形成工程を行う。微細孔4を形成する方法としては,ICP-RIE(Indｕcｔiｖelｙ Cｏｕｐled Plaｓma-ReacｔiｖeIｏn Eｔching)法に代表されるDeeｐ-Reacｔiｖe Iｏn Eｔching(DRIE)法,エッチング溶液を用いたウェットエッチング法,マイクロドリルによる機械加工法などが挙げられる。更に基板2として,シリコンなどの半導体基板を用いた際には,必要に応じて微細孔4の側壁(内面)に絶縁層(図示略)が形成される。 【0004】 次いで,図3(b)?図3(d)に示すように,溶融金属充填法(例えば,特許文献2参照)を利用して,微細孔4内に金属を充填する金属充填工程を行う。 まず,図3(b)に示すように,微細孔4が形成された基板2を,大気圧よりも低い第1の圧力に保たれたチャンバー(図示略)内において,溶融金属6に浸漬する。 次いで,図3(c)に示すように,前記チャンバー内の圧力を前記第1の圧力よりも高い第2の圧力に上昇せしめる。このとき生じる圧力差により,微細孔4内に金属5が差圧充填される。 次いで,図3(d)に示すように,微細孔4に金属5が充填された基板2を溶融金属6中から取り出した後,冷却することで,微細孔4内に充填された金属5が固化し,貫通電極付き基板1が得られる。」 (3)当審で通知した拒絶理由に引用され,本願の出願前に頒布された刊行物である特開2009-44065号公報(以下「引用例3」という。)には,次の事項が記載されている。 ・「【0007】 そこで,基板に,信号伝送線路を構成するための回路パターンを設ける一方,回路パターンに導通し,かつ,基板の厚み方向に貫通する貫通電極を設けた回路基板を利用する技術が提案されている。 【0008】 このような基板として,例えば,特許文献1には,多層回路基板の孔又は非孔に液状粘性材料を充填せしめる方法において,前記液状粘性材料を真空雰囲気下で前記回路基板上に孔版印刷した後,前記真空雰囲気の真空度を低下せしめるか若しくは前記真空雰囲気を通常の大気圧雰囲気にせしめて差圧充填を行う液状粘性材料の充填方法が開示されている。 【0009】 また,特許文献2には,光励起電解研磨法により基板に高アスペクト比の孔を形成し,この孔の内壁を酸化処理して絶縁層としての酸化膜を形成し,次いで,前記孔に溶融金属埋め戻し法により金属を充填して,貫通電極を形成する方法が開示されている。 【0010】 特許文献3には,雰囲気圧差による微細孔への金属充填方法が開示され,特許文献4には,微細孔に導電性ペーストを充填する充填方法が記載されている。更に,特許文献5には,メッキ埋め込み工程の前後に直接孔に金属を埋め込む貫通電極の形成方法が開示されている。 【0011】 しかし,特許文献1?5に開示された技術を含め,何れの従来技術においても,貫通電極及び回路パターンを構成する導電性材料が凝固収縮してしまうため,回路パターンの膜厚を一定の設計値に維持することができない。」 (4)周知技術を示すために引用する,本願の出願前に頒布された刊行物である国際公開第2010/119652号(以下「引用例4」という。)には,図面とともに,次の事項が記載されている。 ・「図1A及び1Bに示す支持部材10は,支持基板11と,支持基板11の一方の主面である第1主面11aから他方の主面である第2主面11bに向けて支持基板11を貫通し,第2主面11bから突出した突出部13aを有する貫通電極13と,を有し,第2主面11b側に電子デバイス装置6を実装するための支持部材である。この支持部材10は,さらに,第1主面11a側に半田バンプ等の接続端子15を有し,貫通電極13,回路14及び接続端子15を介して電子デバイス装置6の回路4とプリント回路基板等の外部基板(図示せず)とを電気的に接続することが可能である。」(第7頁第20?27行) ・「図1Aに示すように,電子デバイス装置6の貫通孔2に支持部材10の突出部13aが挿入されるように,電子デバイス装置6が支持基板11の第2主面11b上に配置されている。また,電子デバイス装置6の回路4と突出部13aとが電気的に接続されている。突出部13aが複数の電子デバイス装置6の各貫通孔に挿入されるように,電子デバイス装置6を複数積層することにより,電子デバイス装置6の多層化が可能である。」(第8頁第19?24行) (5)周知技術を示すために引用する,本願の出願前に頒布された刊行物である特開2008-227348号公報(以下「引用例5」という。)には,図面とともに,次の事項が記載されている。 ・「【0017】 まず,本実施形態に係る半導体装置のベースとなる個片化されていないウェハ状の基板(以下,ベース基板と称する)1を準備する。ベース基板1は,例えばシリコン(Si)やガラス等から成る基板である。また,ベース基板1はプリント基板であってもよい。 【0018】 次に,図1A及び図1Bに示すように,公知の製造工程により,ベース基板1に貫通孔2,及びアルミニウムや銅等から成る貫通電極3を形成する。図1Bは図1AのX-X線に沿った断面図に相当するものである。なお,ベース基板1の一方の面(後に半導体チップが積層される面)上に,トランジスタやキャパシタ等の多数の素子から成るデバイス素子や配線等が形成されていても良い。 【0019】 貫通孔2は,レジスト層(不図示)をマスクとしてベース基板1を例えばドライエッチングすることで形成できる。貫通電極3は,例えばメッキ法によって形成できる。なお,ベース基板1がシリコン等の導体の材料から成る場合には貫通孔2の内壁にシリコン酸化膜やシリコン窒化膜等の絶縁膜を例えばCVD法で形成し,貫通電極3がベース基板1と導通しないようにする。」 ・「【0024】 各半導体チップ4a,4b,4cは,貫通孔2及び貫通電極3と同様の貫通孔6及び貫通電極7と,貫通電極7と電気的に接続された導電端子8をほぼ同じ位置に備えている。導電端子8はハンダ等の導電材料から成り,ベース基板1と半導体チップ4aとの電気的接続,及び各半導体チップ4a,4b,4c相互の電気的接続を介在するものである。導電端子8は,メッキ法,スクリーン印刷法,あるいはディスペンス法等で形成することができる。貫通孔6の内壁にはシリコン酸化膜やシリコン窒化膜等の絶縁膜が形成されているが,その図示を省略している。 【0025】 次に,図2に示すように,ベース基板1上に第1の半導体チップ4aを重ね,上下に重なる貫通電極3と貫通電極7同士を導電端子8を介して接続するとともに,ベース基板1上に第1の半導体チップ4aを固定する。以下,同様にして第1の半導体チップ4a上に第2の半導体チップ4bを固定し,第2の半導体チップ4b上に第3の半導体チップ4cを固定する。こうして,貫通電極3と電気的に接続された複数の半導体チップ(4a,4b,4c)から成る積層構造が得られる。なお,各半導体チップを固定する際にはハンダや樹脂等から成る接着層を用いるとよい。」 (6)周知技術を示すために引用する,本願の出願前に頒布された刊行物である特開2007-12848号公報(以下「引用例6」という。)には,図面とともに,次の事項が記載されている。 ・「【0012】 本発明によれば,インターポーザチップの第2の面側にインターフェースチップを後付け可能であることから,異なる仕様の製品を簡単に作り分けることが可能となる。すなわち,インターフェースチップが搭載されていない状態の半導体記憶装置を多数ストックしておき,顧客の要望に応じて,適切なインターフェースチップを後から搭載すればよいことから,ベアチップ状態のコアチップを多量にストックしておく必要がなくなる。このため,製品の信頼性低下を抑制しつつ,顧客のニーズに応じた機動的な生産を行うことが可能となる。」 ・「【0020】 図1に示すように,本実施形態による半導体記憶装置100は,インターポーザチップ110と,インターポーザチップ110のコア搭載面110a(第1の面)側に搭載された複数(本例では4個)のコアチップ131?134とを備えており,インターポーザチップ110のコア搭載面110a側に搭載されたコアチップ131?134は,封止樹脂191によってモールドされている。 【0021】 インターポーザチップ110のコア搭載面110aには,第1の内部電極141が形成されており,インターポーザチップ110の実装面110b(第2の面)には,第2の内部電極142及び第3の内部電極143が形成されている。インターポーザチップ110を実装面110b側から見た略平面図である図2に示すように,第2の内部電極142はインターポーザチップ110の中央部に配置されており,第3の内部電極143は第2の内部電極142を取り囲むように,インターポーザチップ110の周縁部に配置されている。第2の内部電極142の電極ピッチP2は,第3の内部電極143の電極ピッチP3よりも狭く,本実施形態では,図1に示すように,第1の内部電極141の電極ピッチP1とほぼ一致している。 【0022】 また,インターポーザチップ110は,シリコン(Si)からなる半導体基板111と,半導体基板111の両表面に形成された再配線層112,113によって構成されている。半導体基板111には,第1の内部電極141と第2の内部電極142とを接続する第1の貫通電極151と,第1の内部電極141と第3の内部電極143とを接続する第2の貫通電極152が設けられている。本実施形態では,再配線層112によって,平面的な位置が異なる第2の貫通電極152の端部と第1の内部電極141との接続が行われている。また,第2の内部電極142と第3の内部電極143との接続は,再配線層113によって行われている。」 2.対比・判断 本願発明と引用発明とを対比する。 引用発明の「LSIチップ」,「埋込配線」,「開口部」,「半導体装置」は,それぞれ本願発明の「基板」,「貫通電極」,「貫通孔」,「電子デバイス」に相当する。 引用発明において,LSIチップが内部に回路素子を有していることは明らかで,また,該回路素子が埋込配線と電気的に接続されていることも明らかである。 したがって,本願発明と引用発明は,本願発明の表記にできるだけしたがえば, 「積層された複数枚の基板を含む電子デバイスであって,前記複数枚の基板は,板面を重ね合わせて積層され,1以上の貫通電極を含んでおり,前記貫通電極は,積層された前記複数枚の基板に連続して穿孔された貫通孔内に形成され,前記基板の少なくとも1つは,内部に回路素子を有しており,前記回路素子は,前記基板の内部で前記貫通電極と電気的に接続されており,前記回路素子の接続された前記貫通電極は,少なくとも一端が,前記積層において外側に位置する基板の板面に露出している,電子デバイス。」 の点で実質的に一致し,次の点で相違する。 [相違点1] 本願発明の貫通電極は,貫通孔内に充填された凝固金属体でなるのに対して,引用発明の埋込配線は,めっき処理等の手段で形成される点。 [相違点2] 本願発明では,貫通電極の両端が積層において両外側に位置する基板の板面に露出しているのに対して,引用発明は,埋込配線の一端は第2のLSIチップの端面に露出するものではあるが,埋込配線の他端は第1のLSIチップの端面から露出していない点。 相違点1について検討する。溶融金属充填法により基板に貫通電極を形成することは,引用例2及び引用例3に記載されている。相違点1に係る本願発明の構成は,引用例2または引用例3を参酌することにより,当業者が容易に想到し得たことである。 相違点2について検討する。引用発明の埋込配線は,図14に示されるように,第1のLSIチップの支持基板を貫通していないから,この支持基板の外側に他のチップ等を接続することができないものとなっている。しかし,引用例4には,積層される複数の電子デバイス装置とその支持基板を貫通する単一の部材からなる貫通電極を設けることが,引用例5には,複数の半導体チップが積層されるベース基板に貫通電極を設けることが,引用例6には,複数のコアチップが積層されるインターポーザチップに貫通電極を設けることが,それぞれ記載されており,複数のチップが積層して搭載される支持基板に貫通電極を設け,搭載面とは反対側の面に他のチップ等を容易に接続することができるようにすること(支持基板にインターポーザの機能をもたせること)は,本願の出願前に周知の技術である。引用発明において,埋込配線を延長して第1のLSIチップの支持基板を貫通するように構成すること,すなわち,相違点2に係る本願発明の構成は,周知技術を参酌することにより,当業者が容易に想到し得たことである。 以上のことから,本願発明は,引用発明,引用例2もしくは引用例3に記載された技術事項及び周知技術に基づいて,当業者が容易に発明をすることができたものである。 3.むすび 以上のとおり,本願発明は,その出願前に,引用発明,引用例2もしくは引用例3に記載された技術事項及び周知技術に基づいて,当業者が容易に発明をすることができたものであって,特許法第29条第2項の規定により特許を受けることができないものであるから,本願の他の請求項に係る発明について検討するまでもなく,本願は拒絶されるべきものである。 したがって,結論のとおり審決する。 |
| 審理終結日 | 2013-02-05 |
| 結審通知日 | 2013-02-06 |
| 審決日 | 2013-02-19 |
| 出願番号 | 特願2011-34205(P2011-34205) |
| 審決分類 |
P
1
8・
121-
WZ
(H01L)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 坂本 薫昭 |
| 特許庁審判長 |
千馬 隆之 |
| 特許庁審判官 |
杉浦 貴之 小関 峰夫 |
| 発明の名称 | 電子デバイス及びその製造方法 |
| 代理人 | 阿部 美次郎 |