拒絶査定不服の審決｜不服2011-26501 - 特許審決データベース

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審決分類	審判査定不服特29条の2 特許、登録しない。 G11C 審判査定不服 5項独立特許用件特許、登録しない。 G11C
管理番号	1272862
審判番号	不服2011-26501
総通号数	162
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2013-06-28
種別	拒絶査定不服の審決
審判請求日	2011-12-07
確定日	2013-04-10
事件の表示	特願2005-354647「不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法」拒絶査定不服審判事件〔平成18年10月26日出願公開、特開2006-294205〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1.手続の経緯本願は、平成17年12月8日(パリ条約に基づく優先権主張 2005年4月11日、大韓民国)の出願であって、平成23年4月22日付けの拒絶理由通知に対して同年7月20日に意見書及び手続補正書が提出されたが、同年8月3日付けで拒絶査定がなされた。これに対して、同年12月7日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成24年3月27日付けで審尋がなされ、同年6月27日付けで回答書が提出された。第2.補正却下の決定 [補正却下の決定の結論] 平成23年12月7日に提出された手続補正書による補正を却下する。 [理由] 1.補正の内容平成23年12月7日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?14を補正して、補正後の特許請求の範囲の請求項1?14とするとともに、明細書の段落【0030】と【0031】を補正するものであり、請求項1については、本件補正の前後で各々次のとおりである。 (補正前) 「【請求項1】第1選択トランジスタと第2選択トランジスタとの間に直列に連結される複数のメモリセルを含むセルストリングを含み、それぞれのセルストリングがビットラインそれぞれと共通ソースラインの間に連結され、前記複数のメモリーセルのゲートにそれぞれ連結される複数のワードラインを含む不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法において、プログラムのために選択されたビットラインに0Vを印加し、非選択されたビットラインに電源電圧を印加する段階と、前記複数のワードラインのうち前記第1選択トランジスタと最も隣接した第1エッジワードラインと、前記第2選択トランジスタと最も隣接した第2エッジワードラインと、に連結されるメモリセルのうち、前記非選択されたビットラインに連結されるメモリセルにあたる第1グループのメモリセルのチャンネル電圧を第1電圧にブーストさせる段階と、前記第1および第2エッジワードラインとプログラム対象ワードラインを除いた残りのワードラインに連結される前記非選択ビットラインに接続されるメモリセルにあたる第2グループのメモリセルのチャネルを第2電圧にブーストさせる段階とを含み、前記第1電圧は、前記第2電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」 (補正後) 「【請求項1】第1選択トランジスタと第2選択トランジスタとの間に直列に連結される複数のメモリセルを含むセルストリングを含み、それぞれのセルストリングがビットラインそれぞれと共通ソースラインの間に連結され、前記複数のメモリーセルのゲートにそれぞれ連結される複数のワードラインを含む不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法において、プログラムのために選択されたビットラインに0Vを印加し、非選択されたビットラインに電源電圧を印加する段階と、前記複数のワードラインのうち前記第1選択トランジスタと最も隣接した第1エッジワードラインと、前記第2選択トランジスタと最も隣接した第2エッジワードラインと、に連結されるメモリセルのうち、前記非選択されたビットラインに連結される第1グループのメモリセルのチャンネル電圧を第1電圧にブーストさせる段階と、前記第1および第2エッジワードラインとプログラム対象ワードラインを除いた残りのワードラインに連結される前記非選択ビットラインに接続されるメモリセルにあたる第2グループのメモリセルのチャネルを第2電圧にブーストさせる段階とを含み、前記第1電圧は、前記第2電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」 2.補正事項の整理本件補正による補正事項を整理すると、次のとおりである。 (1)補正事項1 補正前の請求項1の「前記非選択されたビットラインに連結されるメモリセルにあたる第1グループのメモリセルのチャンネル電圧を第1電圧にブーストさせる段階」を、「前記非選択されたビットラインに連結される第1グループのメモリセルのチャンネル電圧を第1電圧にブーストさせる段階」と補正して、補正後の請求項1とすること。 (2)補正事項2 補正前の請求項2の「前記第1及び第2エッジワードラインには前記プログラム禁止電圧より低いチャネルブースティングディスターブ防止電圧を印加し、」を、「前記第1及び第2エッジワードラインには前記プログラム禁止電圧より低いチャネルブースティングディスターブ防止電圧を同時に印加し、」と補正して、補正後の請求項2とすること。 (3)補正事項3 補正前の請求項7の「前記複数のワードラインの中の前記第1選択トランジスタに最も隣接した第1エッジワードラインと、前記第2選択トランジスタに最も隣接した第2エッジワードラインにチャネルブースティングディスターブ防止電圧を印加する段階」を、「前記複数のワードラインの中の前記第1選択トランジスタに最も隣接した第1エッジワードラインと、前記第2選択トランジスタに最も隣接した第2エッジワードラインにチャネルブースティングディスターブ防止電圧を同時に印加する段階」と補正して、補正後の請求項7とすること。 (4)補正事項4 補正前の発明の詳細な説明の段落【0030】と【0031】を補正して、それぞれ補正後の発明の詳細な説明の段落【0030】と【0031】とすること。 3.新規事項の追加の有無及び補正の目的の適否についての検討 (1)補正事項1について補正事項1は、補正前の請求項1の「前記非選択されたビットラインに連結されるメモリセルにあたる第1グループのメモリセル」において、「メモリセル」という記載が重複されることにより冗長であった記載を簡潔にして、「前記非選択されたビットラインに連結される第1グループのメモリセル」と補正後の請求項1の記載とするものであるから、この補正は、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第4号に掲げる明りょうでない記載の釈明を目的とするものに該当する。したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。また、補正事項1は、冗長な記載を簡潔な記載に補正するものであるから、本願の願書に最初に添付した明細書、特許請求の範囲又は図面(以下「当初明細書等」という。)に記載された事項の範囲内においてなされたものであることは明らかである。したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。 (2)補正事項2について補正事項2は、補正前の請求項2に係る発明の発明特定事項である「チャネルブースティングディスターブ防止電圧を印加し」を「チャネルブースティングディスターブ防止電圧を同時に印加し」として、補正前の請求項2の「第1及び第2エッジワードライン」に与える「チャネルブースティングディスターブ防止電圧」の与え方に技術的限定を加えるものであるから、この補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。したがって、補正事項2は、特許法第17条の2第4項に規定する要件を満たす。また、補正事項2により補正された部分は、本願の願書に最初に添付した明細書の段落【0053】や段落【0055】等に記載されているものと認められるから、補正事項2は、「当初明細書等」のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。 (3)補正事項3について補正事項3は、補正前の請求項7に係る発明の発明特定事項である「チャネルブースティングディスターブ防止電圧を印加する段階」を「チャネルブースティングディスターブ防止電圧を同時に印加する段階」として、補正前の請求項7の「前記複数のワードラインの中の前記第1選択トランジスタに最も隣接した第1エッジワードラインと、前記第2選択トランジスタに最も隣接した第2エッジワードライン」に与える「チャネルブースティングディスターブ防止電圧」の与え方に技術的限定を加えるものであるから、この補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。したがって、補正事項3は、特許法第17条の2第4項に規定する要件を満たす。また、補正事項3により補正された部分は、本願の願書に最初に添付した明細書の段落【0053】や段落【0055】等に記載されているものと認められるから、補正事項3は、「当初明細書等」のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項3は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。 (4)補正事項4について補正事項4は、特許請求の範囲の補正と整合するように発明の詳細な説明を補正するものであるから、特許法第17条の2第3項に規定する要件を満たすことは明らかである。 4.補正についての検討のまとめ以上検討したとおり、補正事項1?4を含む本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項に規定する独立特許要件を満たすか)否かを更に検討する。 5.独立特許要件についての検討 (1)本願補正発明本件補正による補正後の請求項1?14に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?14に記載されている事項により特定されるとおりのものであり、そのうちの請求項1を引用する請求項2に係る発明は、請求項1及び請求項2に記載されている事項により特定される以下のとおりのものである。「【請求項1】第1選択トランジスタと第2選択トランジスタとの間に直列に連結される複数のメモリセルを含むセルストリングを含み、それぞれのセルストリングがビットラインそれぞれと共通ソースラインの間に連結され、前記複数のメモリーセルのゲートにそれぞれ連結される複数のワードラインを含む不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法において、プログラムのために選択されたビットラインに0Vを印加し、非選択されたビットラインに電源電圧を印加する段階と、前記複数のワードラインのうち前記第1選択トランジスタと最も隣接した第1エッジワードラインと、前記第2選択トランジスタと最も隣接した第2エッジワードラインと、に連結されるメモリセルのうち、前記非選択されたビットラインに連結される第1グループのメモリセルのチャンネル電圧を第1電圧にブーストさせる段階と、前記第1および第2エッジワードラインとプログラム対象ワードラインを除いた残りのワードラインに連結される前記非選択ビットラインに接続されるメモリセルにあたる第2グループのメモリセルのチャネルを第2電圧にブーストさせる段階とを含み、前記第1電圧は、前記第2電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」「【請求項2】前記残りのワードラインにプログラム禁止電圧を印加し、前記第2グループのメモリセルのチャネルを前記第2電圧にブーストさせ、前記第1及び第2エッジワードラインには前記プログラム禁止電圧より低いチャネルブースティングディスターブ防止電圧を同時に印加し、前記第1グループのメモリセルのチャネルを前記第1電圧にブーストさせることを特徴とする請求項1に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」ここで、請求項2は、他の請求項を引用する形式で記載されているので、請求項1と請求項2で重複する記載を整理して、独立請求項の形式に書き直すと、請求項1を引用する請求項2に係る発明は、次のとおりのもの(以下「本願補正発明」という。)である。「第1選択トランジスタと第2選択トランジスタとの間に直列に連結される複数のメモリセルを含むセルストリングを含み、それぞれのセルストリングがビットラインそれぞれと共通ソースラインの間に連結され、前記複数のメモリーセルのゲートにそれぞれ連結される複数のワードラインを含む不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法において、プログラムのために選択されたビットラインに0Vを印加し、非選択されたビットラインに電源電圧を印加する段階と、前記複数のワードラインのうち前記第1選択トランジスタと最も隣接した第1エッジワードラインと、前記第2選択トランジスタと最も隣接した第2エッジワードラインには、チャネルブースティングディスターブ防止電圧を同時に印加し、前記第1及び第2エッジワードラインに連結されるメモリセルのうち、前記非選択されたビットラインに連結される第1グループのメモリセルのチャンネル電圧を第1電圧にブーストさせる段階と、前記第1および第2エッジワードラインとプログラム対象ワードラインを除いた残りのワードラインにプログラム禁止電圧を印加し、前記残りのワードラインに連結される前記非選択ビットラインに接続されるメモリセルにあたる第2グループのメモリセルのチャネルを第2電圧にブーストさせる段階とを含み、前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧よりも低く、前記第1電圧は、前記第2電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」なお、請求項2に記載された事項を請求項1に付加することによって、請求項1の記載が変更された箇所を明示するために、当合議体によって、下線が付されている。 (2)先願発明 (2-1)原査定の拒絶の理由で引用された他の特許出願であって、本願の優先権主張の日前である平成17年1月20日に国際出願され、本願の優先権主張の日後である平成19年7月26日に国際公開(国際公開2005/078733号)がなされた特願2006-552138号特許出願(以下「先願」という。)の国際出願日における国際出願の明細書、請求の範囲又は図面(以下、国際出願日における国際出願の明細書及び図面を、各々「先願明細書」及び「先願図面」といい、国際出願日における国際出願の明細書、請求の範囲及び図面をまとめて「先願明細書等」という。)には、図2A、図2B、図3A、図3B及び図5A?5Dとともに、次の記載がある(ここにおいて、日本語訳は、先願の国内公表公報(特表2007-520850号)の対応する記載を基に当合議体が作成したものである。また、下線は当合議体において付加したものである。)。 a.「[0001] This invention relates generally to non- volatile semiconductor memories of the flash EEPROM (Electrically Erasable and Programmable Read Only Memory) type, particularly to structures and methods of operating NAND types of memory cell arrays. (【0001】本発明は、全体としてフラッシュEEPROM(電気的に消去可能でプログラム可能な読み出し専用メモリ)形の不揮発性半導体メモリ、特にNAND形メモリセルアレイを操作する構造および方法に関する。)」 b.「[0003] One popular flash EEPROM architecture utilizes a NAND array, wherein a large number of strings of memory cells are connected through one or more select transistors between individual bit lines and a reference potential. A portion of such an array is shown in plan view in Fig. 2A. BL0 - BL4 (of which BL1-BL3 are also labeled 12-16) represent diffused bit line connections to global vertical metal bit lines (not shown). Although four floating gate memory cells are shown in each string, the individual strings typically include 16, 32 or more memory cell charge storage elements, such as floating gates, in a column. Control gate (word) lines labeled WL0 - WL3 (labeled P2 in Fig. 2B, a cross-sectional along line A-A of Fig. 2A) and string selection lines SGD and SGS extend across multiple strings over rows of floating gates, often in polysilicon (labeled PI in Fig. 2B). However, for transistors 40 and 50, the control gate and floating gate may be electrically connected (not shown). The control gate lines are typically formed over the floating gates as a self-aligned stack, and are capacitively coupled with each other through an intermediate dielectric layer 19, as shown in Fig. 2B. The top and bottom of the string connect to the bit line and a common source line respectively, commonly through a transistor using the floating gate material (PI) as its active gate electrically driven from the periphery. This capacitive coupling between the floating gate and the control gate allows the voltage of the floating gate to be raised by increasing the voltage on the control gate coupled thereto. An individual cell within a column is read and verified during programming by causing the remaining cells in the string to be turned on by placing a relatively high voltage on their respective word lines and by placing a relatively lower voltage on the one selected word line so that the current flowing through each string is primarily dependent only upon the level of charge stored in the addressed cell below the selected word line. That current typically is sensed for a large number of strings in parallel, thereby to read charge level states along a row of floating gates in parallel. (【0003】一般的なフラッシュEEPROMの構成の1つに、NANDアレイを使用しているものがあり、その場合、多数のメモリセルのストリングが、1つ以上の選択トランジスタを介して個々のビットラインと基準電位との間に接続されている。そのようなアレイの一部分が図2Aの平面図に示されている。BL0?BL4(そのうちのBL1?BL3は、さらに12?16とラベル付けされている)は、大域の垂直金属ビットライン(図示せず)への拡散されたビットライン接続部を表している。4つのフローティングゲートメモリセルが各ストリングに示されているが、個々のストリングは、一般的には列にフローティングゲートなどの16、32またはそれよりも多いメモリセル電荷記憶素子を有している。WL0?WL3とラベル付けされたコントロールゲート(ワード)ライン(図2Aの線A-Aに沿った断面の図2BでP2とラベル付けされている)とストリング選択ラインSGD、SGSは、しばしばポリシリコン(図2BにおいてP1とラベル付けされている)の幾つかのフローティングゲートの行の上側を渡って多くのストリングを交差して延びている。一方、トランジスタ40、50に対して、コントロールゲートとフローティングゲートとは電気的に接続されてもよい(図示せず)。コントロールゲートラインは、一般的に自己整合されたスタックとしてフローティングゲートの上側に形成され、また図2Bに示されているように、中間の誘電体層19を介して互いに容量結合されている。ストリングの頂部および底部は、周辺機器から電気的に駆動されているトランジスタのアクティブゲートとしてフローティングゲート材(P1)を使用するトランジスタを通常は介して、ビットラインおよび共通のソースラインに各々接続している。フローティングゲートとコントロールゲートとの間にはこのような容量結合があるため、フローティングゲートに結合されたコントロールゲート上の電圧を高めることでフローティングゲートの電圧を高めることができる。列内の個々のセルは、各ストリングを流れる電流が主として選択されたワードラインの下方のアドレス指定されたセルに記憶された電荷のレベルにのみ依存するように、ストリングの残りのセルがそれらの各々のワードライン上に比較的高い電圧をかけ、さらに1つの選択されたワードライン上に比較的低い電圧をかけることでストリングの残りのセルをオンにすることによってプログラミング中に読み出されて検証される。その電流は、一般に多数の並列なストリングに対して検知され、それによってフローティングゲートの行に平行に沿って電荷のレベル状態が読み出される。)」 c.「[0008] A typical architecture for a flash memory system using a NAND structure will include NAND arrays, where each array includes several NAND strings. For example, Fig. 3 A shows only three NAND strings 11, 13 and 15 of the memory array of Fig. 2A, which array contains more than three NAND strings. Each of the NAND strings of Fig. 3 A includes two select transistors and four memory cells. For example, NAND string 11 includes select transistors 20 and 30, and memory cells 22, 24, 26 and 28. NAND string 13 includes select transistors 40 and 50, and memory cells 42, 44, 46 and 48. Each string is connected to the source line by its select transistor (e.g. select transistor 30 and select transistor 50). A selection line SGS is used to control the source side select gates. The various NAND strings are connected to respective bit lines by select transistors 20, 40, etc., which are controlled by select line SGD. In other embodiments, the select lines do not necessarily need to be in common. Word line WL3 is connected to the control gates for memory cell 22 and memory cell 42. Word line WL2 is connected to the control gates for memory cell 24 and memory cell 44. Word line WL1 is connected to the control gates for memory cell 26 and memory cell 46. Word line WL0 is connected to the control gates for memory cell 28 and memory cell 48. As can be seen, each bit line and the respective NAND string comprise the columns of the array of memory cells. The word lines (WL3, WL2, WL1 and WL0) comprise the rows of the array. Each word line connects the control gates of each memory cell in the row. For example, word line WL2 is connected to the control gates for memory cells 24, 44, and 64. [0009] Fig. 3B is a circuit diagram depicting a number of NAND arrays, with each array controlled by a set of common word lines. The array of Figs. 2A and 3 appears as the top array in Fig. 3B. As shown in Fig. 3B, each NAND string (e.g. 11, 13) in the same array is connected to one of a plurality of bit lines 12, 14, ...and to a common source line, and are controlled by a common set of word lines (WL0-WL3). (【0008】NAND構造を使用したフラッシュメモリシステム用の一般的な構成であれば、NANDアレイが含まれ、その場合、各アレイは幾つかのNANDストリングを有している。例えば、図3Aは、図2AのメモリアレイのNANDストリング11、13、15を3つだけ示し、そのアレイは3つより多いNANDストリングを収容している。図3AのNANDストリングの各々は、2つの選択トランジスタと4つのメモリセルとを有している。例えば、NANDストリング11は、選択トランジスタ20、30とメモリセル22、24、26、28を有している。NANDストリング13は、選択トランジスタ40、50とメモリセル42、44、46、48とを有している。各ストリングは、その選択トランジスタ(例えば、選択トランジスタ30と選択トランジスタ50)によってソースラインに接続されている。選択ラインSGSは、ソース側の選択ゲートを制御するために使用されている。いくつかのNANDストリングが、選択ラインSGDによって制御される選択トランジスタ20、40などによって、それぞれのビットラインに接続されている。他の実施形態では、選択ラインは必ずしも共通である必要はない。ワードラインWL3は、メモリセル22およびメモリセル42用のコントロールゲートに接続されている。ワードラインWL2は、メモリセル24およびメモリセル44用のコントロールゲートに接続されている。ワードラインWL1は、メモリセル26およびメモリセル46用のコントロールゲートに接続されている。ワードラインWL0は、メモリセル28およびメモリセル48用のコントロールゲートに接続されている。図に示されているように、各ビットラインとそれぞれのNANDストリングは、メモリセルアレイの列を有している。ワードライン(WL3、WL2、WL1、WL0)は、アレイの行を有している。各ワードラインは、その行にある各メモリセルのコントロールゲートに接続している。例えば、ワードラインWL2は、メモリセル24、44、64用のコントロールゲートに接続されている。【0009】図3Bは、各アレイを1組の共通のワードラインによって制御した状態で幾つかのNANDアレイを描いた回路図である。図2Aと図3のアレイは、図3Bでは1番上のアレイとして現れている。図3Bに示されているように、同じアレイにおける各NANDストリング(例えば、11、13)は、複数のビットライン12、14・・・のうちの1つおよび共通のソースラインに接続され、また共通の組のワードライン(WL0?WL3)によって制御されている。)」 d.「[0011] When programming a NAND flash memory cell, a program voltage is applied to the control gate and the channel area of the NAND string that is selected for programming is grounded (0V). Electrons from the channel area under the NAND string are injected into the floating gate. When electrons accumulate in the floating gate, the floating gate becomes negatively charged and the threshold voltage of the cell is raised. To ground the channel area of the selected NAND string, the corresponding bitline is grounded (0 volt), while the SGD is connected to a sufficiently high voltage (typically Vaa at for example 3.3 volts) that is higher than the threshold voltage of the select transistors. To apply the program voltage to the control gate of the cell being programmed, that program voltage is applied on the appropriate word line. As discussed above, that word line is also connected to one cell in each of the other NAND strings that utilize the same word line. For example, when programming cell 24 of Fig. 3A, the program voltage will also be applied to the control gate of cell 44 because both cells share the same word line. A problem arises when it is desired to program one cell on a word line without programming other cells connected to the same word line, for example, when it is desired to program cell 24 and not cell 44. Because the program voltage is applied to all cells connected to a word line, an unselected cell (a cell that is not to be programmed) on the word line may become inadvertently programmed. For example, cell 44 is adjacent to cell 24. When programming cell 24, there is a concern that cell 44 might unintentionally be programmed. The unintentional programming of the unselected cell on the selected word line is referred to as program disturb. More generally speaking, program disturb is used to describe any unwanted threshold voltage shift, either in the positive or negative direction, which can occur during a programming operation and is not necessarily limited to the selected word line. (【0011】 NANDフラッシュメモリセルをプログラムする場合、プログラム電圧がコントロールゲートに印加され、またプログラムするために選択されるNANDストリングのチャネル領域が接地される(0ボルト)。NANDストリングの下方のチャネル領域からの電子は、フローティングゲート内に注入される。電子がフローティングゲートに蓄積すると、そのフローティングゲートは負に充電され、またセルのしきい値電圧が高められる。選択されたNANDストリングのチャネル領域を接地するために、対応するビットラインは接地される(0ボルト)一方、SGDは、選択トランジスタのしきい値電圧よりも高い十分な高電圧(一般には、例えば3.3ボルトのVdd)に接続される。プログラム電圧をプログラムされているセルのコントロールゲートに印加するために、そのプログラム電圧は適切なワードラインに印加される。前に説明したように、そのワードラインは、同じワードラインを使用している他のNANDストリングの各々にある1つのセルにも接続されている。例えば、図3Aのセル24をプログラムする場合、プログラム電圧がセル44のコントロールゲートにも印加されることになる。これは、両方のセルが同じワードラインを共有しているためである。同じワードラインに接続された他のセルをプログラムせずにワードライン上の1つのセルをプログラムしたい場合、例えばセル24をプログラムして、セル44をプログラムしたくない場合、問題が生じる。プログラム電圧はワードラインに接続された全てのセルに印加されるので、そのワードライン上の選択されなかったセル(プログラムされるべきでないセル)は、不注意でプログラムされるかもしれない。例えば、セル44はセル24に隣接している。セル24をプログラムする場合、セル44が何気無くプログラムされるおそれがある。選択されたワードライン上の選択されていないセルの意図しないプログラミングは、「プログラム障害」と称される。一般的に言って、「プログラム障害」は、正または負のいずれかの方向へのあらゆる望まないしきい値電圧シフトを説明するのに使用されるものであり、そのシフトはプログラムミング動作中に起きて、選択されたワードラインに必ずしも限定されるものではない。」 e.「[0012] Several techniques can be employed to prevent program disturb. One method known as self boosting (SB) is proposed by K. D. Suh et al. in A 3.3 V 32 Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme, Journal of Solid-State Circuits, Vol 30, No. 11, Nov. 1995, pp. 1149-55. During programming using the SB scheme, the channel areas of the unselected NAND strings are electrically isolated from their corresponding bit lines. Subsequently an intermediate pass voltage (e.g. 10 volts) is applied to the unselected word lines while a high program voltage (e.g. 18 volts) is applied to the selected word line. In this application, the terms isolate and electrically isolate are used interchangeably, and the terms writing voltage, program voltage and 'programming voltage are used interchangeably. The channel areas of the unselected NAND strings are capacitively coupled to the unselected word lines, causing a voltage (e.g. six volts, assuming a coupling ratio of 0.6) to exist in the channel areas of the unselected NAND strings. This so called Self Boosting reduces the potential difference between the channel areas of the unselected NAND strings and the program voltage that is applied to the selected word line. As a result, for the memory cells in the unselected NAND strings and especially for the memory cells in such strings on the selected word line, the voltage across the tunnel oxide and hence the program disturb are significantly reduced. [0013] Referring to Fig. 3 A, when a self boosting program technique is applied to the memory array in Fig. 3 A to program one of the cells on bit line 12, for example, zero volt is applied to the bit line 12 and voltage V _(dd) (e.g. 3.3 volts) is applied to the bit line 14. The voltage V _(dd) is applied to the drain select line SGD to turn on the transistors 20 and 40 and zero volt is applied to the source select line SGS to turn off transistors 30 and 50. Assuming that all of the memory cells in the array 42-48 are in the normally on states (e.g. erased or negative threshold voltage state), the channel potential of all the cells in the NAND string between transistors 40 and 50 is given by the difference between V _(dd) applied to SGD and the threshold voltage of the select transistor 40. For example, if V _(dd) is 3.3 volts and the threshold voltage of transistor 40 is 1.3 volts, then the channel potential of all the cells 42-48 is charged to 2 volts. The above operation can be referred to as pre-charging since the channel potential is pre-charged to a predefined potential of about 2V in this case. Since transistor 50 is turned off and transistor 40 will turn off automatically after the channel potential of the NAND string has reached a sufficiently high value (2V in this case) the channel potential of memory cells 42-48 becomes floating. Therefore, when the high program voltage Vpgm (e.g. 18 volts) is applied to the word line WL2, and an intermediate voltage Vpass (e.g. 10 volts) is applied to the remaining word lines, the channel potential of memory cells 42-48 is bootstrapped or boosted from 2 volts, the initial pre-charged level, to a value such as 8 volts, due to capacitive coupling, assuming a coupling ratio of about 0.6. Therefore, even though a high voltage such as 18 volts is applied to the control gate of memory cell 44, the potential difference between such high voltage and the channel potential is not adequate to cause electron tunneling through the oxide to the floating gate of memory cell 44, thereby preventing program disturb. (【0012】プログラム障害を防ぐためには幾つかの技術を利用することができる。「自己昇圧」(「SB」)として知られている一つの方法が、K.D.スーらによる「インクリメンタル・ステップ・パルスプログラミング方式を有する3.3ボルト、32MbのNANDフラッシュメモリ」,固体回路のジャーナル,第30巻,第11号,1995年11月,第1149?1155頁 (K. D. Suh et al., “A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme, Journal of Solid-State Circuits, Vol. 30, No. 11, Nov. 1995, pp. 1149-55)(非特許文献2)において提案されている。SB方式を使用したプログラミング中に、選択されなかったNANDストリングのチャネル領域は、それらの対応するビットラインから電気的に絶縁されている。引き続いて、中間のパス電圧(例えば、10ボルト)が選択されなかったワードラインに印加される一方、高いプログラム電圧(例えば、18ボルト)が選択されたワードラインに印加される。この用例では、用語「絶縁」と「電気的に絶縁」とは互いに交換可能に使用され、また用語「書き込み電圧」、「プログラム電圧」および「プログラミング電圧」は互いに交換可能に使用される。選択されなかったNANDストリングのチャネル領域は、選択されなかったワードラインに容量的に結合され、選択されなかったNANDストリングのチャネル領域に電圧(例えば、0.6の結合比を仮定すると6ボルト)を存在させる。この所謂「自己昇圧」は、選択されなかったNANDストリングのチャネル領域と選択されたワードラインに印加されるプログラム電圧との間の電位差を小さくする。その結果、選択されなかったNANDストリングにおけるメモリセルに対して、また特に選択されたワードライン上のこのようなストリングにおけるメモリセルに対して、トンネル酸化物を渡る電圧とそれに伴うプログラム障害とが大幅に低減される。【0013】図3Aを参照すると、ビットライン12上のセルのうちの1つをプログラムするために自己昇圧プログラミング技術が、図3Aにおけるメモリアレイに適用される場合、例えば0ボルトがビットライン12に印加されると共に電圧V_(dd)(例えば、3.3ボルト)がビットライン14に印加される。その電圧V_(dd)は、ドレイン側の選択ラインSGDに印加されてトランジスタ20、40をオンに切り替え、また0ボルトがソース側の選択ラインSGSに印加されてトランジスタ30、50をオフに切り替える。アレイ42?48における全てのメモリセルが正規のオン状態(例えば、消去されたり、または負のしきい値電圧状態)になっていると仮定すると、トランジスタ40と50との間のNANDストリングにおける全てのセルのチャネル電位は、SGDに印加されるV_(dd)と選択トランジスタ40のしきい値電圧との間の差によって与えられる。例えば、V_(dd)が3.3ボルトでかつトランジスタ40のしきい値電圧が1.3ボルトであれば、その場合全てのセル42?48のチャネル電位は2ボルトに充電される。チャネル電位はこの場合約2ボルトの予め規定された電位に事前に充電されるので、この動作は「事前充電」と称される。NANDストリングのチャネル電位が十分に高い値(この場合2ボルト)に到達した後にトランジスタ50がオフに切り替えられ、かつトランジスタ40が自動的にオフに切り替わるので、メモリセル42?48の電位は浮遊状態になる。従って、高いプログラム電圧Vｐgm(例えば、18ボルト)がワードラインWL2に印加されると共に中間電圧Vｐaｓｓ(例えば、10ボルト)が残りのワードラインに印加されると、メモリセル42?48のチャネル電位は、約0.6の結合比を取る場合、容量結合によって最初の事前充電レベルの2ボルトから8ボルトなどの値にブートストラップされたり、または昇圧される。従って、18ボルトなどの高い電圧がメモリセル44のコントロールゲートに印加されても、そのような高い電圧とチャネル電位との間の電位差は、メモリセル44のフローティングゲートに至る酸化物を通った電子トンネル通過を起こすには適切ではなく、それによってプログラム障害が防止される。)」 f.「[0018] While LSB and EASB maybe advantageous for many applications, certain problems are still encountered when these schemes are used in their current form, especially when the memory cell dimensions of future generation devices are continually reduced or scaled down. It is therefore desirable to provide improved self boosting schemes where such problems are alleviated. SUMMARY OF THE INVENTION [0019] In reference to Figs. 2B and 3, the N+ diffused region 49 serves as the drain of source select transistor 50 and the source of the neighboring memory cell or transistor 48. The terms memory cell, charge storage transistor and transistor are used interchangeably herein when referring to elements in the strings of the flash memory, such as those shown in Figs. 2B and 3. During programming in any one of the above-described self boosting schemes of any one of the transistors 22, 24 or 26, zero volt is applied to the gate of transistor 50, and in most instances an intermediate voltage Vpass (e.g. 10 volts) is applied to the control gate of transistor 48. Thus, the channel region of transistor 48 may be boosted to a value such as 8 volts, assuming a coupling ratio of 0.6 (assuming that the channel regions are pre-charged to 2 volts before boosting). This boosted channel voltage of transistor 48 can cause breakdown, possibly due to band-to-band tunneling, of the drain area 49 of transistor 50. This breakdown can cause the boosted channel area of transistor 48 and of the channel area of the other memory cells in the same NAND string to discharge so that the channel potential will decrease and program disturb may occur. Another mechanism that may occur is that the electrons generated by the breakdown are being accelerated towards the boosted channel area under transistor 48; this may cause so called hot electrons that may subsequently be injected in the floating gate of transistor 48, causing a threshold voltage shift. This threshold voltage shift may cause the transistor 48 to change from one charge state to another, such as from one programmed state to a different programmed state, which is undesirable. Such change of state can be prevented by using appropriate biasing conditions that aim to prevent the breakdown of the drain area 49 of transistor 50. (【0018】LSBおよびEASBは多くの用途にとって有利ではあるが、これらの方式が今の形式で使用されると、特に次世代のデバイスにおけるメモリセルの寸法が引き続き縮小したり、または小さくなると、依然としてやはり或る種の問題が発生する。従って、そのような問題が解消される改良形自己昇圧方式を提供することが望まれている。【発明の開示】【0019】図2Bおよび図3を参照すると、N+の拡散された領域49は、ソース側選択トランジスタ50のドレインとして、また隣のメモリセルまたはトランジスタ48のソースとしての働きをする。用語「メモリセル」、「電荷記憶トランジスタ」および「トランジスタ」は、図2Bおよび図3に示されているもののようなフラッシュメモリのストリングの要素を参照すると、本願明細書では互いに交換可能に使用される。トランジスタ22、24または26のうちのいずれか1つについての前述した自己昇圧方式のいずれか1つにおけるプログラミング中に、0ボルトがトランジスタ50のゲートに印加され、また大部分の例では、中間電圧Vｐaｓｓ(例えば、10ボルト)がトランジスタ48のコントロールゲートに印加される。かくして、トランジスタ48のチャネル領域は、0.6の結合比を取る場合(チャネル領域は、昇圧前に2ボルトに事前充電されると仮定する場合)、8ボルトなどの値に昇圧される。トランジスタ48のこのような昇圧されたチャネル電圧は、多分にバンド間のトンネリングによって、トランジスタ50のドレイン領域49のブレークダウンを引き起こしうる。このようなブレークダウンは、チャネル電位が下がるように、同じNANDストリングのトランジスタ48の昇圧されたチャネル領域と他のメモリセルのチャネル領域とを放電させることになってプログラム障害を起こし得る。生じ得るもう1つ別のメカニズムは次のようなものである。ブレークダウンによって発生した電子が、トランジスタ48の下方の昇圧されたチャネル領域に向かって加速される。このことによって、所謂ホットエレクトロンが生成され、このホットエレクロトンがトランジスタ48のフローティングゲートに注入され、しきい値電圧シフトを引き起こすこととなる。このしきい値電圧シフトは、トランジスタ48を1つのプログラムされた状態から別のプログラムされた状態へなど、1つの充電状態からもう1つの別の状態へ変化させ得るものであり、それは望ましくない。状態のそのような変化は、トランジスタ50のドレイン領域49のブレークダウンを防ぐことを目的とした適切なバイアス状態を使用することによって防止することができる。)」 g.「[0020] The undesirable change of charge state can be prevented in multi-level threshold voltage type memories as well as binary-level threshold voltage memories by using appropriate biasing conditions. The application of appropriate biasing conditions may have the effect of causing breakdown mechanism(s) such as band-to- band tunneling at the drain side of the source select transistor to be reduced to such an extent that it does not result in a change of the desired charge storage state of the transistor next to the source select transistor to a different charge state; in some cases, such mechanism(s) may be suppressed completely. [0021] In one embodiment, source select transistor breakdown at the drain area is prevented by reducing the voltage applied to the transistor (target transistor) in a string next to the source select transistor to a value lower than that normally used for boosting the channel voltage in a self boosting scheme to reduce or prevent program disturb. In one implementation of such embodiment, the voltage applied to the target transistor may be in the range of one to three volts. In another implementation, the boosting voltage coupled to some of the transistors other than the target transistor to prevent program disturb may be higher that that coupled to the target transistor by at least 50%. [0022] The above-described breakdown can also occur at the drain area of the transistor in a string next to the drain select transistor, such as transistor area 51 of drain select transistor 40 in Fig. 2B, even though the drain side select gate typically has a higher gate voltage, such as in the range of 1.5-2.5V during boosting, than the source side select gate which is typically at a 0V gate voltage during boosting. Drain select transistor breakdown at the source area is prevented by reducing the voltage applied to the transistor (target transistor) in a string next to the drain select transistor to a value lower than that normally used for boosting the channel voltage in a self boosting scheme to reduce or prevent program disturb. In one implementation of such embodiment, the voltage applied to the target transistor may be in the range of one to three volts. In another implementation, the boosting voltage coupled to some of the transistors other than the target transistor to prevent program disturb may be higher that that coupled to the target transistor by at least 50%. [0023] The above described source select transistor drain area breakdown and drain select transistor source area breakdown may occur during the writing or programming of any of the transistors in a string of charge storage transistors. Therefore, to reduce the program disturb, the above scheme may be applied during the sequential programming or writing of two or more transistors in the string, or indeed during the sequential programming or writing of all of the transistors in the string except during the programming of the transistor immediately adjacent to the source or drain select transistor. (【0020】充電状態の望ましくない変化は、マルチレベルのしきい値電圧形メモリにおいても、また2進レベルのしきい値電圧形メモリにおいても適切なバイアス条件を使用することによって防止され得る。適切なバイアス条件を適用することで、ソース側選択トランジスタのドレイン側におけるバンド間トンネリングなどのブレークダウンのメカニズムは、次の程度まで、即ちそのメカニズムがソース側選択トランジスタの隣のトランジスタの所望の電荷記憶状態が別の電荷状態に変化することにならない程度まで減衰されるようにする効果が享受でき、幾つかの場合には、そのようなメカニズムは完全に抑制される。【0021】一実施形態では、ドレイン領域におけるソース側選択トランジスタのブレークダウンは、ソース側選択トランジスタの隣のストリングのトランジスタ(目標トランジスタ)に印加される電圧を自己昇圧方式でチャネル電圧を昇圧するのに通常使用されるものよりも低い値に下げてプログラム障害を減らしたり、または防止することで防止される。そのような実施形態での一実施例において、目標トランジスタに印加される電圧は1から3ボルトの範囲となり得る。もう1つ別の実施例では、プログラム障害を防止するために目標トランジスタとは別のトランジスタのうちの幾つかに結合される昇圧電圧は、目標トランジスタに結合された電圧よりも少なくとも50%だけさらに高くなり得る。【0022】ドレイン側選択ゲートには、昇圧中に典型的に、ソース側選択ゲートの昇圧中の典型的なゲート電圧である0ボルトより高い電圧である、1.5?2.5ボルトの範囲のゲート電圧が印加されていたとしても、図2Bにおけるドレイン側選択トランジスタ40のトランジスタ領域51などの、ドレイン側選択トランジスタの隣の、ストリング中のトランジスタのドレイン領域でも、前述したようなブレークダウンが発生する。ドレイン側選択トランジスタのソース領域におけるブレークダウンは、ドレイン側選択トランジスタの隣の、ストリング中のトランジスタ(目標トランジスタ)に印加される電圧を、プログラム障害を減らしたり防止するための自己昇圧方式において、チャネル電圧を昇圧するのに通常使用される値よりも低い値に下げることによって防止される。そのような実施形態の一実施例において、目標トランジスタに印加される電圧は1から3ボルトの範囲となり得る。もう1つ別の実施例では、プログラム障害を防止するために目標トランジスタとは別のトランジスタのうちの幾つかに結合される昇圧電圧は、目標トランジスタに結合される電圧よりも少なくとも50%だけさらに高くなり得る。【0023】前述したソース側選択トランジスタのドレイン領域のブレークダウンおよびドレイン側選択トランジスタのソース領域のブレークダウンは、電荷記憶トランジスタのストリングにおけるトランジスタのうちのいずれかの書き込み中またはプログラミング中に起きうるものである。従って、プログラム障害を減らすために、前述した方式は、ストリングにおける2つ以上のトランジスタを逐次プログラムしたり、または書き込んでいる間に、或いは実のところソース側またはドレイン側の選択トランジスタに直近したトランジスタのプログラミング中を除外してストリングの全てのトランジスタを逐次プログラムしたり、または書き込みしている間に適用される。)」 h.「[0052] One aspect of the invention is thus based on the recognition that such breakdown of the drain area of the source side select transistor can be alleviated or prevented altogether by applying electrical potentials to the word lines so that the above described program disturb mechanisms are suppressed, so that the boosting does not alter the charge state at FGO. In one implementation, this can be achieved by reducing the voltage that is supplied to WL0 to a value below Vp A ss such as a voltage in the range of one to three volts instead of the five to ten volt intermediate voltage for V PASS normally applied during conventional self boosting. This is illustrated in Figs. 5A-5D. [0053] Figs. 5A-5D are cross-sectional views of the NAND string 100 with biased voltages different from those applied during conventional self boosting to illustrate one aspect of the invention. When cell 122 is being programmed, the bias voltages applied are the same as those employed in the conventional self boosting scheme. However, during the subsequent programming time intervals where cells 124, 126 and 128 are programmed, instead of applying the traditional V _(PASS) to word line WLO in the typical eight to ten volt range, a lower voltage V _(LOW) is applied instead to the word line WLO. As noted above, in one implementation, V _(LOW) may be in the range of or one to three volts. Such low voltage will be applied to the word line WLO during at least some and preferably all of the programming time intervals for programming all of the cells in the memory array, except during the programming time interval for cells under the word line WLO. By applying a low voltage to WLO, the boosted channel potential under WL1, WL2 and so forth cannot be fully transferred to the drain of the source select transistor. As a result, the drain voltage of the source select transistor is lower and the breakdown can be prevented or reduced in severity. For example, in the case of Fig. 5B, assume that all memory cells 122-130 are in the erased state with an erased threshold voltage of about -2V, the channel area under the memory cells 124-130 will be boosted to for example 8V (depending on the V _(PASS) value). Assume furthermore that a voltage V _(LOW) of 1.5V is applied to WLO, in combination with the -2V threshold voltage of memory cell 122, this means that the memory cell 122 is in the conducting state. As a result, a part of the boosted charge in the channel area of memory cell 124-130 will be transferred to the source side of memory cell 122; as a result, the potential on the source side will rise. However, the rise will stop after the source side potential of memory cell 122 has reached a value of about 3.5V (gate voltage - threshold voltage). As a result, the drain potential of the source side select transistor is only boosted up to a value of 3.5V while in the conventional case it would have been boosted to 8V. It is obvious that the very significant reduction in drain voltage will prevent or at least strongly reduce the breakdown at the select transistor drain. Band-to band tunneling is reduced by such scheme to an extent so that the charge state of cell 122 will not change by the self boosting voltages applied to the channel regions of transistors 122-130. [0054] The above-described breakdown can also occur at the source area of the transistor in a string next to the drain select transistor, such as transistor area 51 of drain select transistor 40 in Fig. 2B, even though the drain side select gate typically has a higher gate voltage, such as in the range of 1.5-2.5V during boosting, than the source side select gate which is typically at a 0V gate voltage during boosting. Drain select transistor breakdown at the source area is prevented by reducing the voltage applied to the transistor in a string next to the drain select transistor to a value lower than that normally used for boosting the channel voltage in a self boosting scheme to reduce or prevent program disturb. Thus, Figs. 5A-5D need only be modified slightly to illustrate this. Instead of being the source select transistor, transistor 120 is instead the drain select transistor which has a higher gate voltage, such as in the range of 1.5- 2.5V during boosting, than the source select transistor. The interpretation of the labeling of the word lines would also be revised so that WLO is the word line closest to drain select transistor 120. The programming sequence then proceeds beginning with the transistor closest to the source select transistor towards the drain side of the strings, until the transistor (122) closest to the drain select transistor (120) is reached. Thus, Fig. 5D to Fig. 5A, in such order, illustrate the last few cycles of such programming sequence. Instead of applying zero volts to the word line WLO coupled to transistor 122 (transistor next to the drain select transistor), a low positive voltage V _(LOW) is applied. In one implementation, the voltage V _(LOW) applied to the transistor 122 may be in the range of one to three volts. In another implementation, the boosting voltage coupled to some of the transistors other than the transistor 122 to prevent program disturb may be higher than that (V _(LOW)) coupled to the transistor 122 by at least 50%. The above-described features related to source and/or drain area breakdown of transistor(s) next to the drain and/or source select transistor(s) can be used in conjunction with any self boosting scheme, including but not limited to any form of SB, LSB and EASB. (【0052】本発明の一態様は、かくしてソース側選択トランジスタのドレイン領域のそのようなブレークダウンが、前述したプログラム障害のメカニズムが抑制されるように、また昇圧がFG0における電荷状態を変えるようなことがないように、ワードラインに電位を印加することによって、完全に回避されたり防止されたりすることができるという認識に基づいている。一実施例では、このことは、従来の自己昇圧中に通常印加されるV_(PASS)のための5?10ボルトの中間電圧の代わりに1?3ボルトの範囲の電圧などのV_(PASS)より低い値にWL0に供給される電圧を下げることにより達成される。このことを図5A?5Dに示す。【0053】図5A?5Dは、本発明の一態様を例示するための、従来の自己昇圧中に印加されるものとは異なったバイアス電圧を伴ったNANDストリング100の断面図である。セル122がプログラムされているとき、印加されるバイアス電圧は従来の自己昇圧方式で採用されたものと同じである。しかし、セル124、126、128がプログラムされる後続のプログラミングタイムインターバル中には、典型的には8?10ボルトの範囲で従来のV_(PASS)をワードラインWL0に印加する代わりに、より低い電圧V_(LOW)が代わりにワードラインWL0に印加される。前述したように、一実施例では、V_(LOW)は1?3ボルトの範囲かまたはそれらのボルトとすることができる。そのような低い電圧は、ワードラインWL0の下のセルに対するプログラミングタイムインターバルの間隔中を除き、メモリアレイにおけるセルの全てをプログラムするためのプログラミングタイムインターバルのうちの少なくとも幾つかの間隔中に、好ましくは全ての間隔中にワードラインWL0に印加されることになる。低い電圧をWL0に印加することによって、WL1、WL2などの下の昇圧されたチャネル電位はソース側選択トランジスタのドレインに完全には転送され得ない。その結果、ソース側選択トランジスタのドレイン電圧はより低くなっていて、ブレークダウンは防止されたり、または大幅に減らされる。例えば、図5Bの場合、全てのメモリセル122?130が約-2ボルトの消去しきい値電圧で消去された状態になっていると仮定すると、メモリセル124?130の下のチャネル領域は例えば8ボルトに(V_(PASS)の値に応じて)昇圧されることになる。さらに、1.5ボルトの電圧V_(LOW)がメモリセル122の-2ボルトのしきい値電圧と組み合わせてWL0に印加されると仮定すると、このことはメモリセル122が導電状態になっていることを意味している。その結果、メモリセル124?130のチャネル領域の昇圧された電荷の一部分はメモリセル122のソース側に転送され、その結果ソース側の電位は上昇することになる。しかし、メモリセル122のソース側電位が約3.5ボルトの値(ゲート電圧-しきい値電圧)に到達した後はその上昇は止まる。その結果、ソース側選択トランジスタのドレイン電位は、3.5ボルトの値までただ昇圧されるに過ぎず、一方で従来の場合にはその電位は8ボルトまで昇圧されていた。ドレイン電圧が非常に顕著に低下することで選択トランジスタのドレインにおけるブレークダウンを防止したり、または少なくとも大幅に減らすことは明らかである。そのような方式によって、セル122の電荷状態がトランジスタ122?130のチャネル領域に印加される自己昇圧電圧によっては変化しないような程度までバンド間トンネリングは低減される。【0054】ドレイン側選択ゲートが、昇圧中には典型的に、ソース側選択ゲートの昇圧中の典型的なゲート電圧である0ボルトより高い電圧である、1.5?2.5ボルトの範囲のゲート電圧が印加されていたとしても、図2Bのドレイン側選択トランジスタ40のソース領域51などの、ドレイン側選択トランジスタの隣の、ストリング中のトランジスタのソース領域でも、前述したようなブレークダウンは発生する。ドレイン側選択トランジスタのソース領域におけるブレークダウンは、ドレイン側選択トランジスタの隣の、ストリング中のトランジスタに印加される電圧を、プログラム障害を減らしたり防止するための自己昇圧方式において、チャネル電圧を昇圧するのに通常使用される値よりも低い値に下げることによって防止される。かくして、図5A?5Dは、このことを説明するために若干修正される必要がある。トランジスタ120は、ソース側選択トランジスタではなく、昇圧中に、1.5?2.5ボルトの範囲のような、ソース側選択トランジスタよりも高いゲート電圧を印加されるドレイン側選択トランジスタとなっている。ワードラインのラベル付けの解釈も、WL0がドレイン側選択トランジスタ120に1番近いワードラインとなるように見直される。それから、プログラミングシーケンスは、ソース側選択トランジスタに最も近いトランジスタから開始され、ドレイン側選択トランジスタ120に最も近いトランジスタ122に到達するまで、ストリングのドレイン側に向かって進行する。かくして、図5D?図5Aは、そのような順番で、そのようなプログラミングシーケンスの最後の数サイクルを示している。トランジスタ122(ドレイン側選択トランジスタの次のトランジスタ)に結合されたワードラインWL0に0ボルトを印加する代わりに、低い正の電圧V_(LOW)が印加される。一実施例では、トランジスタ122に印加される電圧V_(LOW)は、1?3ボルトの範囲とすることができる。もう1つ別の実施例では、プログラム障害を防止するためにトランジスタ122とは別の幾つかのトランジスタに結合される昇圧電圧は、トランジスタ122に結合される電圧(V_(LOW))よりも少なくとも50%だけさらに高くすることができる。ドレイン側および/またはソース側選択トランジスタの隣のトランジスタのソースおよび/またはドレイン領域のブレークダウンに関連した前述したような特徴は、限定はされないがSB、LSBおよびEASBのいずれかの形態を含んだあらゆる自己昇圧方式とともに使用されることができる。)」 (2-2)摘記事項a.の「本発明は、全体としてフラッシュEEPROM(電気的に消去可能でプログラム可能な読み出し専用メモリ)形の不揮発性半導体メモリ、特にNAND形メモリセルアレイを操作する構造および方法に関する。」という記載、摘記事項d.の「【0011】(途中省略)選択されたワードライン上の選択されていないセルの意図しないプログラミングは、「プログラム障害」と称される。一般的に言って、「プログラム障害」は、正または負のいずれかの方向へのあらゆる望まないしきい値電圧シフトを説明するのに使用されるものであり、そのシフトはプログラムミング動作中に起きて、選択されたワードラインに必ずしも限定されるものではない。【0012】プログラム障害を防ぐためには幾つかの技術を利用することができる。「自己昇圧」(「SB」)として知られている一つの方法が、(途中省略)提案されている。」という記載、摘記事項f.の「【0018】LSBおよびEASBは多くの用途にとって有利ではあるが、これらの方式が今の形式で使用されると、特に次世代のデバイスにおけるメモリセルの寸法が引き続き縮小したり、または小さくなると、依然としてやはり或る種の問題が発生する。従って、そのような問題が解消される改良形自己昇圧方式を提供することが望まれている。【発明の開示】【0019】図2Bおよび図3を参照すると、N+の拡散された領域49は、ソース側選択トランジスタ50のドレインとして、また隣のメモリセルまたはトランジスタ48のソースとしての働きをする。(途中省略)トランジスタ22、24または26のうちのいずれか1つについての前述した自己昇圧方式のいずれか1つにおけるプログラミング中に、0ボルトがトランジスタ50のゲートに印加され、また大部分の例では、中間電圧Vｐaｓｓ(例えば、10ボルト)がトランジスタ48のコントロールゲートに印加される。かくして、トランジスタ48のチャネル領域は、0.6の結合比を取る場合(チャネル領域は、昇圧前に2ボルトに事前充電されると仮定する場合)、8ボルトなどの値に昇圧される。トランジスタ48のこのような昇圧されたチャネル電圧は、多分にバンド間のトンネリングによって、トランジスタ50のドレイン領域49のブレークダウンを引き起こしうる。(途中省略)ブレークダウンによって発生した電子が、トランジスタ48の下方の昇圧されたチャネル領域に向かって加速される。このことによって、所謂ホットエレクトロンが生成され、このホットエレクロトンがトランジスタ48のフローティングゲートに注入され、しきい値電圧シフトを引き起こすこととなる。このしきい値電圧シフトは、トランジスタ48を1つのプログラムされた状態から別のプログラムされた状態へなど、1つの充電状態からもう1つの別の状態へ変化させ得るものであり、それは望ましくない。状態のそのような変化は、トランジスタ50のドレイン領域49のブレークダウンを防ぐことを目的とした適切なバイアス状態を使用することによって防止することができる。」という記載、及び、摘記事項g.の「【0022】ドレイン側選択ゲートには、昇圧中に典型的に、ソース側選択ゲートの昇圧中の典型的なゲート電圧である0ボルトより高い電圧である、1.5?2.5ボルトの範囲のゲート電圧が印加されていたとしても、図2Bにおけるドレイン側選択トランジスタ40のトランジスタ領域51などの、ドレイン側選択トランジスタの隣の、ストリング中のトランジスタのドレイン領域でも、前述したようなブレークダウンが発生する。ドレイン側選択トランジスタのソース領域におけるブレークダウンは、ドレイン側選択トランジスタの隣の、ストリング中のトランジスタ(目標トランジスタ)に印加される電圧を、プログラム障害を減らしたり防止するための自己昇圧方式において、チャネル電圧を昇圧するのに通常使用される値よりも低い値に下げることによって防止される。」という記載から、先願明細書等には、「フラッシュEEPROM形の不揮発性半導体メモリ、特にNAND形メモリセルアレイを操作する」「方法に関して」、「プログラム障害」を防ぐために従来採用されていた「自己昇圧」(「SB」)やその改良方法である「LSB」および「EASB」において、メモリセルの寸法が縮小すると発生する「或る種の問題」を解消するための改良形自己昇圧方式であって、具体的には、「自己昇圧方式のプログラミング技術」を適用する際に、「NAND形メモリセルアレイ」を構成する「ソース側選択トランジスタ50のドレイン領域49」及び「ドレイン側選択トランジスタ40のトランジスタ(ソース)領域51」において「ブレークダウン」がおこり、この際発生する「ホットエレクトロン」が「フローティングゲートに注入される」ことによって引き起こされる「プログラム障害」を防止するための方法が開示されている。 (2-3)また、摘記事項c.の段落【0008】と段落【0009】の記載によれば、図3Aを参照して、先願明細書等に記載された発明が前提とするNAND形メモリセルアレイの構成について、「NANDストリング11」は、2つの「選択トランジスタ20、30」とそれらの間の4つの「メモリセル22?28」を有し、「NANDストリング13」は、2つの「選択トランジスタ40、50」とそれらの間の4つの「メモリセル42?48」を有するとともに、上記「NANDストリング11、13」は、各々「ビットライン12、14」と「共通のソースライン」との間に接続されており、上記「メモリセル22?28、42?48」の「ゲート」にはそれぞれ複数の「ワードラインWL3?WL0」が接続されることが記載されている。 (2-4)また、摘記事項d.の「【0011】 NANDフラッシュメモリセルをプログラムする場合、プログラム電圧がコントロールゲートに印加され、またプログラムするために選択されるNANDストリングのチャネル領域が接地される(0ボルト)。(途中省略)選択されたNANDストリングのチャネル領域を接地するために、対応するビットラインは接地される(0ボルト)一方、SGDは、選択トランジスタのしきい値電圧よりも高い十分な高電圧(一般には、例えば3.3ボルトのVdd)に接続される。」という記載、及び摘記事項e.の「【0013】図3Aを参照すると、ビットライン12上のセルのうちの1つをプログラムするために自己昇圧プログラミング技術が、図3Aにおけるメモリアレイに適用される場合、例えば0ボルトがビットライン12に印加されると共に電圧Vdd(例えば、3.3ボルト)がビットライン14に印加される。」という記載によれば、先願明細書等には、図3Aに記載されたNAND形メモリアレイにおいて、「ビットライン12」に接続された「メモリセル」のうちの1つを「自己昇圧プログラミング技術」を用いて「プログラム」しようとした場合には、選択された(プログラムすべきセルを含む)NANDストリングに接続された「ビットライン12」には「0ボルト」を印加し、選択されなかった(プログラムすべきセルを含まない)NANDストリングに接続された「ビットライン14」には「電圧Vdd」を印加する段階が記載されている。 (2-5)また、摘記事項h.の「【0052】本発明の一態様は、かくしてソース側選択トランジスタのドレイン領域のそのようなブレークダウンが、前述したプログラム障害のメカニズムが抑制されるように、また昇圧がFG0における電荷状態を変えるようなことがないように、ワードラインに電位を印加することによって、完全に回避されたり防止されたりすることができるという認識に基づいている。一実施例では、このことは、従来の自己昇圧中に通常印加されるV_(PASS)のための5?10ボルトの中間電圧の代わりに1?3ボルトの範囲の電圧などのV_(PASS)より低い値にWL0に供給される電圧を下げることにより達成される。このことを図5A?5Dに示す。【0053】図5A?5Dは、本発明の一態様を例示するための、従来の自己昇圧中に印加されるものとは異なったバイアス電圧を伴ったNANDストリング100の断面図である。セル122がプログラムされているとき、印加されるバイアス電圧は従来の自己昇圧方式で採用されたものと同じである。しかし、セル124、126、128がプログラムされる後続のプログラミングタイムインターバル中には、一般に8?10ボルトの範囲で従来のV_(PASS)をワードラインWL0に印加する代わりに、より低い電圧V_(LOW)が代わりにワードラインWL0に印加される。(以下省略)」という記載によれば、上記(2-2)においても「或る種の問題」について言及しているが、「NAND形メモリセルアレイ」において従来の「自己昇圧方式のプログラミング技術」を適用する際に発生する問題である、「ソース側選択トランジスタのドレイン領域のブレークダウン」による「プログラム障害」を防止するために、従来の自己昇圧方式とは異なる方式でワードラインにバイアス電圧を印加する方法であって、「ソース側選択トランジスタ」に隣接するメモリセルに接続する「ワードラインWL0」には、従来の自己昇圧中に印加される8?10ボルトの範囲のV_(PASS)に代えて、より低い電圧である1?3ボルトの範囲のV_(LOW)を印加する方法が記載されている。ここで、段落【0052】?【0053】には、図5A?5Dに記載されたNANDストリング100が、選択された(プログラムすべきセルを含む)NANDストリングであるのか、選択されなかった(プログラムすべきセルを含まない)NANDストリングであるのかが明記されていない。しかしながら、段落【0053】に「図5Bの場合、全てのメモリセル122?130が約-2ボルトの消去しきい値電圧で消去された状態になっていると仮定すると、メモリセル124?130の下のチャネル領域は例えば8ボルトに(V_(PASS)の値に応じて)昇圧されることになる。」と記載されており、当該NANDストリング100のチャネルは昇圧されることが示されており、他方、段落【0011】に「プログラムするために選択されるNANDストリングのチャネル領域が接地される(0ボルト)。」と記載されていることから、チャネル領域が接地されておらず昇圧されている図5A?5Dに記載されたNANDストリング100は、選択されなかった(プログラムすべきセルを含まない)NANDストリングに該当するものと認められる。なお、段落【0053】に「セル122がプログラムされているとき」や「セル124、126、128がプログラムされる後続のプログラミングタイムインターバル中には」等の記載があるが、当(2-5)の上記検討に基づくと、これらの記載は、セル122等に結合されるワード線WL0等にプログラム電圧が印加されているとき、を意味するものとして解釈することが相当である。そして、図5A?5Dに記載されたNANDストリング100は、選択されなかったNANDストリングに該当するから、上記NANDストリング100が、図3Aに記載されたNAND形メモリセルアレイにおいて、選択されなかったNANDストリング13に相当するものであることを考慮すると、図5A?5Dを用いて説明された、「ソース側選択トランジスタ」に隣接するメモリセルに接続する「ワードラインWL0」に、従来の自己昇圧中に印加する電圧V_(PASS)(8?10ボルト)よりも低い電圧V_(LOW)(1?3ボルトの範囲)を印加する方法は、図3Aに記載されたNAND形メモリセルアレイにおいて、NANDストリング13に含まれる選択トランジスタ50に隣接するメモリセル48に接続するワードラインWL0に電圧V_(LOW)を印加する方法として理解することができる。このような観点から、図3Aに関する記載と、段落【0053】において、図5A?5Dを用いて説明された方法を総合すると、先願明細書等には、図3Aに記載されたNAND形メモリセルアレイにおいて、複数の「ワードラインWL3?WL0」のうち、「ソース側」の「選択ラインSGS」の電圧が「ゲート」に印加される「トランジスタ30及び50」と最も隣接した「ワードラインWL0」に接続される「メモリセル28及び48」のうち、選択されなかった「ビットライン14」に接続される「メモリセル48」のワードラインWL0に電圧V_(LOW)(1?3ボルトの範囲)を印加することにより、「メモリセル48」の「チャンネル電圧」を「昇圧」させる段階が記載されている。 (2-6)また、摘記事項h.の「【0054】ドレイン側選択ゲートが、昇圧中には典型的に、ソース側選択ゲートの昇圧中の典型的なゲート電圧である0ボルトより高い電圧である、1.5?2.5ボルトの範囲のゲート電圧が印加されていたとしても、図2Bのドレイン側選択トランジスタ40のソース領域51などの、ドレイン側選択トランジスタの隣の、ストリング中のトランジスタのソース領域でも、前述したようなブレークダウンは発生する。(以下省略)」という記載によれば、上記(2-2)においても「或る種の問題」について言及しているが、「NAND形メモリセルアレイ」において従来の「自己昇圧方式のプログラミング技術」を適用する際に発生する問題である、「ドレイン側選択トランジスタ40のソース領域51のブレークダウン」による「プログラム障害」を防止する必要があることが示されている。そして、このような「プログラム障害」を防止するための方法として、摘記事項h.の「【0054】(途中省略)ドレイン側選択トランジスタのソース領域におけるブレークダウンは、ドレイン側選択トランジスタの隣の、ストリング中のトランジスタに印加される電圧を、プログラム障害を減らしたり防止するための自己昇圧方式において、チャネル電圧を昇圧するのに通常使用される値よりも低い値に下げることによって防止される。かくして、図5A?5Dは、このことを説明するために若干修正される必要がある。トランジスタ120は、ソース側選択トランジスタではなく、昇圧中に、1.5?2.5ボルトの範囲のような、ソース側選択トランジスタよりも高いゲート電圧を印加されるドレイン側選択トランジスタとなっている。ワードラインのラベル付けの解釈も、WL0がドレイン側選択トランジスタ120に1番近いワードラインとなるように見直される。それから、プログラミングシーケンスは、ソース側選択トランジスタに最も近いトランジスタから開始され、ドレイン側選択トランジスタ120に最も近いトランジスタ122に到達するまで、ストリングのドレイン側に向かって進行する。かくして、図5D?図5Aは、そのような順番で、そのようなプログラミングシーケンスの最後の数サイクルを示している。トランジスタ122(ドレイン側選択トランジスタの次のトランジスタ)に結合されたワードラインWL0に0ボルトを印加する代わりに、低い正の電圧V_(LOW)が印加される。一実施例では、トランジスタ122に印加される電圧V_(LOW)は、1?3ボルトの範囲とすることができる。(以下省略)」という記載によれば、図5A?5Dの記載を若干修正した、図5D?5Aの順序で説明されるプログラムシーケンスとして説明されている方法であって、具体的には、「ドレイン側選択トランジスタ120」に隣接するメモリセル122に結合された「ワードラインWL0」に、電圧V_(LOW)を印加する方法が記載されている。そして、当該方法は、上記(2-5)と同様に、図3Aに記載されたNAND形メモリセルアレイにおいて、NANDストリング13に含まれる選択トランジスタ40に隣接するメモリセル42に接続するワードラインWL3に電圧V_(LOW)を印加する方法として理解することができる。このような観点から、図3Aに関する記載と、段落【0054】において、5A?5Dの記載を若干修正した、図5D?5Aの順序で説明されるプログラムシーケンスとして記載された方法を総合すると、先願明細書等には、図3Aに記載されたNAND形メモリアレイにおいて、複数の「ワードラインWL3?WL0」のうち、「ドレイン側」の「選択ラインSGD」の電圧が「ゲート」に印加される「トランジスタ20及び40」と最も隣接した「ワードラインWL3」に接続される「メモリセル22及び42」のうち、選択されなかった「ビットライン14」に接続される「メモリセル42」のワードラインWL3に電圧V_(LOW)(1?3ボルトの範囲)を印加することにより、「メモリセル42」の「チャンネル電圧」を「昇圧」させる段階が記載されている。 (2-7)上記(2-5)で検討した、「ソース側選択トランジスタのドレイン領域のブレークダウン」による「プログラム障害」と、上記(2-6)で検討した、「ドレイン側選択トランジスタ40のソース領域51のブレークダウン」による「プログラム障害」は、段落【0023】の「前述したソース側選択トランジスタのドレイン領域のブレークダウンおよびドレイン側選択トランジスタのソース領域のブレークダウンは、電荷記憶トランジスタのストリングにおけるトランジスタのうちのいずれかの書き込み中またはプログラミング中に起きうるものである。」等の記載より、いずれも、「NAND形メモリセルアレイ」において従来の「自己昇圧方式のプログラミング技術」を適用する際に同時に発生する問題であるから、上記二つの「プログラム障害」を防止するための方法である、「ソース側選択トランジスタ」に隣接するメモリセルに接続するワードラインに電圧V_(LOW)を印加する方法と、「ドレイン側選択トランジスタ」に隣接するメモリセルに結合されたワードラインに電圧V_(LOW)を印加する方法の両者を同時に実施し得ることは明らかである。なお、この点に関連して、段落【0054】には「ドレイン側および/またはソース側選択トランジスタの隣のトランジスタのソースおよび/またはドレイン領域のブレークダウンに関連した前述したような特徴は、限定はされないがSB、LSBおよびEASBのいずれかの形態を含んだあらゆる自己昇圧方式とともに使用されることができる。」という記載があり、上記二つの方法はいずれか一方のみを実施することができるが、上記二つの方法の両者を同時に実施することもできることが示唆されている。また、上記二つの方法は、図3Aに記載されたNAND形メモリアレイにおいて適用するものとして理解することが可能であることは、上記(2-5)と(2-6)において上述したとおりである。したがって、先願明細書等には、図3Aに記載されたNAND形メモリアレイにおいて、「ソース側選択トランジスタのドレイン領域のブレークダウン」による「プログラム障害」と「ドレイン側選択トランジスタのソース領域のブレークダウン」による「プログラム障害」を防止するために、「ソース側選択トランジスタ」に隣接するメモリセルに接続された「ワードラインWL0」に「1?3ボルトの範囲の電圧V_(LOW)」を印加する方法と、「ドレイン側選択トランジスタ」に隣接するメモリセルに接続された「ワードラインWL3」に「1?3ボルトの範囲の電圧V_(LOW)」を印加する方法と、を同時に実施することが記載されている。また、このことは、上記(2-5)で記載した上記段階と、上記(2-6)で記載した上記段階を同時に実施することも意味している。 (2-8)摘記事項h.の「【0053】図5A?5Dは、本発明の一態様を例示するための従来の自己昇圧中に印加されるものとは異なったバイアス電圧を伴ったNANDストリング100の断面図である。セル122がプログラムされているとき、印加されるバイアス電圧は従来の自己昇圧方式で採用されたものと同じである。しかし、セル124、126、128がプログラムされる後続のプログラミングタイムインターバル中には、典型的には8?10ボルトの範囲で従来のV_(PASS)をワードラインWL0に印加する代わりに、より低い電圧V_(LOW)が代わりにワードラインWL0に印加される。(途中省略)例えば、図5Bの場合、全てのメモリセル122?130が約-2ボルトの消去しきい値電圧で消去された状態になっていると仮定すると、メモリセル124?130(当合議体注:126?130の誤記と認められる)の下のチャネル領域は例えば8ボルトに(V_(PASS)の値に応じて)昇圧されることになる。」という記載、及び図5Bには、メモリセル122に接続するワードラインWL0にはV_(LOW)が印加され、メモリセル124に接続するワードラインWL1にはV_(PGM)が印加され、メモリセル126?130に各々接続するワードラインWL2?4にはV_(PASS)が印加されることが示されていることから、上記図5Bの場合で説明すれば、ソース側選択トランジスタ120に隣接するメモリセル122とプログラムすべきメモリセル124を除く、メモリセル126?130に接続するワードラインには、従来の自己昇圧方式と同じ電圧V_(PASS)を印加する方法が記載されている。また、このような従来の自己昇圧方式と同じ電圧V_(PASS)を印加する方法は、図3Aに記載されたNAND形メモリセルアレイにおいても適用されるものと理解できる。また、段落【0053】において説明された、上記図5Bにおいて電圧V_(PASS)を印加する方法は、段落【0054】において説明された、図5A?5Dの記載を若干修正した、図5D?5Aの順序で説明されるプログラムシーケンスとして記載された方法においても同様に採用されているものと認められる。この点については、例えば、上記若干修正した図5Bを参照すると、ドレイン側選択トランジスタ120に隣接するメモリセル122とプログラムすべきメモリセル124を除く、メモリセル126?130に接続するワードラインに、電圧V_(PASS)が印加されていることが、見てとれることからも明らかである。そして、段落【0053】に記載された、図5A?5Dにおいて電圧V_(PASS)を印加する方法と、段落【0054】に記載された、図5D?5Aにおいて電圧V_(PASS)を印加する方法は、上記(2-7)で検討したと同様に、同時に実施できるものであり、また、これらの方法が、図3Aに記載されたメモリアレイにも適用されるものと理解できることは上述のとおりであるから、こららの記載を総合すると、先願明細書等には、「ドレイン側選択トランジスタ」に隣接するメモリセルに結合された「ワードラインWL3」および「ソース側選択トランジスタ」に隣接するメモリセルに接続する「ワードラインWL0」を除き、また、「プログラム」対象のメモリセル、例えばメモリセル28に接続された「ワードラインWL1」を除いた残りの「ワードラインWL2」に電圧「V_(PASS)」を印加することによって、上記「ワードラインWL2」に連結され、非選択「ビットライン14」に接続される「メモリセル44」の「チャネル電圧」を、上記電圧「V_(PASS)」に応じた電圧(例えば8ボルト)に「昇圧」させる段階が記載されている。 (2-9)「1?3ボルトの範囲の電圧V_(LOW)」をワードラインに印加することにより「昇圧」させたメモリセルのチャネル領域の電圧は、「8?10ボルトの範囲の電圧V_(PASS)」をワードラインに印加することにより「昇圧」させたメモリセルのチャネル領域の電圧よりも低いことは明らかである。 (2-10)以上、上記(2-1)?(2-9)を総合すると、先願明細書等には次の発明(以下「先願発明」という。)が記載されているものと認められる。「ドレイン側の選択ラインSGDの電圧がゲートに印加される選択トランジスタ20、40と、ソース側の選択ラインSGSの電圧がゲートに印加される選択トランジスタ30、50との間に、それぞれ直列に連結される複数のメモリセル22?28及び42?48からなるNANDストリング11及び13を含み、前記NANDストリング11及び13がそれぞれビットライン12及び14と共通のソースラインの間に接続され、前記複数のメモリーセル22?28及び42?48のゲートにそれぞれ接続される複数のワードラインWL3?WL0を含むフラッシュEEPROM形の不揮発性半導体メモリのフローティングゲートに注入されるホットエレクトロンによるプログラム障害を防止する方法において、前記ビットライン12に接続したメモリセルのうちの例えば前記ワードラインWL1に接続されたメモリーセル26をプログラムしようとした場合には、選択された(プログラムすべきセルを含む)NANDストリング11に接続された前記ビットライン12に0ボルトを印加し、選択されなかった(プログラムすべきセルを含まない)NANDストリング13に接続された前記ビットライン14に電圧Vddを印加する段階と、前記複数のワードラインWL3?WL0のうち、前記ソース側の選択ラインSGSの電圧がゲートに印加される選択トランジスタ30及び50と最も隣接したワードラインWL0と、前記ドレイン側の選択ラインSGDの電圧がゲートに印加される選択トランジスタ20及び40と最も隣接したワードラインWL3には、1?3ボルトの範囲の電圧V_(LOW)を同時に印加し、前記ワードラインWL0に接続されるメモリセル28及び48のうち、前記ビットライン14に接続されるメモリセル48のチャネル電圧と、前記ワードラインWL3に連結されるメモリセル22及び42のうち、前記ビットライン14に接続される前記メモリセル42のチャネル電圧を昇圧させる段階と、前記複数のワードラインWL3?WL0のうち、前記ワードラインWL3およびWL0を除き、プログラム対象の前記ワードラインWL1を除いた残りの前記ワードラインWL2に、8?10Vの範囲の電圧V_(PASS)を印加し、前記ワードラインWL2に接続され、前記ビットライン14に接続されるメモリセル44のチャネル電圧を昇圧させる段階とを含み、前記1?3ボルトの範囲の電圧V_(LOW)は、前記8?10Vの範囲の電圧V_(PASS)よりも低く、前記1?3ボルトの範囲の電圧V_(LOW)に応じて昇圧させたメモリセル48及び42のチャンネル電圧は、前記8?10Vの範囲の電圧V_(PASS)に応じて昇圧させたメモリセル44のチャネル電圧より低いことを特徴とする、フラッシュEEPROM形の不揮発性半導体メモリのフローティングゲートに注入されるホットエレクトロンによるプログラム障害を防止する方法。」 (3)本願補正発明と先願発明との対比 (3-1)先願発明の「ドレイン側の選択ラインSGDの電圧がゲートに印加される選択トランジスタ20、40」及び「ソース側の選択ラインSGSの電圧がゲートに印加される選択トランジスタ30、50」は、それぞれ、本願補正発明の「第1選択トランジスタ」及び「第2選択トランジスタ」に相当しているから、先願発明の「ドレイン側の選択ラインSGDの電圧がゲートに印加される選択トランジスタ20、40とソース側の選択ラインSGSの電圧がゲートに印加される選択トランジスタ30、50との間に直列に連結される複数のメモリセル22?28及び42?48からなるNANDトリング11及び13」は、本願補正発明の「第1選択トランジスタと第2選択トランジスタとの間に直列に連結される複数のメモリセルを含むセルストリング」に相当する。また、先願発明の「ビットライン12及び14」、「共通のソースライン」、「複数のワードラインWL3?WL0」、「フラッシュEEPROM形の不揮発性半導体メモリ」及び「ホットエレクトロンによるプログラム障害」は、それぞれ、本願補正発明の「ビットライン」、「共通ソースライン」、「複数のワードライン」、「不揮発性メモリ装置」及び「ホットエレクトロンプログラムディスターブ」に相当しているから、先願発明の「前記NANDストリング11及び13がそれぞれビットライン12及び14と共通のソースラインの間に接続され、前記複数のメモリーセル22?28及び42?48のゲートにそれぞれ接続される複数のワードラインWL3?WL0を含むフラッシュEEPROM形の不揮発性半導体メモリのフローティングゲートに注入されるホットエレクトロンによるプログラム障害を防止する方法」は、本願補正発明の「それぞれのセルストリングがビットラインそれぞれと共通ソースラインの間に連結され、前記複数のメモリーセルのゲートにそれぞれ連結される複数のワードラインを含む不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法」に相当する。 (3-2)先願発明の「電圧Vdd」は、意図しない書き込みを防止するために、選択されなかった(プログラムすべきセルを含まない)NANDストリングに接続された「ビットライン14」に印加される電圧であるから、本願補正発明の「非選択されたビットライン」に印加される「電源電圧」に相当する。したがって、先願発明の「前記ビットライン12に接続したメモリセルのうちの例えば前記ワードラインWL1に接続されたメモリーセル26をプログラムしようとした場合には、選択された(プログラムすべきセルを含む)NANDストリング11に接続された前記ビットライン12に0ボルトを印加し、選択されなかった(プログラムすべきセルを含まない)NANDストリング13に接続された前記ビットライン14に電圧Vddを印加する段階」は、本願補正発明の「プログラムのために選択されたビットラインに0Vを印加し、非選択されたビットラインに電源電圧を印加する段階」に相当する。 (3-3)先願発明の「前記複数のワードラインWL3?WL0のうち、前記ソース側の選択ラインSGSの電圧がゲートに印加されるトランジスタ30及び50と最も隣接した、前記ワードラインWL0と、前記ドレイン側の選択ラインSGDの電圧がゲートに印加されるトランジスタ20及び40と最も隣接した、前記ワードラインWL3」は、本願補正発明の「前記複数のワードラインのうち前記第1選択トランジスタと最も隣接した第1エッジワードラインと、前記第2選択トランジスタと最も隣接した第2エッジワードライン」に相当する。また、先願発明の「1?3ボルトの範囲の電圧V_(LOW)」は、「ソース側選択トランジスタのドレイン領域のブレークダウン」及び「ドレイン側選択トランジスタのソース領域のブレークダウン」による「プログラム障害」を防止することを目的として、チャネル電圧を昇圧させるために印加される電圧であるから、本願補正発明の「チャネルブースティングディスターブ防止電圧」に相当する。また、先願発明の「前記ワードラインWL0に接続されるメモリセル28及び48のうち、前記ビットライン14に接続されるメモリセル48のチャネル電圧と、前記ワードラインWL3に連結されるメモリセル22及び42のうち、前記ビットライン14に接続される前記メモリセル42のチャネル電圧を昇圧させる」は、本願補正発明の「前記第1及び第2エッジワードラインに連結されるメモリセルのうち、前記非選択されたビットラインに連結される第1グループのメモリセルのチャンネル電圧を第1電圧にブーストさせる」に相当する。したがって、先願発明の「前記複数のワードラインWL3?WL0のうち、前記ソース側の選択ラインSGSの電圧がゲートに印加される選択トランジスタ30及び50と最も隣接したワードラインWL0と、前記ドレイン側の選択ラインSGDの電圧がゲートに印加される選択トランジスタ20及び40と最も隣接したワードラインWL3には、1?3ボルトの範囲の電圧V_(LOW)を同時に印加し、前記ワードラインWL0に接続されるメモリセル28及び48のうち、前記ビットライン14に接続されるメモリセル48のチャネル電圧と、前記ワードラインWL3に連結されるメモリセル22及び42のうち、前記ビットライン14に接続される前記メモリセル42のチャネル電圧を昇圧させる段階」は、本願補正発明の「前記複数のワードラインのうち前記第1選択トランジスタと最も隣接した第1エッジワードラインと、前記第2選択トランジスタと最も隣接した第2エッジワードラインには、チャネルブースティングディスターブ防止電圧を同時に印加し、前記第1及び第2エッジワードラインに連結されるメモリセルのうち、前記非選択されたビットラインに連結される第1グループのメモリセルのチャンネル電圧を第1電圧にブーストさせる段階」に相当する。 (3-4)先願発明の「前記複数のワードラインWL3?WL0のうち、前記ワードラインWL3およびWL0を除き、プログラム対象の前記ワードラインWL1を除いた残りの前記ワードラインWL2」は、本願補正発明の「前記第1および第2エッジワードラインとプログラム対象ワードラインを除いた残りのワードライン」に相当する。また、先願発明の「8?10Vの範囲の電圧V_(PASS)」は、前記ワードラインWL3およびWL0を除き、プログラム対象の前記ワードラインWL1を除いた残りの前記ワードラインWL2に印加される電圧であって、前記ワードラインWL2に接続され、前記ビットライン14に接続されるメモリセル44に対する意図しないプログラミングを防止するために印加される電圧であるから、本願補正発明の「プログラム禁止電圧」に相当する。また、先願発明の「前記ワードラインWL2に接続され、前記ビットライン14に接続されるメモリセル44のチャネル電圧を昇圧させる」ことは、本願補正発明の「前記残りのワードラインに連結される前記非選択ビットラインに接続されるメモリセルにあたる第2グループのメモリセルのチャネルを第2電圧にブーストさせる」ことに相当する。したがって、先願発明の「前記複数のワードラインWL3?WL0のうち、前記ワードラインWL3およびWL0を除き、プログラム対象の前記ワードラインWL1を除いた残りの前記ワードラインWL2に、8?10Vの範囲の電圧V_(PASS)を印加し、前記ワードラインWL2に接続され、前記ビットライン14に接続されるメモリセル44のチャネル電圧を昇圧させる段階」は、本願補正発明の「前記第1および第2エッジワードラインとプログラム対象ワードラインを除いた残りのワードラインにプログラム禁止電圧を印加し、前記残りのワードラインに連結される前記非選択ビットラインに接続されるメモリセルにあたる第2グループのメモリセルのチャネルを第2電圧にブーストさせる段階」に相当する。 (3-5)先願発明の「前記1?3ボルトの範囲の電圧V_(LOW)は、前記8?10Vの範囲の電圧V_(PASS)よりも低く」は、本願補正発明の「前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧よりも低く」に相当する。 (3-6)先願発明の「前記1?3ボルトの範囲の電圧V_(LOW)に応じて昇圧させたメモリセル48及び42のチャンネル電圧は、前記8?10Vの範囲の電圧V_(PASS)に応じて昇圧させたメモリセル44のチャネル電圧より低いこと」は、本願補正発明の「前記第1電圧は、前記第2電圧より低いこと」に相当する。 (3-7)したがって、本願補正発明と先願発明とは、「第1選択トランジスタと第2選択トランジスタとの間に直列に連結される複数のメモリセルを含むセルストリングを含み、それぞれのセルストリングがビットラインそれぞれと共通ソースラインの間に連結され、前記複数のメモリーセルのゲートにそれぞれ連結される複数のワードラインを含む不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法において、プログラムのために選択されたビットラインに0Vを印加し、非選択されたビットラインに電源電圧を印加する段階と、前記複数のワードラインのうち前記第1選択トランジスタと最も隣接した第1エッジワードラインと、前記第2選択トランジスタと最も隣接した第2エッジワードラインには、チャネルブースティングディスターブ防止電圧を同時に印加し、前記第1及び第2エッジワードラインに連結されるメモリセルのうち、前記非選択されたビットラインに連結される第1グループのメモリセルのチャンネル電圧を第1電圧にブーストさせる段階と、前記第1および第2エッジワードラインとプログラム対象ワードラインを除いた残りのワードラインにプログラム禁止電圧を印加し、前記残りのワードラインに連結される前記非選択ビットラインに接続されるメモリセルにあたる第2グループのメモリセルのチャネルを第2電圧にブーストさせる段階とを含み、前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧よりも低く、前記第1電圧は、前記第2電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」の点で一致しており、特段の相違は認められない。 (3-8)したがって、本願補正発明は、先願発明と同一であり、しかも、本願の発明者が先願発明に係る発明者と同一でなく、また、本願の出願時において、その出願人が先願の出願人と同一でもないから、特許法第29条の2の規定により特許を受けることができない。よって、本願補正発明は、その特許出願の際、独立して特許を受けることができない。 (4)むすび以上のとおりであるから、本件補正による補正後の請求項1を引用する請求項2に係る発明は、特許法第29条の2に規定により特許を受けることができず、その特許出願の際、独立して特許を受けることができないから、特許法第17条の2第5項により準用する同法第126条第5項の規定に適合しない。よって、請求項2についての補正を含む本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3.本願発明について 1.本願発明以上のとおり、本件補正(平成23年12月7日に提出された手続補正書による補正)は却下されたので、本願の請求項1?14に係る発明は、平成23年7月20日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?14に記載された事項により特定されるものであり、そのうち、請求項1を引用する請求項2に係る発明(以下、「本願発明」という。)は、請求項1及び請求項2に記載されている事項により特定される以下のとおりのものである。「【請求項1】第1選択トランジスタと第2選択トランジスタとの間に直列に連結される複数のメモリセルを含むセルストリングを含み、それぞれのセルストリングがビットラインそれぞれと共通ソースラインの間に連結され、前記複数のメモリーセルのゲートにそれぞれ連結される複数のワードラインを含む不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法において、プログラムのために選択されたビットラインに0Vを印加し、非選択されたビットラインに電源電圧を印加する段階と、前記複数のワードラインのうち前記第1選択トランジスタと最も隣接した第1エッジワードラインと、前記第2選択トランジスタと最も隣接した第2エッジワードラインと、に連結されるメモリセルのうち、前記非選択されたビットラインに連結されるメモリセルにあたる第1グループのメモリセルのチャンネル電圧を第1電圧にブーストさせる段階と、前記第1および第2エッジワードラインとプログラム対象ワードラインを除いた残りのワードラインに連結される前記非選択ビットラインに接続されるメモリセルにあたる第2グループのメモリセルのチャネルを第2電圧にブーストさせる段階とを含み、前記第1電圧は、前記第2電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」「【請求項2】前記残りのワードラインにプログラム禁止電圧を印加し、前記第2グループのメモリセルのチャネルを前記第2電圧にブーストさせ、前記第1及び第2エッジワードラインには前記プログラム禁止電圧より低いチャネルブースティングディスターブ防止電圧を印加し、前記第1グループのメモリセルのチャネルを前記第1電圧にブーストさせることを特徴とする請求項1に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」 2.先願発明先願(特願2006-552138号特許出願)の先願明細書等に記載された発明については、上記第2.5.(2)(2-10)において認定したとおりである。 3.対比・判断そして、上記第2.3.の(1)と(2)で検討したとおり、本願補正発明は、本件補正前の発明(本願発明)において、請求項1の明りょうでない記載を明りょうにするとともに、請求項2の「チャネルブースティングディスターブ防止電圧を印加し」を「チャネルブースティングディスターブ防止電圧を同時に印加し」と限定したものである。逆に言えば、本件補正前の発明(本願発明)は、明りょうでない記載を含んだものとするとともに、本願補正発明から上記の限定を省いたものである。そうすると、本願発明の構成要件をすべて含み、これを限定したものである本願補正発明が、上記第2.5.(3)において検討したとおり、先願発明と同一であるから、本願発明も、同様の理由により、先願発明と同一である。第4.結言以上のとおり、本願発明は、先願発明と同一であるから、特許法第29条の2の規定により、特許を受けることができない。したがって、他の請求項に係る発明を検討するまでもなく、本願は拒絶すべきものである。よって、結論のとおり審決する。
審理終結日	2012-11-07
結審通知日	2012-11-13
審決日	2012-11-27
出願番号	特願2005-354647(P2005-354647)
審決分類	P 1 8・ 575- Z (G11C) P 1 8・ 16- Z (G11C)
最終処分	不成立
前審関与審査官	外山毅
特許庁審判長	池渕立
特許庁審判官	早川朋一近藤幸浩
発明の名称	不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法
代理人	中川裕幸

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