拒絶査定不服の審決｜不服2011-189 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない。 G06F 審判査定不服 5項独立特許用件特許、登録しない。 G06F
管理番号	1272905
審判番号	不服2011-189
総通号数	162
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2013-06-28
種別	拒絶査定不服の審決
審判請求日	2011-01-05
確定日	2013-04-11
事件の表示	特願2007-166280「マルチプロセッサシステム」拒絶査定不服審判事件〔平成19年11月22日出願公開、特開2007-305148〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	1.手続の経緯本願は、平成17年4月12日を出願日とする特願2005-114842号の一部を平成19年6月25日に新たな特許出願としたものであって、同年7月6日付けで手続補正がなされ、平成21年10月23日付けで拒絶理由通知がなされ、同年12月24日付けで意見書が提出されるとともに、同日付けで手続補正がなされたが、平成22年9月27日付けで拒絶査定がなされ、これに対し、平成23年1月5日付けで拒絶査定不服審判の請求がなされるとともに、同日付けで手続補正がなされ、当審において、同年9月29日付けで前置報告書を利用した審尋がなされ、同年12月5日に回答書が提出されたものである。 2.平成23年1月5日付けの手続補正についての補正却下の決定 [補正却下の決定の結論] 平成23年1月5日付けの手続補正を却下する。 [理由] (1)補正後の請求項1に係る発明ア平成23年1月5日付けの手続補正(以下、「本件手続補正」という。)により、特許請求の範囲の請求項1は、「【請求項1】単一または複数種類のプロセッサユニットを複数個有するマルチプロセッサシステムであって、前記プロセッサシステムは、前記プロセッサユニットに複数のクロック周波数の内の一つを動作クロックとして供給するクロック供給部と、前記プロセッサユニットに複数の電圧の内の一つを動作電圧として供給する電力供給部と、前記プロセッサユニットに配置されてデータまたは命令を格納するローカルメモリと、前記複数のプロセッサユニットからアクセス可能な共有メモリと、前記各プロセッサユニットに配置されて各プロセッサユニット及び前記ローカルメモリへ供給する動作クロックと動作電圧をそれぞれ独立して設定するシステム制御レジスタと、を備え、前記共有メモリと前記ローカルメモリを含むアドレス空間は、予め設定された領域に書き込まれたデータを前記各プロセッサユニットのメモリ空間へ転送するブロードキャスト領域を有し、前記システム制御レジスタは、前記プロセッサユニットへ供給する動作クロックと動作電圧の組み合わせを設定する第1のビットフィールドと、前記ローカルメモリへ供給する動作クロックと動作電圧の組み合わせを設定する第2のビットフィールドと、を有し、前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し、前記プロセッサユニットに供給する動作クロックと動作電圧を前記第1のビットフィールドに設定された値に応じて決定し、前記ローカルメモリに供給する動作クロックと動作電圧を前記第2のビットフィールドに設定された値に応じて決定し、前記第1のビットフィールド及び第2のビットフィールドは、個別のアドレスを有し、前記プロセッサユニットは当該アドレスを参照して値を設定することで、前記第1のビットフィールドまたは第2のビットフィールドに対応した前記機能部位の動作クロックと動作電圧を設定することを特徴とするマルチプロセッサシステム。」と補正された。イ本件補正前の,平成21年12月24日付けの手続補正による特許請求の範囲の請求項1の記載は次のとおりである。「【請求項1】単一または複数種類のプロセッサユニットを複数個有するマルチプロセッサシステムであって、前記プロセッサシステムは、前記プロセッサユニットに複数のクロック周波数の内の一つを動作クロックとして供給するクロック供給部と、前記プロセッサユニットに複数の電圧の内の一つを動作電圧として供給する電力供給部と、前記プロセッサユニットに配置されてデータまたは命令を格納するローカルメモリと、前記複数のプロセッサユニットからアクセス可能な共有メモリと、前記各プロセッサユニットに配置されて各プロセッサユニット及び前記ローカルメモリへ供給する動作クロックと動作電圧をそれぞれ独立して設定するシステム制御レジスタと、を備え、前記共有メモリと前記ローカルメモリを含むアドレス空間は、予め設定された領域に書き込まれたデータを前記各プロセッサユニットのメモリ空間へ転送するブロードキャスト領域を有し、前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し、前記プロセッサユニットと前記ローカルメモリの動作クロックと動作電圧を独立して制御することを特徴とするマルチプロセッサシステム。」ウ上記補正は、「システム制御レジスタ」を「前記プロセッサユニットへ供給する動作クロックと動作電圧の組み合わせを設定する第1のビットフィールドと、前記ローカルメモリへ供給する動作クロックと動作電圧の組み合わせを設定する第2のビットフィールドと、を有」するものに限定し、「前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し、前記プロセッサユニットと前記ローカルメモリの動作クロックと動作電圧を独立して制御すること」を「前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し、前記プロセッサユニットに供給する動作クロックと動作電圧を前記第1のビットフィールドに設定された値に応じて決定し、前記ローカルメモリに供給する動作クロックと動作電圧を前記第2のビットフィールドに設定された値に応じて決定し、前記第1のビットフィールド及び第2のビットフィールドは、個別のアドレスを有し、前記プロセッサユニットは当該アドレスを参照して値を設定することで、前記第1のビットフィールドまたは第2のビットフィールドに対応した前記機能部位の動作クロックと動作電圧を設定すること」に限定するするものであって、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とするものに該当する。そこで、本件手続補正後の上記請求項1に係る発明(以下、「本願補正発明」という。)が特許出願の際、特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について、以下に検討する。 (2)引用例原査定の拒絶の理由に引用された特開2005-62956号公報(出願公開平成17年3月10日。以下、「引用例1」という。)、特開平7-287699号公報(出願公開平成7年10月31日。以下、「引用例2」という。)、特開平11-272490号公報(出願公開平成11年10月8日。以下、「引用例3」という。)には、それぞれ、図面とともに次の事項が記載されている。(下線は当審付与。) (引用例1) a.「【0015】【発明の実施の形態】以下、図面を参照して本発明の実施形態を説明する。図1には、本発明の一実施形態に係るリアルタイム処理システムを実現するための計算機システムの構成例が示されている。この計算機システムは、リアルタイム性が要求される各種処理をその時間的な制約条件の範囲内で実行する情報処理システムであり、汎用計算機として利用できるほか、リアルタイム性が要求される処理を実行するための様々な電子機器用の組み込みシステムとして利用することができる。図1に示されているように、この計算機システムにおいては、マスタープロセッサユニット(MPU11:Maｓｔeｒ Pｒｏceｓｓing Uniｔ)11と、複数のバーサタイルプロセッサユニット(VPU:Veｒｓaｔile Pｒｏceｓｓing Uniｔ)12と、メインメモリ14と、入出力制御装置15とが、接続装置13によって相互に接続されている。接続装置13は、例えば、クロスバスイッチのような相互結合網、あるいはバスによって構成されている。リング状のバス構造を用いることも出来る。MPU11は計算機システムの動作を制御するメインプロセッサである。オペレーティングシステム(OS:Oｐeｒaｔing Sｙｓｔem)は、主にMPU11によって実行される。OSの一部の機能はVPU12や入出力制御装置15で分担して実行することもできる。各VPU12は、MPU11の管理の下で各種の処理を実行するプロセッサである。MPU11は、複数のVPU12に処理を振り分けて並列に実行させるための制御を行う。これにより高速で効率よい処理の実行を行うことが出来る。メインメモリ14は、MPU11、複数のVPU12および入出力制御装置15によって共有される記憶装置(共有メモリ)である。OSおよびアプリケーションプログラムはメインメモリ14に格納される。入出力制御装置15には、ひとつあるいは複数の入出力デバイス(入出力装置)16が接続される。入出力制御装置15はブリッジとも呼ばれる。」 b.「【0017】図1の構成では、MPU11が1つ、VPU12が4つ、メモリ14が1つ、入出力制御装置が1つであるが、VPU12の個数は制限されない。またMPU11を持たない構成も可能である。この場合、MPU11の行う処理は、ある一つのVPU12が担当する。つまり、仮想的なMPU11の役割をVPUが兼ねる。」 c.「【0018】計算機システムには、さらに、省電力制御装置17が設けられている。省電力制御装置17は、計算機システム全体あるいは部分的にその消費電力を下げるために、たとえば次のような制御を行う。 1.計算機システム全体のクロックの周波数を下げる 2.計算機システム全体の電源電圧を下げる 3.計算機システム全体の電源を切る 4.ひとつあるいは複数のモジュール(MPU、VPU、メモリ、入出力制御装置など)のクロックの周波数を下げる 5.ひとつあるいは複数のモジュール(MPU、VPU、メモリ、入出力制御装置など)の電源電圧を下げる 6.ひとつあるいは複数のモジュール(MPU、VPU、メモリ、入出力制御装置など)の電源を切る 7.接続装置のクロック周波数を下げる 8.接続装置の転送速度を下げる 9.接続装置のバス幅を減らす 10.接続装置の電源を切る 11.メモリバンク単位で電源を切る 12.メモリバンク単位でリフレッシュを止める 13.MPUやVPU内で同時に動作する機能モジュールを減らす(たとえば演算装置を複数持っている場合に、同時に使う演算装置を制限することで、使わない演算装置の消費電力を下げる) これらの省電力機能は、ソフトウェアの制御の下に行うことができる。また、上記1-13の省電力のための制御は、単独で実施することもできるし、組み合わせて実施することもできる。」 d.「【0019】図2には、MPU11と各VPU12の構成が示されている。MPU11は処理ユニット21およびメモリ管理ユニット22を備えている。処理ユニット21は、メモリ管理ユニット22を通してメモリ14をアクセスする。メモリ管理ユニット22は、仮想記憶管理と、メモリ管理ユニット22内のキャッシュメモリの管理を行うユニットである。各VPU12は、処理ユニット31、ローカルストレージ(ローカルメモリ)32、およびメモリコントローラ33を備えている。各VPU12の処理ユニット31は、そのVPU内部のローカルストレージ32を直接アクセスすることができる。メモリコントローラ33は、ローカルストレージ32とメモリ14の間のデータ転送を行うDMAコントローラの役割を持つ。このメモリコントローラ33は、接続装置14のQｏS機能を利用できるように構成されており、バンド幅を予約する機能および予約したバンド幅でデータ入出力を行う機能を有している。またメモリコントローラ33は、MPU11のメモリ管理ユニット22と同様の仮想記憶管理機能を持つ。VPU12の処理ユニット31はローカルストレージ32を主記憶として使用する。処理ユニット31はメモリ14に対して直接的にアクセスするのではなく、メモリコントローラ33に指示して、メモリ14の内容をローカルストレージ32に転送して読んだり、ローカルストレージ32の内容をメモリ14に書いたりする。」 e.「【0021】 MPU11および各VPU12から見た実アドレス(RA)空間には、図4に示すように、たとえば以下のようなデータがマッピングされている。 1.メモリ(主記憶装置) 2.MPU11の各種制御レジスタ 3.各VPU12の各種制御レジスタ 4.各VPU12のローカルストレージ 5.各種入出力デバイス(入出力装置)の制御レジスタ(入出力制御装置の制御レジスタも含む) MPU11および各VPU12は、実アドレス空間の該当するアドレスにアクセスすることで、1?5の各データを読み書きすることができる。特に、実アドレス空間にアクセスすることで、どのMPU11からでも、あるいはどのVPU12からでも、さらに入出力制御装置15からでも、任意のVPU12のローカルストレージ32にアクセスすることができることは重要である。またセグメントテーブルあるいはページテーブルを用いて、VPU12のローカルストレージ32の内容が自由に読み書きされないように保護することもできる。 MPU11あるいはVPU12からみたアドレス空間は、図3の仮想記憶メカニズムを用いて、たとえば図5に示すようにマッピングされる。MPU11あるいはVPU12上で実行しているプログラムから直接見えるのは、実効アドレス(EA;Effecｔiｖe Addｒeｓｓ)空間である。EAは、セグメントテーブル50によって、仮想アドレス(VA;Viｒｔｕal Addｒeｓｓ)空間にマッピングされる。さらにVAは、ページテーブル60によって、実アドレス(RA;Real Addｒeｓｓ)空間にマップされる。このRAが、図4で説明したような構造を持っている。【0022】 MPU11は制御レジスタ等のハードウェア機構によって、例えば、各VPU12のレジスタの読み書き、各VPU12のプログラムの実行開始/停止などの、各VPU12の管理を行うことができる。また、MPU11とVPU12の間、あるいはあるVPU12と他のVPU12の間の通信や同期は、メールボックスやイベントフラグなどのハードウェア機構によって行うことが出来る。」 f.「【0042】ステップS3: オペレーティングシステムは、1周期分の時間間隔に対する時間間隔Tの比率、つまり時間間隔Tが1周期を規定する特定の時間間隔に占める割合、を算出する。ステップS4,S5: オペレーティングシステムは、算出された割合に基づいて、VPU0の動作速度をその最高動作速度(100%)よりも低速の動作速度に設定する動作速度制御処理を実行する。【0043】ステップS4においては、VPU0の動作速度が決定される。すなわち、オペレーティングシステムは、1周期分の時間間隔に占める時間間隔Tの割合に基づき、各周期におけるリアルタイム処理の実行期間が遅くとも次の周期が開始される前に完了し、且つ各周期の開始タイミングからリアルタイム処理の実行期間が完了するまでの時間間隔T1の長さが延びるように、VPU0の動作速度(クロック周波数)を決定する。VPU0の動作速度(クロック周波数)は、算出された割合をVPU0の最高速度(100%)に乗ずることによって求めることが出来る。たとえば、時間間隔Tの長さが1周期分の時間間隔の半分であるならば、設定可能な最も低速のVPU0の動作速度は、VPU0の最高速度(100%)の半分の速度(50%)となる。次いで、ステップS5において、オペレーティングシステムは、接続装置13を介して省電力制御装置17にVPU0のクロック周波数を示すコマンドを送信する。省電力制御装置17は各VPUに供給されるクロックの周波数を制御する回路を備えており、オペレーティングシステムからのコマンドで指定されるVPUのクロック周波数を、当該コマンドで指定されるクロック周波数に設定する。これにより、VPU0の動作速度はステップS4で決定された動作速度に設定される。結果的にリアルタイム処理がゆっくり実行されることになるので、時間間隔Tは1周期を規定する特定の時間間隔近辺にまで伸びることになる。」上記a.及びb.の記載から、引用例1には、複数種のプロセッサユニットを複数有する計算機システム、が記載されているといえる。上記c.には、「ひとつあるいは複数のモジュール(MPU、VPU、メモリ、入出力制御装置など)のクロックの周波数を下げる」と記載されている。また、上記f.には、「省電力制御装置17は各VPUに供給されるクロックの周波数を制御する回路を備えており、オペレーティングシステムからのコマンドで指定されるVPUのクロック周波数を、当該コマンドで指定されるクロック周波数に設定する。」と記載されている。ここで、「VPU」はプロセッサユニットであることから、引用例1には、プロセッサユニットに可変のクロックの周波数を供給する省電力制御装置、が記載されているといえる。また、上記c.には、「ひとつあるいは複数のモジュール(MPU、VPU、メモリ、入出力制御装置など)の電源電圧を下げる」と記載されていることから、上記省電力制御装置は、プロセッサユニットに可変の電源電圧を供給する機能も有するといえる。上記d.には、「各VPU12は、処理ユニット31、ローカルストレージ(ローカルメモリ)32、およびメモリコントローラ33を備えている。」、及び「VPU12の処理ユニット31はローカルストレージ32を主記憶として使用する。」と記載されている。一般に、主記憶には、データ又は命令が格納されることから、引用例1には、プロセッサユニットに備えられてデータ又は命令を格納するローカルメモリ、が記載されているといえる。上記a.には、「メインメモリ14は、MPU11、複数のVPU12および入出力制御装置15によって共有される記憶装置(共有メモリ)である。」と記載されていることから、引用例1には、複数のプロセッサユニットからアクセス可能な共有メモリ、が記載されているといえる。上記e.には「MPU11および各VPU12から見た実アドレス(RA)空間には、図4に示すように、たとえば以下のようなデータがマッピングされている。 1.メモリ(主記憶装置) 2.MPU11の各種制御レジスタ 3.各VPU12の各種制御レジスタ 4.各VPU12のローカルストレージ 5.各種入出力デバイス(入出力装置)の制御レジスタ(入出力制御装置の制御レジスタも含む)」と記載されている。ここで、「VPU」は「プロセッサユニット」であることから(上記a.より)、引用例1には、各プロセッサユニットの制御レジスタ、が記載されているといえる。また、「メモリ」は「メインメモリ」(図4より)、「ローカルストレージ」は「ローカルメモリ」(上記d.より)であることから、引用例1には、メインメモリとローカルメモリがマッピングされた実アドレス空間を有する、ことが記載されているといえる。よって、上記a.ないしf.の記載及び関連する図面を参照すると、引用例1には、実質的に、次のような発明が記載されているものと認められる。(以下、「引用例1記載の発明」という。) 「複数種のプロセッサユニットを複数有する計算機システムにおいて、前記計算機システムは、前記プロセッサユニットに可変のクロックの周波数及び可変の電源電圧を供給する省電力制御装置と、前記プロセッサユニットに備えられてデータ又は命令を格納するローカルメモリと、複数のプロセッサユニットからアクセス可能な共有メモリと、各プロセッサユニットの制御レジスタと、を備え、メインメモリとローカルメモリがマッピングされた実アドレス空間を有する計算機システム。」 (引用例2) g.「【0047】図6には本発明に係るデータ処理装置の第3実施例であるシングルチップマイクロコンピュータのブロック図が示される。本実施例のシングルチップマイクロコンピュータ3は、クロック信号に同期動作される回路モジュールとして、中央処理装置(CPUとも記す)300、乗算回路(MULTとも記す)301、除算(DIVU)302、メモリ303、及びタイマ304を代表的に備え、更に、図示しない外部バスインタフェース回路などを備え、それらは所定の内部バス305を介して接続可能にされる。特に制限されないが、上記乗算回路301及び除算回路302は共に中央処理装置300より発行されるコマンドを解読してデータ処理を行うコプロセッサとして位置付けられる。上記メモリ303は中央処理装置100の動作プログラムなどを保有するROM、中央処理装置100の作業領域又はデータの一時記憶領域とされるRAMなどを構成する。【0048】図6において306は代表的に示された回路モジュール300?304の動作電源と動作クロック信号を形成して各部に出力する電圧・周波数制御部である。311は3.3Vのような電源電圧Vinが供給される電源ピン、312は0Vのような接地電位を受けるグランドピン、321は外部クロック信号CLKinが供給されるクロック入力ピンである。340は電圧・周波数制御部306から出力されて回路モジュール300?303に供給される内部クロック信号、341はタイマ304に専用的に供給される内部クロック信号、342はマイクロコンピュータの各部に供給される電源電圧としての動作電圧である。」 h.「【0053】図9には上記モードレジスタ307の詳細な一例が示される。このモードレジスタ307は電圧設定フィールド3071と周波数設定フィールド3072より構成される。電圧設定フィールド3071は代表的に示された回路モジュール300?303毎に1ビットづつ割当てられ、その論理値”1”は2.5V、”0”は3Vを意味し、それにしたがって対応回路モジュールに供給すべき内部電圧が指定される。周波数設定フィールド3072は代表的に示された回路モジュール300?303毎に2ビットづつ割当てられ、その”00”は100MHｚ、”01”は25MHｚ、”10”は6.25MHｚ、”11”はクロック停止を意味し、それに従って対応回路モジュールに供給すべきクロック信号周波数が指定される。図7の構成に従えば、電圧設定フィールド3071の制御情報はラッチ回路331に所定のタイミングでラッチされ、ラッチされた制御情報は対応する回路モジュールのためのセレクタ3141?3143の選択端子に供給される。周波数設定フィールド3072の制御情報はラッチ回路332に所定のタイミングでラッチされ、ラッチされた制御情報はそれぞれ2ビット毎にデコーダ333でデコードされ、夫々デコードされた選択信号が対応する回路モジュールのためのセレクタ3251?3253の選択端子に供給される。これにより夫々の回路モジュール300?303には電圧設定フィールド3071で指定された動作電圧と周波数設定フィールド3072で指定された周波数のクロック信号が各別に供給される。」上記g.から、引用例2には、「回路モジュール中のCPU及びメモリに対して、動作クロック信号の周波数及び動作電源の電圧を制御する回路モジュール」が記載されているといえる。また、上記h.から、引用例2には、「CPUの「モードレジスタ」に「周波数設定フィールド」及び「電圧設定フィールド」を設け、複数の周波数及び複数の電圧から、各々一つを独立して設定する」ことが記載されているといえる。よって、引用例2には、次のような発明が記載されていると認められる。(以下、「引用例2記載の発明」という。) 「回路モジュール中のCPU制御及びメモリ制御に対して、動作クロック信号の周波数及び動作電源の電圧を制御する回路モジュールにおいて、 CPUの「モードレジスタ」に「周波数設定フィールド」及び「電圧設定フィールド」を設け、複数の周波数及び複数の電圧から、各々一つを独立して設定する回路モジュール。」 (引用例3) i.「【0016】実施の形態2.実施の形態1に、図2で示すように各入出力制御装置共通の空間としてブロードキャスト空間を設け、この空間にマッピングされた各入出力制御装置を一斉起動、一斉停止する一斉起動レジスタ、一斉停止レジスタを設ける。次いで動作について、図1、図2を援用して説明する。スイッチ11fで診断レベルの設定を行い、実施の形態1と同じくROM11d内の診断制御プログラムが起動されると、スイッチ設定に基づき、無条件でブロードキャスト空間に定義された一斉起動レジスタアドレスにスイッチ11fで指定された診断レベルコードを唯一1回出力することで、各入出力制御装置12に対応する起動レジスタに同一内容が書き込まれ、一斉に診断動作が開始される。終了処理の方法は実施の形態1と同じであり、これは各入出力制御装置12毎に順次認識処理される。なお、診断途中での動作停止は、ブロードキャスト空間に定義された一斉停止レジスタアドレスにコードを唯一1回出力することで一斉に停止出来る。以上のように、ブロードキャスト空間により、一斉起動、一斉停止できるようにしたことで、起動処理プログラムが簡略化でき、処理時間の短縮も図れるという効果が得られる。」上記i.において、「一斉起動レジスタ」及び「一斉停止レジスタ」は制御レジスタの一種であるといえる。また、「診断動作」は、制御レジスタに書き込まれた内容に対応する動作である、といえる。よって、引用例3には、以下の発明が記載されていると認められる。(以下、「引用例3記載の発明」という。) 「システムメモリマップに配置されたブロードキャスト空間への書き込みによって、複数の装置の制御レジスタへ一斉に書き込みが行われ、その内容に従った動作が開始される装置。」 (3)対比本願補正発明と引用例1記載の発明とを対比すると、次のことがいえる。 (ア)引用例1記載の発明の「計算機システム」は、本願補正発明の「マルチプロセッサシステム」に相当する。 (イ)引用例1記載の発明における「省電力制御装置」は、「プロセッサユニットに可変のクロックの周波数及び可変の電源電圧を供給する」ものであるから、本願補正発明と引用例1記載の発明とは、「プロセッサユニットに可変のクロックの周波数を供給する機能部」及び「プロセッサユニットに可変の電源電圧を供給する機能部」を有する点で共通する。 (ウ)引用例1記載の発明における「制御レジスタ」は、各「VPU」すなわち「プロセッサユニット」の管理を行うためものである。また、一般にレジスタはプロセッサに配置されるものであることから、本願補正発明と引用例1記載の発明とは、「各プロセッサユニットに配置されて各プロセッサユニットを制御するためのレジスタ」を有する点で共通する。 (エ)本願補正発明と引用例1記載の発明とは、「メインメモリとローカルメモリを含むアドレス空間を有する」点で共通する。上記(ア)?(エ)の事項を踏まえると、本願補正発明と引用例1記載の発明とは、「複数種のプロセッサユニットを複数有するマルチプロセッサシステムにおいて、前記マルチプロセッサシステムは、前記プロセッサユニットに可変のクロックの周波数を供給する機能部と、前記プロセッサユニットに可変の電源電圧を供給する機能部と、前記プロセッサユニットに備えられてデータ又は命令を格納するローカルメモリと、前記複数のプロセッサユニットからアクセス可能な共有メモリと、前記各プロセッサユニットに配置されて各プロセッサユニットを制御するためのレジスタと、を備え、メインメモリとローカルメモリとを含むアドレス空間を有することを特徴とするマルチプロセッサシステム。」の点で一致し、次の点で相違する。相違点1:「プロセッサユニットに可変のクロックの周波数を供給する機能部」について、本願補正発明では、「複数のクロック周波数の内の一つを動作クロックとして供給する」のに対して、引用例1記載の発明においては、可変のクロックの周波数を供給するものの、特に「複数のクロック周波数の内の一つを動作クロックとして供給する」構成であるとはされていない点。相違点2:「プロセッサユニットに可変の電源電圧を供給する機能部」について、本願補正発明では、「複数の電圧の内の一つを動作電圧として供給する」のに対して、引用例1記載の発明においては、可変の電源電圧を供給するものの、特に「複数の電圧の内の一つを動作電圧として供給する」構成であるとはされていない点。相違点3:「制御レジスタ」について、本願補正発明では、「前記プロセッサユニットへ供給する動作クロックと動作電圧の組み合わせを設定する第1のビットフィールドと、前記ローカルメモリへ供給する動作クロックと動作電圧の組み合わせを設定する第2のビットフィールドと、を有し」、「各プロセッサユニットに配置されて各プロセッサユニット及び前記ローカルメモリへ供給する動作クロックと動作電圧をそれぞれ独立して設定する」のに対して、引用例1記載の発明では、特にこのような構成であるとはされていない点。相違点4:「制御レジスタ」への書き込みについて、本願補正発明では、「前記共有メモリと前記ローカルメモリを含むアドレス空間は、予め設定された領域に書き込まれたデータを前記各プロセッサユニットのメモリ空間へ転送するブロードキャスト領域を有」し、「前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し」、「プロセッサユニットは当該アドレスを参照して値を設定することで」「前記機能部位の動作クロックと動作電圧を設定する」のに対して、引用例1記載の発明では、特にこのような構成であるとはされていない点。 (4)判断 (相違点1ないし3について) 引用例2記載の発明においては、CPU(「プロセッサユニット」)の「モードレジスタ」(「制御レジスタ」)に「周波数設定フィールド」及び「電圧設定フィールド」を設け、複数の周波数及び複数の電圧から、各々一つを独立して設定するようになっている。引用例2記載の発明ではさらに、回路モジュール中のCPU制御及びメモリ制御に対して、周波数及び電圧を供給するよう構成されている。このことから、引用例1記載の発明において、「プロセッサユニット」と「ローカルメモリ」各々に対して、「モードレジスタ」(「制御レジスタ」)に「周波数設定フィールド」及び「電圧設定フィールド」を設け、複数の周波数及び複数の電圧から、各々一つを独立して設定するよう構成することは当業者が容易に想到し得るものである。したがって、相違点1ないし3は格別のものではない。 (相違点4について) 引用例3記載の発明においては、システムメモリマップ(「アドレス空間」)に配置されたブロードキャスト空間(「ブロードキャスト領域」)への書き込みによって、複数の装置の制御レジスタへ一斉に書き込みが行われ、その内容に従った動作が開始されるようになっており、引用例1記載の発明において、アドレス空間にブロードキャスト領域を有し、前記ブロードキャスト領域への書き込みによって、複数の装置の制御レジスタへ一斉に書き込みが行われ、その内容に従った動作が開始されるよう構成すること、すなわち、相違点4に係る構成とすることは、当業者が容易に想到し得るものである。したがって、相違点4は格別のものではない。 (本願補正発明の作用効果について) そして、本願補正発明の構成によってもたらされる効果も、引用例1ないし3記載の発明から当業者が容易に予測できるものであって、格別のものとはいえない。したがって、本願補正発明は、引用例1ないし3記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。 (5)むすびしたがって、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 3.補正却下の決定を踏まえた検討 (1)本願発明平成23年1月5日付けの手続補正は、上記のとおり却下されたので、本願の請求項1ないし10に係る発明は、平成21年12月24日付け手続補正書の特許請求の範囲の請求項1ないし10に記載された事項により特定されるものであるところ、その請求項1に係る発明は、平成21年12月24日付け手続補正書によって補正された明細書、特許請求の範囲及び図面の記載からみて、その請求項1に記載された事項により特定される、次のとおりのものと認める。(以下、「本願発明」という。) 「単一または複数種類のプロセッサユニットを複数個有するマルチプロセッサシステムであって、前記プロセッサシステムは、前記プロセッサユニットに複数のクロック周波数の内の一つを動作クロックとして供給するクロック供給部と、前記プロセッサユニットに複数の電圧の内の一つを動作電圧として供給する電力供給部と、前記プロセッサユニットに配置されてデータまたは命令を格納するローカルメモリと、前記複数のプロセッサユニットからアクセス可能な共有メモリと、前記各プロセッサユニットに配置されて各プロセッサユニット及び前記ローカルメモリへ供給する動作クロックと動作電圧をそれぞれ独立して設定するシステム制御レジスタと、を備え、前記共有メモリと前記ローカルメモリを含むアドレス空間は、予め設定された領域に書き込まれたデータを前記各プロセッサユニットのメモリ空間へ転送するブロードキャスト領域を有し、前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し、前記プロセッサユニットと前記ローカルメモリの動作クロックと動作電圧を独立して制御することを特徴とするマルチプロセッサシステム。」 (2)引用例これに対して、原査定の拒絶の理由に引用された引用例とその記載事項は、上記2.(2)に示したとおりである。 (3)本願発明は、上記2.で検討した本願補正発明における「システム制御レジスタ」における、「前記プロセッサユニットへ供給する動作クロックと動作電圧の組み合わせを設定する第1のビットフィールドと、前記ローカルメモリへ供給する動作クロックと動作電圧の組み合わせを設定する第2のビットフィールドと、を有し、前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し、前記プロセッサユニットに供給する動作クロックと動作電圧を前記第1のビットフィールドに設定された値に応じて決定し、前記ローカルメモリに供給する動作クロックと動作電圧を前記第2のビットフィールドに設定された値に応じて決定し、前記第1のビットフィールド及び第2のビットフィールドは、個別のアドレスを有し、前記プロセッサユニットは当該アドレスを参照して値を設定することで、前記第1のビットフィールドまたは第2のビットフィールドに対応した前記機能部位の動作クロックと動作電圧を設定する」という限定を省き、「前記共有メモリと前記ローカルメモリを含むアドレス空間は、予め設定された領域に書き込まれたデータを前記各プロセッサユニットのメモリ空間へ転送するブロードキャスト領域を有し、前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し、前記プロセッサユニットと前記ローカルメモリの動作クロックと動作電圧を独立して制御する」としたものである。そうすると、本願発明の構成要素を全て含み、さらに特定の限定を施したものに相当する本願補正発明が、上記2.(4)に記載したとおり、引用例1ないし3記載の発明に基いて、当業者が容易に発明することができたものであることから、上記特定の限定を省いた本願発明は、同様に引用例1ないし3記載の発明に基いて、当業者が容易に発明することができたものである。 4)むすび以上のとおり、本願発明は、引用例1ないし3記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。よって、結論のとおり審決する。
審理終結日	2013-01-31
結審通知日	2013-02-05
審決日	2013-02-22
出願番号	特願2007-166280(P2007-166280)
審決分類	P 1 8・ 121- Z (G06F) P 1 8・ 575- Z (G06F)
最終処分	不成立
前審関与審査官	三坂敏夫
特許庁審判長	長島孝志
特許庁審判官	原秀人田中秀人
発明の名称	マルチプロセッサシステム
代理人	後藤政喜
代理人	藤井正弘

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