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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1273131
審判番号 不服2011-26729  
総通号数 162 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-06-28 
種別 拒絶査定不服の審決 
審判請求日 2011-12-09 
確定日 2013-04-17 
事件の表示 特願2007- 96790「二方向伝導フリップチップ半導体デバイス及び半導体デバイス」拒絶査定不服審判事件〔平成19年 9月13日出願公開、特開2007-235150〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成13年2月9日(パリ条約による優先権主張外国庁受理2000年2月10日、アメリカ合衆国、2000年8月9日、アメリカ合衆国)を国際出願日とする特願2001-559065号の一部を平成19年4月2日に新たな特許出願としたものであって、平成22年12月27日付けの拒絶理由通知に対して、平成23年6月13日に意見書及び手続補正書が提出されたが、同年8月5日付けで拒絶査定がなされた。
これに対し、同年12月9日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成24年4月23日付けで審尋がなされ、同年9月21日に回答書が提出された。

第2 平成23年12月9日に提出された手続補正書による補正についての却下の決定
[補正の却下の決定の結論]
平成23年12月9日に提出された手続補正書による補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
本件補正は、補正前の特許請求の範囲の請求項1?16を、補正後の特許請求の範囲の請求項1?14と補正するものであり、補正前の請求項1、請求項7及び補正後の請求項1、請求項5は、それぞれ次のとおりである。

(補正前)
「【請求項1】
シリコンウェハを備えた二方向伝導フリップチップ半導体デバイスにおいて、
前記シリコンウェハは、平行な第1及び第2の主面と、前記シリコンウェハ内に形成され、横方向に分離された第1及び第2のMOSゲートデバイスであって、
前記第1の主面の、間隔を置いて配置された第1及び第2の横方向領域内にそれぞれ形成される、第1の伝導型である第1及び第2のソース領域と、
前記第1及び第2のソース領域を収容する、第2の伝導型である第1及び第2のチャネル領域と、
前記第1及び第2のチャネル領域を収容し、前記第2の主面まで延びる共通のドレイン領域と、前記第1の主面上に配置され、前記第1及び第2のチャネル領域のそれぞれの部分を反転させて前記第1及び第2のソース領域から前記ドレイン領域までの伝導をそれぞれ可能にするような、独立動作が可能な第1及び第2のゲート構造とをそれぞれ備える第1及び第2のMOSゲートデバイスと、
前記第1の主面上に配置され、前記第1及び第2のソース領域にそれぞれ接続された、横方向に間隔を置いて配置される第1及び第2のソースメタライズド層と、
前記第1の主面上にあり、前記第1及び第2のゲート構造にそれぞれ接続された、横方向に間隔を置いて配置される第1及び第2のゲートメタライズド層と
を有することを特徴とする二方向伝導フリップチップ半導体デバイス。」
「【請求項7】
シリコンダイを備える半導体デバイスであって、前記シリコンダイは、
平行な第1及び第2の表面と、
一方の伝導性の基板及び該基板上に設けられた前記一方の伝導性のエピタキシャル形成層と、
前記第1の表面から前記エピタキシャル形成層の内部まで延びる他方の伝導型の領域と、
該他方の伝導型の領域内部に横方向に間隔を置いて配置された複数の前記一方の伝導型の拡散層によって形成される、前記デバイス中に形成される接合パターンと、
前記第1の表面上に形成され、前記一方の伝導型の複数の拡散層とコンタクトしているフリップマウント可能な第1の導電性電極と、
前記第1の表面上に形成され、前記第1の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記エピタキシャル形成層に延びている伝導体を介して前記基板及び前記エピタキシャル形成層と電気的に接続され、前記伝導体が前記エピタキシャル形成層と異なる低いあるいは高い伝導材料であるフリップマウント可能な第2の導電性電極と、
前記第1及び第2のそれぞれの導電性電極上にそれぞれ形成される少なくとも1つのハンダボールコネクタと、
前記第1の表面に垂直な垂直要素を有する、前記第1の導電性電極から前記第2の導電性電極までの電流経路と
を有することを特徴とする半導体デバイス。」

(補正後)
「【請求項1】
シリコンウェハを備えた二方向伝導フリップチップ半導体デバイスにおいて、
前記シリコンウェハは、平行な第1及び第2の主面と、前記シリコンウェハ内に形成され、横方向に分離された第1及び第2のMOSゲートデバイスであって、
前記第1の主面の、間隔を置いて配置された第1及び第2の横方向領域内にそれぞれ形成される、第1の伝導型であって、互いに対して入り込み横方向の関係で配置される第1及び第2のソース領域と、
前記第1及び第2のソース領域を収容する、第2の伝導型である第1及び第2のチャネル領域と、
前記第1及び第2のチャネル領域を収容し、前記第2の主面まで延びる共通のドレイン領域と、前記第1の主面上に配置され、前記第1及び第2のチャネル領域のそれぞれの部分を反転させて前記第1及び第2のソース領域から前記ドレイン領域までの伝導をそれぞれ可能にするような、独立動作が可能な第1及び第2のゲート構造とをそれぞれ備える第1及び第2のMOSゲートデバイスと、
前記第1の主面上に配置され、前記第1及び第2のソース領域にそれぞれ接続された、横方向に間隔を置いて配置される第1及び第2のソースメタライズド層と、
前記第1の主面上にあり、前記第1及び第2のゲート構造にそれぞれ接続された、横方向に間隔を置いて配置される第1及び第2のゲートメタライズド層と
を有することを特徴とする二方向伝導フリップチップ半導体デバイス。」
「【請求項5】
シリコンダイを備える半導体デバイスであって、前記シリコンダイは、
平行な第1及び第2の表面と、
一方の伝導性の基板及び該基板上に設けられた前記一方の伝導性のエピタキシャル形成層と、
前記第1の表面から前記エピタキシャル形成層の内部まで延びる他方の伝導型の領域と、
該他方の伝導型の領域内部に横方向に間隔を置いて配置された複数の前記一方の伝導型の拡散層によって形成される、前記デバイス中に形成される接合パターンと、
前記第1の表面上に形成され、前記一方の伝導型の複数の拡散層とコンタクトしているフリップマウント可能な第1の導電性電極と、
前記第1の表面上に形成され、前記第1の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記エピタキシャル形成層を通って延びている伝導体を介して前記基板及び前記エピタキシャル形成層と電気的に接続され、前記伝導体が前記エピタキシャル形成層と異なる低いあるいは高い導電性のシンカ拡散層であるような、フリップマウント可能な第2の導電性電極と、
前記第1及び第2のそれぞれの導電性電極上にそれぞれ形成される少なくとも1つのハンダボールコネクタと、
前記第1の表面に垂直な垂直要素を有する、前記第1の導電性電極から前記第2の導電性電極までの導電性経路と
を有することを特徴とする半導体デバイス。」

2 本件補正についての検討
(1)補正事項の整理
本件補正を整理すると次のとおりである。
[補正事項1]
補正前の請求項1の「第1の伝導型である第1及び第2のソース領域」を、「第1の伝導型であって、互いに対して入り込み横方向の関係で配置される第1及び第2のソース領域」とする。

[補正事項2]
補正前の請求項4及び請求項5を削除するとともに、当該削除に対応して補正前の請求項6?16の請求項の番号及び引用する請求項の番号を修正する。

[補正事項3]
補正前の請求項7の「前記エピタキシャル形成層に延びている伝導体」、「低いあるいは高い伝導材料である」を、それぞれ「前記エピタキシャル形成層を通って延びている伝導体」、「低いあるいは高い導電性のシンカ拡散層であるような、」とする。

[補正事項4]
補正前の請求項7の「電流経路」を、「導電性経路」とする。

(2)補正の目的の適否及び新規事項の追加についての検討
以下、補正事項1?補正事項4について検討する。
ア 補正事項1について
補正事項1は、補正前の請求項1に係る発明の発明特定事項である「第1及び第2のソース領域」について、「互いに対して入り込み横方向の関係で配置される」という構成を追加して、補正前の請求項1に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものであるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当し、特許法第17条の2第4項に規定する要件を満たしている。
また、補正事項1により追加された事項は、本願の願書に最初に添付された明細書(以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。)の段落【0013】に記載されているから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たしている。

イ 補正事項2
補正事項2は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。
また、補正事項2が、特許法第17条の2第3項に規定する要件を満たすことは明らかである。

ウ 補正事項3について
補正事項3は、補正前の請求項7に係る発明の発明特定事項である「伝導体」について、「前記エピタキシャル形成層に延びている」を、「前記エピタキシャル形成層を通って延びている」と限定するとともに、「低いあるいは高い伝導材料である」を、「低いあるいは高い導電性のシンカ拡散層であるような、」と限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当し、特許法第17条の2第4項に規定する要件を満たしている。
また、補正事項3により補正された事項は、当初明細書等の段落【0010】、【0022】及び図7に記載されているから、補正事項3は、いずれも当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項3は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。

エ 補正事項4について
補正事項4は、補正前の請求項7に係る発明の「電流経路」を「導電性経路」とするものであり、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とする補正に該当し、特許法第17条の2第4項に規定する要件を満たしている。
また、当初明細書等の段落【0023】には、「回路として、ソース電極31から、ソース領域53を通り、反転領域を通ってP領域51、P+基板50まで、そしてP+基板50を横方向に通って、上方向に(領域90または92を通って)ドレイン電極32へ向かう回路が完成される。」と、段落【0028】には、「N+シンカによって、導電性経路がN+基板からドレイン電極103まで設けられている。」と記載されており、技術常識を加味すると、補正事項4により補正された事項は、当初明細書等に記載されているといえるから、補正事項4は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項4は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。

オ 補正の目的の適否及び新規事項の追加についてのまとめ
以上のとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について、以下において検討する。

(3)独立特許要件について
ア 本件補正後の発明
本件補正後の請求項5に係る発明は、
「【請求項5】
シリコンダイを備える半導体デバイスであって、前記シリコンダイは、
平行な第1及び第2の表面と、
一方の伝導型の基板及び該基板上に設けられた前記一方の伝導型のエピタキシャル形成層と、
前記第1の表面から前記エピタキシャル形成層の内部まで延びる他方の伝導型の領域と、
該他方の伝導型の領域内部に横方向に間隔を置いて配置された複数の前記一方の伝導型の拡散層によって形成される、前記デバイス中に形成される接合パターンと、
前記第1の表面上に形成され、前記一方の伝導型の複数の拡散層とコンタクトしているフリップマウント可能な第1の導電性電極と、
前記第1の表面上に形成され、前記第1の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記エピタキシャル形成層を通って延びている伝導体を介して前記基板及び前記エピタキシャル形成層と電気的に接続され、前記伝導体が前記エピタキシャル形成層と異なる低いあるいは高い導電性のシンカ拡散層であるような、フリップマウント可能な第2の導電性電極と、
前記第1及び第2のそれぞれの導電性電極上にそれぞれ形成される少なくとも1つのハンダボールコネクタと、
前記第1の表面に垂直な垂直要素を有する、前記第1の導電性電極から前記第2の導電性電極までの導電性経路と
を有することを特徴とする半導体デバイス。」
にあるものと認める。
なお、請求項5には「一方の伝導性の基板」、「前記一方の伝導性のエピタキシャル形成層」と記載されているが、「他方の伝導型領域」、「前記一方の伝導型の拡散層」、「前記一方の伝導型の複数の拡散層」と記載されていることから、「一方の伝導性の基板」、「前記一方の伝導性のエピタキシャル形成層」は、それぞれ「一方の伝導型の基板」、「前記一方の伝導型のエピタキシャル形成層」の誤記と認め、本願の請求項5に係る発明(以下、「補正発明」という。)を上記のように認定した。

イ 引用例の記載と引用発明
(ア)引用例1:特開平10-313010号公報
原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平10-313010号公報(以下「引用例1」という。)には、「電力用半導体装置」(発明の名称)に関して、図1?13とともに以下の事項が記載されている(下線は当審で付加した。以下同じ。)。

a 「【0001】
【発明の属する技術分野】本発明は、電力用半導体チップを基板に接続した状態で樹脂で固着した電力用半導体装置に関する。」

b 「【0002】
【従来の技術】この種の半導体チップとして、チップに形成した多数のMOS構造のFETセルを並列接続したパワーMOSFETが供給されている。このパワーMOSFETは、チップに形成した多数のMOS構造のFETセルのゲート端子をゲートポリシリコン等の内部配線によりチップ上に形成されたゲートアルミニウム電極と共通接続し、ソース端子を内部配線上に絶縁状態で形成された面状のソースアルミニウム電極と共通接続し、チップの裏面側に共通ドレイン電極を形成した構造となっており、ゲートアルミニウム電極に電圧を与えると、内部配線を介してFETセルのゲート端子に電圧が印加され、それに応じて各FETセルのソース電極から共通ドレイン電極にキャリア(電子)が供給されるようになっている。
【0003】
【発明が解決しようとする課題】近年、上述した構造のパワーMOSFETを基板にフリップチップ実装することが行われている。このようなパワーMOSFETとしては、共通ドレイン電極をチップ表面側に設けるアップドレイン構造を採用した上で、チップ表面に位置する各電極にバンプ電極を接続して構成する。
【0004】図10は上述した構造のチップの平面を模式的に示したものである。この図10において、チップ1には多数のMOS構造のFETセル(図示せず)が形成されており、それらの各ゲート端子はゲートポリシリコン配線2(図面では全体の形成領域を示す)により共通接続された状態でチップ1表面に形成されたゲートアルミニウム配線3にコンタクト部4で接続されている(図11参照)。また、各FETセルのソース端子はゲートポリシリコン配線2の形成領域上方に酸化シリコン層5(図11参照)を介して形成された面状のソースアルミニウム配線6と共通接続されている。そして、ゲートアルミニウム配線3にはゲートバンプ電極7が接続され、ソースアルミニウム配線6上には複数のソースバンプ電極8が接続され、チップ1表面に設けられた共通ドレイン端子(図示せず)にはドレインバンプ電極9が接続されている。
【0005】そして、チップ1表面全体はパッシベーション膜10(図11参照)で保護されている。以上のような構造のパワーMOSFETによれば、基板にフリップチップ実装することができるので、製造工数を簡単化することができる。」

c 「【0017】
【発明の実施の形態】
(第1実施例)以下、本発明をフリップチップタイプのパワーMOSFETに適用した第1実施例を図1乃至図8を参照して説明するに、従来技術と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。
【0018】図3はフリップチップタイプのパワーMOSFETの構造を模式的に示している。この図3において、N^(+)基板11上にはN^(-)領域12が形成され、そのN^(-)領域12においてMOSFETのセル形成領域に対応してP^(-)領域13が形成されている。
【0019】P^(-)領域13間にはV溝部14が形成され、P^(-)領域13においてV溝部14の上部に隣接する部位にはN^(+)領域からなるソース端子15(キャリア供給端子)が形成されている。
【0020】V溝部14にはゲートポリシリコン配線2(内部配線)が酸化シリコン層5によりチップ1から絶縁された状態で形成されており、そのゲートポリシリコン配線2においてソース端子15間に位置する部位がゲート端子(電圧制御用端子)に設定されている。
【0021】チップ1表面においてMOSFETのセル形成領域にはソースアルミニウム配線6(面状金属配線)が形成されており、これにより、ソースアルミニウム配線6とMOSFETのソース端子15とが電気的に接続されている。
【0022】MOSFETのセル形成領域を囲繞するようにP^(-)領域16が形成され、そのP^(-)領域16の上面に肉厚なフィールド酸化層17が形成されている。このフィールド酸化層17の表面には酸化シリコン層5が形成され、その酸化シリコン層5の表面にゲートアルミニウム配線3(線状金属配線)が形成されている。この場合、フィールド酸化層17の存在により、ゲートアルミニウム配線3に印加される電圧によりチップ1内に寄生MOSが発生してしまうことを防止できる。
【0023】N^(-)領域12の所定領域には表面からN^(+)基板11に到達するN^(+)領域が形成されたアップドレイン構造となっており、斯様なアップドレイン構造の採用によりMOSFETの共通ドレイン端子18(共通キャリア吸収端子)がチップ1表面に形成されている。そして、チップ1表面全体はパッシベーション膜10(保護膜)により保護されている。
【0024】図2はチップ1の平面を模式的に示している。この図2が従来技術と異なる点は、ゲートポリシリコン配線2の形成領域はソースアルミニウム配線6の形成領域下方内に設定されていると共に(図5参照)、ゲートポリシリコン配線2はソースアルミニウム配線6の形成領域下方外に設けられた複数のコンタクト部19のみに延設されてチップ1表面に形成されたゲートアルミニウム配線3と接続されていることである(図6参照)。」

d 図3から、P^(-)領域13は、チップ1表面からN^(-)領域12上まで形成されていること、及び「P^(-)領域13の内部に、横方向に間隔を置いて配置された複数のN^(+)領域からなるソース端子15」が見てとれる。
また、図3から、「該ソース端子15とコンタクトしているソースアルミニウム配線6」が見てとれる。

e 図3から、チップ1のN^(+)領域からなる共通ドレイン端子18表面において形成された「配線」は、ソースアルミニウム配線6に対して、同一平面であり、横方向に間隔を置いて配置されたものであることが見てとれる。

(イ)引用発明
図3に示されたデバイスはパワーMOSFETであるから、上記摘記事項bの段落【0003】及び【0004】の記載を勘案すると、図3のN^(+)領域からなる共通ドレイン端子18は、その表面に形成された「配線」を介してドレインバンプ電極9に接続されているといえるから、当該「配線」は「共通ドレイン電極」に相当することが明らかである。
したがって、図3には、チップ1のN^(+)領域からなる共通ドレイン端子18表面において形成された「配線」は、ソースアルミニウム配線6に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつN^(+)領域からなる共通ドレイン端子18を介してN^(+)基板11及びN^(-)領域12と電気的に接続された共通ドレイン電極であることが、当業者には明らかである。

そうすると、図2、3を図5、6、10、11を参酌してまとめると、引用例1には以下の発明(以下「引用発明」という。)が記載されている。

「チップ1を備えるパワーMOSFETであって、前記チップ1は、
N^(+)基板11及び該N^(+)基板11上に形成されたN^(-)領域12と、
前記N^(-)領域12においてMOSFETのセル形成領域に対応して形成されたP^(-)領域13と、
P^(-)領域13の内部に、横方向に間隔を置いて配置された複数のN^(+)領域からなるソース端子15と、
チップ1表面において形成され、前記ソース端子15とコンタクトしているソースアルミニウム配線6と、
ソースアルミニウム配線6に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつN^(+)領域からなる共通ドレイン端子18を介してN^(+)基板11及びN^(-)領域12と電気的に接続された共通ドレイン電極と、
ソースアルミニウム配線6及び共通ドレイン電極のそれぞれの上にそれぞれ形成されたソースバンプ電極8及びドレインバンプ電極9と
を有し、
前記N^(+)領域からなる共通ドレイン端子18が、N^(-)領域12の所定領域に表面からN^(+)基板11に到達するように形成された領域であり、アップドレイン構造となっている、
フリップチップタイプのパワーMOSFET。」

ウ 対比
補正発明と引用発明とを対比する。
(ア)引用発明の「チップ1」、「パワーMOSFET」、「N^(+)基板11」、「P^(-)領域13」、「ソースアルミニウム配線6」、「N^(+)領域からなる共通ドレイン端子18」、「共通ドレイン電極」、「ソースバンプ電極8及びドレインバンプ電極9」は、それぞれ補正発明の「ダイ」、「半導体デバイス」、「一方の伝導型の基板」、「他方の伝導型の領域」、「第1の導電性電極」、「伝導体」、「第2の導電性電極」、「ハンダボールコネクタ」に相当する。

(イ)技術常識及び図3を勘案すると、引用発明の「チップ1」は、「平行な第1及び第2の表面」を有するといえるともに、「N^(-)領域12」は「N型」の層であるといえるから、補正発明と引用発明とは、「ダイを備える半導体デバイスであって、前記ダイは、 平行な第1及び第2の表面と、 一方の伝導型の基板及び該基板上に設けられた前記一方の伝導型の層」を有する点で一致する。

(ウ)引用発明の「P^(-)領域13」は、図3及びパワーMOSFETにおける技術常識を勘案すると、「チップ1の第1の表面からN^(-)領域12の内部まで延びるP型」の領域であるといえるから、補正発明と引用発明とは、「前記第1の表面から前記一方の伝導型の層の内部まで延びる他方の伝導型の領域」を有する点で一致する。

(エ)引用発明の「N^(+)領域からなるソース端子15」は「P^(-)領域13の内部」に配置された領域であるから、「接合パターン」であることは明らかである。
したがって、補正発明と引用発明とは、「該他方の伝導型の領域内部に横方向に間隔を置いて配置された複数の前記一方の伝導型の領域によって形成される、前記デバイス中に形成される接合パターン」を有する点で一致する。

(オ)引用発明の「パワーMOSFET」は「フリップチップタイプのパワーMOSFET」であるから、引用発明の「ソースアルミニウム配線6」は「フリップマウント可能」な電極であるといえる。
したがって、補正発明と引用発明とは、「前記第1の表面上に形成され、前記一方の伝導型の複数の領域とコンタクトしているフリップマウント可能な第1の導電性電極」を有する点で一致する。

(カ)引用発明の「パワーMOSFET」は「フリップチップタイプのパワーMOSFET」であるから、引用発明の「共通ドレイン電極」は「フリップマウント可能」な電極であるといえるとともに、引用発明の「N^(+)領域からなる共通ドレイン端子18」は、「高い導電性」の領域であることは明らかである。
したがって、補正発明と引用発明とは、「前記第1の表面上に形成され、前記第1の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記一方の伝導型の層を通って延びている伝導体を介して前記基板及び前記一方の伝導型の層と電気的に接続され、前記伝導体が前記一方の伝導型の層と異なる高い導電性の領域であるような、フリップマウント可能な第2の導電性電極」を有する点で一致する。

(キ)引用発明の「パワーMOSFET」は、MOSFETであるから、「ソースアルミニウム配線6」から「共通ドレイン電極」までの「導電性経路」を有することはが当業者には明らかであるとともに、また、引用発明の「パワーMOSFET」は、「アップドレイン構造」となっていることから、当該「導電性経路」が「チップ1の表面に垂直な垂直要素を有する」ものであることは当業者には明らかである。
したがって、補正発明と引用発明とは、「前記第1の表面に垂直な垂直要素を有する、前記第1の導電性電極から前記第2の導電性電極までの導電性経路」を有する点で一致する。

(ク)以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞
「ダイを備える半導体デバイスであって、前記ダイは、
平行な第1及び第2の表面と、
一方の伝導型の基板及び該基板上に設けられた前記一方の伝導型の層と、
前記第1の表面から前記一方の伝導型層の内部まで延びる他方の伝導型の領域と、
該他方の伝導型の領域内部に横方向に間隔を置いて配置された複数の前記一方の伝導型の領域によって形成される、前記デバイス中に形成される接合パターンと、
前記第1の表面上に形成され、前記一方の伝導型の複数の領域とコンタクトしているフリップマウント可能な第1の導電性電極と、
前記第1の表面上に形成され、前記第1の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記一方の伝導型の層を通って延びている伝導体を介して前記基板及び前記一方の伝導型の層と電気的に接続され、前記伝導体が前記一方の伝導型の層と異なる高い導電性の領域であるような、フリップマウント可能な第2の導電性電極と、
前記第1及び第2のそれぞれの導電性電極上にそれぞれ形成される少なくとも1つのハンダボールコネクタと、
前記第1の表面に垂直な垂直要素を有する、前記第1の導電性電極から前記第2の導電性電極までの導電性経路と
を有する半導体デバイス。」

＜相違点1＞
補正発明の「ダイ」は「シリコンダイ」であるのに対し、引用発明では、「チップ1」が「シリコンダイ」であることは特定されていない点。

＜相違点2＞
基板上に設けられた層が、補正発明では、「エピタキシャル形成層」であるのに対して、引用発明ではそのような特定はなされていない点。

＜相違点3＞
「前記デバイス中に形成される接合パターン」が、補正発明においては、「拡散層」によって形成されるのに対し、引用発明では、「N^(+)領域からなるソース端子15」が「拡散層」によって形成されることは特定されていない点。

＜相違点4＞
「前記伝導体」が、補正発明では、「シンカ拡散層であるような」ものであるのに対し、引用発明では、「N^(+)領域からなる共通ドレイン端子18」は、「N^(-)領域12の所定領域に表面からN^(+)基板11に到達するように形成された領域であり、アップドレイン構造となっている」ものの、「シンカ拡散層であるような」ものであることは特定されていない点。

エ 判断
(ア)相違点1について
パワーMOSFETにおいて、ダイとして「シリコンダイ」は、ごく普通に用いられている材料であるとともに、引用例1の上記摘記事項cの段落【0020】には、「ゲートポリシリコン配線2(内部配線)が酸化シリコン層5によりチップ1から絶縁された状態で形成」された旨が、段落【0022】には、「P^(-)領域16の上面に肉厚なフィールド酸化層17が形成されている」旨が記載されていること、及び技術常識を勘案すると、引用発明は、「シリコンダイを備える半導体デバイス」という構成を実質的に備えているといえる。
したがって、相違点1は実質的なものではない。
仮に、引用発明が当該構成を実質的に備えているといえないとしても、パワーMOSFETにおいて、ダイとして「シリコンダイ」は、ごく普通に用いられている材料であるから、引用発明において、「チップ1」として「シリコンダイ」を採用することは、当業者であれば当然想到し得たことである。
したがって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(イ)相違点2について
a ドレイン領域として機能する高濃度n型基板上に、低濃度n型半導体層を積層した構造を有するMOSFETにおいて、前記低濃度n型半導体層をエピタキシャル形成層とすることは、下記の周知例1?3に記載されているように、周知・慣用技術である。

(a)周知例1:特開平6-151863号公報(原査定で周知例として提示した「周知文献2」)
・「【0001】
【産業上の利用分野】この発明は、横型の二重拡散型MOSFET(MOS電界効果型トランジスタ)を有する半導体装置に関するものである。」
・「【0003】その構成は、まずN型の半導体基体1上にN^(- )エピ(エピタキシャル)層2があり、その上に、所望のパターニングを施したゲート酸化膜3及びポリシリコンよりなるゲート電極4がある。更に、前記ゲート酸化膜3及びゲート電極4のパターンによりセルフアラインで二重拡散されたP層5がN^(- )エピ層2内に、ソースN^(+ )層6がP層5内にある。尚、ソースN^(+ )層6は、P層5のコンタクト領域9を形成する為、その中央部には形成されてない。…」
・「【0004】
【発明が解決しようとする課題】上記構成の装置におけるP層5によるアバランシェ耐量(降伏電圧による電流に対する耐性)は、アバランシェを図5に示すA部で起こして電流I_(A )が流れる構造では、ソースN^(+ )層6直下に電流I_(A )が流れる為、その電位降下により、ソースN^(+ )層6及びP層7及びN^(- )エピ層2からなる寄生NPNTｒ(NPNトランジスタ)が動作しやすく、耐量がない為通常図5のB部でアバランシェさせる構造にする。この場合、電流はI_(B )のルートを通り、ソースN^(+ )層6直下に流れない為、A部でアバランシェさせる構造よりアバランシェ耐量が向上する。…」

(b)周知例2:特開平11-317525号公報(原査定で周知例として提示した「周知文献3」)
・「【0006】本発明による半導体素子10を、図1に概略的に示す。一例として、半導体素子10は、縦型電界効果トランジスタ(FET)とし、図1は、FET10の一部の断面図を示す。縦型FETは、例えば、モータ制御、電源切り替え等のような高電力用途にしばしば用いられている。例えば、縦型FETは、デュアル・ハイ・サイド・スイッチ(dual high side switch)、H-ブリッジ・スイッチ等として用いることができる。
【0007】FET10は、半導体ダイ11上に製造する。半導体ダイ11は、半導体材料の本体、即ち、半導体基板12、およびこの基板12上の半導体層14を含む。一例として、半導体基板12はシリコン基板であり、半導体層14は、エピタキシャル成長させたシリコン層である。エピタキシャル層14内には、FET10のアクティブ領域が形成される。
【0008】基板12には、例えば、燐イオンまたは砒素イオンのような、N導電型のイオンをドープする。高い導電率即ち低い抵抗率を得るためには、基板12は、例えば、約1ｘ109^(19)原子/立方センチメートル(原子/cm9^(3))ないし約1ｘ109^(21)原子/cm9^(3)の間のドーパント濃度のような高いドーパント濃度を有することが好ましい。…
【0009】
エピタキシャル層14にも、例えば、燐イオンまたは砒素イオンのような、N導電型のイオンをドープする。エピタキシャル層14のドーパント濃度は、基板12のそれよりも低い。即ち、エピタキシャル層14には、N導電型イオンを低濃度にドープする。…」
・「【0014】例えば、砒素イオンまたは燐イオンのようなN導電型イオンを、ウエル32の一部にドープして、主面15に隣接するN9^(+)ドープ領域36を形成する。好ましくは、N9^(+)ドープ領域36は、ウエル32内にリングとして形成し、図1は、そのリング構造の断面を示す。N9^(+)ドープ領域36のドーパント濃度は、…。ウエル32と同様、N9^(+)ドープ領域36も、イオン注入プロセス,拡散プロセス,またはその組み合わせで形成することができる。動作の間、N9^(+)ドープ領域36はFET10のソース領域として機能する。」
・「【0020】FET10では、基板12はドレイン領域として機能する。動作の間、FET10は、電荷キャリア即ち電子がソース領域36からウエル32を通過して基板12に流れ込むと、電流を導通させる。電荷キャリアは、基板12に到達した後、導電性プラグ25を介してダイ11から流出する。したがって、導電性プラグ25は、FET10のドレイン電極として機能する。これは、電荷キャリアをFET10からダイ11の上側を通じて導出するので、導電性プラグ25のことを、FET10の上側ドレイン電極またはアップ・ドレイン電極とも呼ばれている。また、トレンチ22のことを、上側ドレイン・トレンチまたはアップ・ドレイン・トレンチとも呼ばれている。」
・「【0024】図2は、本発明にしたがって、図1に示したように半導体ダイ11上に形成されたFET10を含む、フリップ・チップ・パッケージ60の構成図である。更に特定すれば、図2は、フリップ・チップ・パッケージ60の平面図を示す。一例として、半導体ダイ11は、図1に示したウエル32と同様の2つのP9^(-)ウエルを有し、図1のトレンチ22は三フィンガ構造を有する。通常、ダイ11の背面側には、パシベーション層(図示せず)を配する。パシベーション層は、基板12の背面側を保護する。
【0025】一実施例(図2に示す)では、ダイ11の前面側をILD61で覆う。導電性構造、例えば、メタライゼーション領域62,64,65,68,69をILD61内に形成する。メタライゼーション領域62は、図1の導電性プラグ25の上に位置し、これと電気的に結合されている。メタライゼーション領域64,65は、FETのゲート電極、例えば、図1に示したゲート電極47を形成する対応する導電性構造の上に位置し、これと電気的に結合されている。メタライゼーション領域68,69は、FET10のソース電極、例えば、図1に示したソース電極48を形成する、対応する導電性構造の上に位置し、これと電気的に結合されている。次に、ダイ11の前面側を平面化する。メタライゼーション領域62上に導電性バンプ72を形成する。これは、フリップ・チップ・パッケージ60内において、FET10のドレイン構造として機能する。メタライゼーション領域64上に導電性バンプ74を形成し、メタライゼーション領域65上に導電性バンプ75を形成する。導電性バンプ74,75は、フリップ・チップ・パッケージ60内において、FET10のゲート電極として機能する。メタライゼーション領域68上に導電性バンプ78を形成し、メタライゼーション領域69上に導電性バンプ79を形成する。導電性バンプ78,79は、フリップ・チップ・パッケージ60内において、FET10のソース電極として機能する。…」

(c)周知例3:特開平8-298266号公報(原査定で周知例として提示した「周知文献4」)
・「【0016】図3は本発明の第2実施例による溝型MOSFETの断面図である。以下本発明の溝型MOSFETの構成を、製法に従って説明する。所定の厚さ(例えば100?700μm 程度)の、n+型シリコン半導体基板1を用意する。n+型半導体基板1上に、n+型半導体基板よりも低い不純物濃度を有する(例えば不純物濃度1×10^(17)cm^(-3)以下で不純物が隣)n-型半導体層2を例えばエピタキシャル成長法により形成する。この段階で半導体層2の表面は平坦である。半導体層2の第1領域の表面より酸化膜をマスクにして高濃度のn型不純物を熱拡散によりしみこませ、n+領域31を形成する。半導体層2の第2領域の表面にLOCOS酸化法により部分的に酸化膜を厚く形成し、且部分的に厚くなる所において半導体層2の表面に溝ができる様にLOCOS酸化膜13を形成する。(図4参照)LOCOS酸化膜をマスクとしてイオン打ち込み法及び熱拡散法を用いｐ型ベース領域4とn+ソース領域5を半導体層2の表面に順次形成する。次にLOCOS酸化膜13を除去し半導体層2の表面にゲート酸化膜6を、ゲート酸化膜6の上にゲート電極7をゲート電極7の上に層間絶縁膜(例えばBPSG)を形成する。さらにゲート絶縁膜6と層間絶縁膜8を部分的にエッチングして電極接触穴10を形成し、ソース電極9を形成し、ソース電極9は電極接触穴10を介してn+ソース領域5及びｐ型ベース領域4と接触する様にする。さらに半導体基板1に接触するドレイン電極11を形成する。」

b 引用発明の「パワーMOSFET」は「アップドレイン構造となっている、 フリップチップタイプ」のMOSFETであるから、「N^(+)基板11」がドレイン領域として機能することは当業者には明らかである。

したがって、引用発明において、前記周知・慣用技術に基づき、「該N^(+)基板11上に形成されたN^(-)領域12」をエピタキシャル形成層とすることは、当業者であれば適宜なし得たことである。
よって、相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。

(ウ)相違点3について
パワーMOSFETにおいて、ｐ型領域の内部に形成されるn型ソース領域として、「『拡散層』によって形成される、パワーMOSFET中に形成される接合パターン」を用いることは、上記周知例1?3にも記載されているように、普通に行われている周知・慣用技術である。
したがって、引用発明において、「N^(+)領域からなるソース端子15」を「拡散層」によって形成されたものとすること、すなわち、相違点3における補正発明の構成を採用することは、当業者であれば当然想到し得たことである。
よって、相違点3は、当業者が容易になし得た範囲に含まれる程度のものである。

(エ)相違点4について
引用発明の「N^(+)領域からなる共通ドレイン端子18」は、「N^(-)領域12の所定領域に表面からN^(+)基板11に到達するように形成された領域であり、アップドレイン構造となっている」から、当該「N^(+)領域からなる共通ドレイン端子18」は、「シンカ(sinker)領域」であることは当業者には明らかであるから、引用発明は、「『前記伝導体が』『シンカ拡散層であるような』」という構成を実質的に備えているといえる。
したがって、相違点4は実質的なものではない。
仮に、引用発明が当該構成を実質的に備えているといえないとしても、上記周知例3には、「半導体層2の第1領域の表面より酸化膜をマスクにして高濃度のn型不純物を熱拡散によりしみこませ、n+領域31を形成する。」と記載されており、当該「n+領域31」は補正発明の「シンカ拡散領域」に相当することが明らかである。
したがって、引用発明において、「N^(+)領域からなる共通ドレイン端子18」を、補正発明のような「シンカ拡散層」とすることは、当業者であれば適宜なし得たことである。
よって、相違点4は、当業者が容易になし得た範囲に含まれる程度のものである。

(オ)判断についてのまとめ
以上検討したとおり、相違点1?相違点4は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
したがって、補正発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。

オ 独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項5に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

3 補正の却下の決定についてのむすび
以上のとおりであるから、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
本件補正は上記のとおり却下されたので、本願の請求項1?16に係る発明は、平成23年6月13日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?16に記載されている事項により特定されるものであり、その請求項7に係る発明(以下「本願発明」という。)は、
「【請求項7】
シリコンダイを備える半導体デバイスであって、前記シリコンダイは、
平行な第1及び第2の表面と、
一方の伝導型の基板及び該基板上に設けられた前記一方の伝導型のエピタキシャル形成層と、
前記第1の表面から前記エピタキシャル形成層の内部まで延びる他方の伝導型の領域と、
該他方の伝導型の領域内部に横方向に間隔を置いて配置された複数の前記一方の伝導型の拡散層によって形成される、前記デバイス中に形成される接合パターンと、
前記第1の表面上に形成され、前記一方の伝導型の複数の拡散層とコンタクトしているフリップマウント可能な第1の導電性電極と、
前記第1の表面上に形成され、前記第1の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記エピタキシャル形成層に延びている伝導体を介して前記基板及び前記エピタキシャル形成層と電気的に接続され、前記伝導体が前記エピタキシャル形成層と異なる低いあるいは高い伝導材料であるフリップマウント可能な第2の導電性電極と、
前記第1及び第2のそれぞれの導電性電極上にそれぞれ形成される少なくとも1つのハンダボールコネクタと、
前記第1の表面に垂直な垂直要素を有する、前記第1の導電性電極から前記第2の導電性電極までの電流経路と
を有することを特徴とする半導体デバイス。」
にあるものと認める。
なお、請求項7には「一方の伝導性の基板」、「前記一方の伝導性のエピタキシャル形成層」と記載されているが、「他方の伝導型領域」、「前記一方の伝導型の拡散層」、「前記一方の伝導型の複数の拡散層」と記載されていることから、「一方の伝導性の基板」、「前記一方の伝導性のエピタキシャル形成層」は、それぞれ「一方の伝導型の基板」、「前記一方の伝導型のエピタキシャル形成層」の誤記と認め、本願発明を上記のように認定した。

2 引用例の記載と引用発明
原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平10-313010号公報(引用例1、再掲)には、「電力用半導体装置」(発明の名称)に関して、図1?13とともに上記「第2 2(3)イ(ア)引用例1」に記載した事項が記載されており、引用例1には上記「第2 2(3)イ(イ)引用発明」に記載したとおりの引用発明が記載されている。

3 対比・判断
本願発明は、上記「第2 2 本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
そうすると、上記「第2 2 本件補正についての検討」において検討したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により、特許を受けることができない。

第4 むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-11-14 
結審通知日 2012-11-20 
審決日 2012-12-04 
出願番号 特願2007-96790(P2007-96790)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 安田 雅彦  
特許庁審判長 鈴木 匡明
特許庁審判官 早川 朋一
恩田 春香
発明の名称 二方向伝導フリップチップ半導体デバイス及び半導体デバイス  
代理人 大倉 昭人  
代理人 杉村 憲司  

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