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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1273137
審判番号 不服2012-9010  
総通号数 162 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-06-28 
種別 拒絶査定不服の審決 
審判請求日 2012-05-16 
確定日 2013-04-15 
事件の表示 特願2005-164301「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成18年12月14日出願公開、特開2006-339516〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成17年6月3日の特許出願であって、平成23年10月21日付けの拒絶理由通知に対して同年12月26日に意見書及び手続補正書が提出されたが、平成24年2月9日付けで拒絶査定がなされた。
それに対して、同年5月16日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年8月22日付けで審尋がなされ、同年10月19日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成24年5月16日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成24年5月16日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?8を補正して、補正後の特許請求の範囲の請求項1?8とするとともに、明細書の補正を行うものであり、補正前後の請求項1は各々次のとおりである。

(補正前)
「【請求項1】
半導体基板と、
この半導体基板にストライプ状に形成された複数本のソース領域と、
前記半導体基板上において前記ストライプ状の複数本のソース領域間にストライプ状に形成された複数本のゲート電極と、
前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜と、
この絶縁膜上に形成され、前記コンタクト孔を介して前記ソース領域に電気的に接続されたソース電極とを含み、
前記ゲート電極の表層部がシリサイド化されて第1シリサイド層が形成されており、
前記ソース領域の表面の領域がシリサイド化されて第2シリサイド層が形成されており、前記コンタクト孔内において、前記第2シリサイド層に前記ソース電極が接している
ことを特徴とする半導体装置。」

(補正後)
「【請求項1】
半導体基板と、
この半導体基板にストライプ状に形成された複数本のソース領域と、
前記半導体基板上において前記ストライプ状の複数本のソース領域間にストライプ状に形成された複数本のゲート電極と、
前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる複数のコンタクト孔を有する絶縁膜と、
この絶縁膜上に形成され、前記コンタクト孔を介して前記ソース領域に電気的に接続されたソース電極とを含み、
前記ゲート電極の表層部がシリサイド化されて第1シリサイド層が形成されており、
前記ソース領域の表面の領域がシリサイド化されて第2シリサイド層が形成されており、前記複数のコンタクト孔内において、前記第2シリサイド層に前記ソース電極が接しているとともに、前記第2シリサイド層のうち、前記ソース電極と接している領域以外の領域は前記絶縁膜に覆われており、該絶縁膜に覆われている領域の前記第2シリサイド層を通して前記複数のコンタクト孔間が導通している
ことを特徴とする半導体装置。」

2.補正事項の整理
本件補正による補正事項を整理すると次のとおりである。

(1)補正事項1
補正前の請求項1の「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜」を、「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる複数のコンタクト孔を有する絶縁膜」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の請求項1の「前記ソース領域の表面の領域がシリサイド化されて第2シリサイド層が形成されており、前記コンタクト孔内において、前記第2シリサイド層に前記ソース電極が接していること」を、「前記ソース領域の表面の領域がシリサイド化されて第2シリサイド層が形成されており、前記複数のコンタクト孔内において、前記第2シリサイド層に前記ソース電極が接しているとともに、前記第2シリサイド層のうち、前記ソース電極と接している領域以外の領域は前記絶縁膜に覆われており、該絶縁膜に覆われている領域の前記第2シリサイド層を通して前記複数のコンタクト孔間が導通していること」と補正して、補正後の請求項1とすること。

(3)補正事項3
補正前の請求項2の「前記コンタクト孔が、前記ソース領域の長手方向端部に配置されていること」を、「前記複数のコンタクト孔が、前記ソース領域の長手方向端部に配置されているコンタクト孔を含むこと」と補正して、補正後の請求項2とすること。

(4)補正事項4
補正前の請求項3の「前記コンタクト孔が、前記ソース領域の長手方向に間隔を開けて複数個配置されていること」を、「前記複数のコンタクト孔が、前記ソース領域の長手方向に間隔を開けて配置されていること」と補正して、補正後の請求項3とすること。

(5)補正事項5
補正前の請求項7の「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜を形成する工程」を、「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる複数のコンタクト孔を有する絶縁膜を形成する工程」と補正して、補正後の請求項7とすること。

(6)補正事項6
補正前の請求項7の「この絶縁膜上に、前記コンタクト孔内の前記第2シリサイド層を介して前記ソース領域に電気的に接続されるソース電極を形成する工程」を、「この絶縁膜上に、前記複数のコンタクト孔内の前記第2シリサイド層を介して前記ソース領域に電気的に接続されるソース電極を形成する工程」と補正して、補正後の請求項7とすること。

(7)補正事項7
補正前の請求項7の「を含むことを特徴とする」を、「を含み、 前記第2シリサイド層のうち、前記ソース電極と接している領域以外の領域を前記絶縁膜で覆い、該絶縁膜に覆われている領域の前記第2シリサイド層を通して前記複数のコンタクト孔間を導通させることを特徴とする」と補正して、補正後の請求項7とすること。

(8)補正事項8
補正前の明細書の0006段落、0009段落、0010段落、0013段落及び0027段落の記載を補正して、各々補正後の明細書の0006段落、0009段落、0010段落、0013段落及び0027段落とすること。

3.新規事項の追加の有無、及び補正の目的の適否についての検討
(1)補正事項1について
補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した図面を「当初図面」といい、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0016段落並びに当初図面の図1及び3等に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。
また、補正事項1は、補正前の請求項1に係る発明の発明特定事項である「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜」に対して技術的限定を加えるものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。

(2)補正事項2について
補正事項2により補正された部分は、当初明細書の0016及び当初図面の図3等に記載されているものと認められるから、補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項2は、補正前の請求項1に係る発明の発明特定事項である「前記第2シリサイド層」及び「前記ソース電極」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項2は、特許法第17条の2第4項に規定する要件を満たす。

(3)補正事項3について
補正事項3により補正された部分は、当初図面の図1等に記載されているものと認められるから、補正事項3は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項3は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項3は、補正前の請求項2に係る発明の発明特定事項である「前記コンタクト孔」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項3は、特許法第17条の2第4項に規定する要件を満たす。

(4)補正事項4について
補正事項4により補正された部分は、当初図面の図1等に記載されているものと認められるから、補正事項4は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項4は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項4は、補正前の請求項3に係る発明の発明特定事項である「前記コンタクト孔」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項4は、特許法第17条の2第4項に規定する要件を満たす。

(5)補正事項5について
補正事項5により補正された部分は、当初明細書の0026段落並びに当初図面の図1、3及び4等に記載されているものと認められるから、補正事項5は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項5は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項5は、補正前の請求項7に係る発明の発明特定事項である「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜を形成する工程」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項5は、特許法第17条の2第4項に規定する要件を満たす。

(6)補正事項6について
補正事項6により補正された部分は、当初明細書の0016段落及び0025段落並びに当初図面の図1、3及び4等に記載されているものと認められるから、補正事項6は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項6は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項6は、補正前の請求項7に係る発明の発明特定事項である「この絶縁膜上に、前記コンタクト孔内の前記第2シリサイド層を介して前記ソース領域に電気的に接続されるソース電極を形成する工程」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項6は、特許法第17条の2第4項に規定する要件を満たす。

(7)補正事項7について
補正事項7により補正された部分は、当初明細書の0016段落及び0025段落並びに当初図面の図1、3及び4等に記載されているものと認められるから、補正事項7は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項7は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項7は、補正前の請求項7に係る発明の発明特定事項である「前記ソース領域の表面の領域をシリサイド化して第2シリサイド層を形成する工程」及び「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる複数のコンタクト孔を有する絶縁膜を形成する工程」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項7は、特許法第17条の2第4項に規定する要件を満たす。

(8)補正事項8について
補正事項8は、補正事項1?7と整合するように明細書の記載を修正するものであるから、補正事項8が当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
したがって、補正事項8は、特許法第17条の2第3項に規定する要件を満たす。

(9)新規事項の追加の有無、及び補正の目的の適否についてのまとめ
以上検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たす。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。

4.独立特許要件についての検討
(1)補正後の発明
本願の本件補正による補正後の請求項1?8に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?8に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される上記第2.1.の「(補正後)」の箇所に記載したとおりのものであって、再掲すると次のとおりである。

「【請求項1】
半導体基板と、
この半導体基板にストライプ状に形成された複数本のソース領域と、
前記半導体基板上において前記ストライプ状の複数本のソース領域間にストライプ状に形成された複数本のゲート電極と、
前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる複数のコンタクト孔を有する絶縁膜と、
この絶縁膜上に形成され、前記コンタクト孔を介して前記ソース領域に電気的に接続されたソース電極とを含み、
前記ゲート電極の表層部がシリサイド化されて第1シリサイド層が形成されており、
前記ソース領域の表面の領域がシリサイド化されて第2シリサイド層が形成されており、前記複数のコンタクト孔内において、前記第2シリサイド層に前記ソース電極が接しているとともに、前記第2シリサイド層のうち、前記ソース電極と接している領域以外の領域は前記絶縁膜に覆われており、該絶縁膜に覆われている領域の前記第2シリサイド層を通して前記複数のコンタクト孔間が導通している
ことを特徴とする半導体装置。」

(2)引用刊行物に記載された発明
(2-1)本願の出願前に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である米国特許第5844277号明細書(以下「引用例」という。)には、図3?5とともに次の記載がある(ここにおいて、下線は当合議体が付加したものである。)。

a.「1.発明の分野
本発明は、概略的にはプレーナ型パワーMOSFETの構造及び製造方法に関する。特に、本発明は、より低いオン抵抗、コーナー部でのブレークダウンの防止、及び低コストでパワーMOSFETを製造するための簡略化された製造プロセスを実現するための新規かつ改良されたパワーMOSFETの構造及び製造方法に関する。」(明細書1欄3行?10行の訳文)

b.「ゲート配置の新規なトポロジーを有するパワーMOSFETデバイス100の上面図及び断面図の各々のために、図3Aを参照する。単位セル102は、図のように『スクエア・オン・スクエア』構造であり、四角形セル102は、多結晶シリコン層におけるオープンストライプ104により接続されている。MOSFET100のA-A’線に沿った断面図が図3Bに示されている。通常のコアセル102と比較して、それらセル間のポリ層の一部が除去されたオープンストライプ104により接続されるという、コアセル102間の構造的な相違が図3Bに示されている。構造の詳細は、製造方法とともに、以下、図4Aから4Dの中で更に記述されている。ポリゲート配置間のこの新規なタイプのオープンストライプにより、単位セルが四角形、円形、六角形等のいずれであっても、約25%のチャネル抵抗の改善が実現できる。チャネル抵抗の改善は、チャネル幅Wの増大により達成される。パワーMOSFETデバイス100のオン抵抗R_(on)は、チャネル幅Wに反比例し、チャネル長Lに比例する。

R_(on)=k_(1)(L/W)+k_(2) (1)

ここで、k_(1)及びk_(2)は定数である。ポリ層におけるオープンストライプ104により単位セル102を接続することにより、ポリが除去された外縁が増大し、その結果、チャネル長Wが増大する。オープンポリストライプ104の利用により幅Wが増大するので、より低いR_(on)が得られる。」(同4欄27行?54行の訳文)

c.「上記のMOSFETデバイス100を製造するプロセス工程のために、図4Aから4Dを参照されたい。図4Aに示されたように、まず初めに、N+基板105の表面上に0.1から1.0オーム-cmの範囲の抵抗率を有するN-エピタキシャル層110を成長させることにより、製造工程を開始する。基板は、0.001から0.007オーム-cmの抵抗率を有する。エピタキシャル層110の厚さ及び抵抗率は、オン抵抗及びブレークダウン電圧についてのデバイスの要求に依存する。好適な実施形態においては、エピ層110の厚さは約6から8ミクロンである。5,000から10,000Åの範囲の厚さの最初の酸化物層115が成長させられ、次いで、活性領域を定義するためのマスクを被着することによりエッチングされる。図4Bにおいて、ゲート酸化物層120を形成するために、ゲート酸化プロセスがまず実施される。次いで、ポリシリコン層125がゲート酸化物層120上に堆積される。POCL_(3)ドーピングプロセスが実施され、その後、60-80Kevのエネルギーで、8×10^(15)/cm^(2)の流束密度のイオンビームを用いたヒ素(As)注入プロセスが実施される。次いで、ポリゲート125を定義するための異方性エッチングプロセスを実施するために、ポリマスクが被着される。ここにおいて、ポリゲート125は、図3A及び3Bに示されたように、隣接するコアセル102間のポリ層の一部が除去されるオープンストライプ104とともに形成される。次いで、レジストが除去され、p-ボディ領域130に注入するために、30-100Kevで、3×10^(13)から3×10^(14)/cm^(2)の流束密度のイオンビームによるp-ボディ注入が適用される。次いで、p-ボディ領域120の深さを1.0-2.0μに増大させるために、p-ボディ拡散プロセスが、1000°-1200℃の高温で、10分間実施される。次いで、上面を覆うシリサイド層148が形成される。」(同4欄55行?5欄17行の訳文)

d.「図4Cを参照して、N+領域140を形成するためのN+注入を実施するために、N+遮蔽マスク135が被着される。N+注入が、60-100KeVのエネルギー及び5×10^(15)から1×10^(16)/cm^(2)のイオン束密度のイオンビームを用いて実施される。レジスト、すなわちN+遮蔽マスク135が除去された後、N+ソース領域140は、拡散プロセスにより、0.2から1.0μの範囲の所望の接合深さにドライブされる。図4Dを参照して、約5000-15,000Åの厚さの層145を形成するために、BPSG又はPSGが堆積される。BPSGのフロー又はPSGの緻密化プロセスは、900°-950℃で30分から1時間行われる。コンタクト窓を定義するためのエッチングプロセスを行うために、コンタクトマスクが被着される。p+領域160を形成するために、p+イオン注入が、酸化性又は不活性ガス雰囲気の900°-950℃でのp+活性化プロセスにより行われる。金属の堆積、及びソースコンタクト(S)170、ゲートコンタクト(G)180、フィールドプレート(FP)185、及び等電位リング(EQR)190を定義するための金属マスクを用いた金属のエッチングにより、最終的なパワーMOSFETデバイス100が完成される。これらの金属コンタクトは、技術的によく知られており、本発明の主な特徴ではないので、簡潔さと本発明の主な特徴に対してより明確に焦点を当てることを目指し、それらについては特段詳細には記載しない。」(同5欄18行?40行の訳文)

e.「図5は、他の好適な実施の形態を示すものであり、ここにおいて、パワーMOSFETデバイス200は、若干異なるゲート配置の構造を有し、また、ここにおいて、四角形セル202は、隣接するコアセル202間のポリシリコン層の一部が除去されたオープンストライプ204により接続される『スクエア・オン・ヘキサゴン』配列に構成されている。オープンストライプ204が、図示されているように、水平方向に隣接する単位セル202間のみに配置された場合には、オープンストライプが水平方向のみに配置され、垂直方向に配置されていないという事実により、デバイスの速度が影響を受ける可能性がある。」(同5欄41行?51行の訳文)

(2-2)ここにおいて、上記(2-1)e.及び図5に記載された「他の好適な実施の形態」に係る「パワーMOSFETデバイス200」(以下「引用例のパワーMOSFETデバイス」と略記する。)に注目すると、引用例のパワーMOSFETデバイスは、上記(2-1)e.の「図5は、他の好適な実施の形態を示すものであり、ここにおいて、パワーMOSFETデバイス200は、若干異なるゲート配置の構造を有し、・・・」という記載から、ゲートの配置以外は、図3及び4に記載された実施の形態に係る「パワーMOSEFTデバイス100」と同様であることが明らかである。
そして、引用例の上記(2-1)b.の「通常のコアセル102と比較して、それらセル間のポリ層の一部が除去されたオープンストライプ104により接続されるという、コアセル102間の構造的な相違が図3Bに示されている。」という記載、及び同d.の「図4Cを参照して、N+領域140を形成するためのN+注入を実施するために、N+遮蔽マスク135が被着される。N+注入が、60-100KeVのエネルギー及び5×10^(15)から1×10^(16)/cm^(2)のイオン束密度のイオンビームを用いて実施される。レジスト、すなわちN+遮蔽マスク135が除去された後、N+ソース領域140は、拡散プロセスにより、0.2から1.0μの範囲の所望の接合深さにドライブされる。」という記載、並びに図3B、4D及び5の記載等から、引用例のパワーMOSFETデバイスは、「N+基板105」上に「N-エピタキシャル層110」が形成され、当該「N-エピタキシャル層110」に、図5における横方向(以下、単に「横方向」という。)にストライプ状に形成された複数本の「N+ソース領域140」を備える構成となっていることが明らかである。
また、図3及び5の記載を合わせて見れば、引用例のパワーMOSFETデバイスは、「N-エピタキシャル層110」上において、ストライプ状の複数本の「N+ソース領域140」間に、ストライプ状に形成された複数本の「ポリゲート」、すなわち「『ポリシリコン』『ゲート125』」を備えていることも明らかである。

(2-3)上記(2-1)d.の「図4Dを参照して、約5000-15,000Åの厚さの層145を形成するために、BPSG又はPSGが堆積される。・・・コンタクト窓を定義するためのエッチングプロセスを行うために、コンタクトマスクが被着される。p+領域160を形成するために、p+イオン注入が・・・行われる。金属の堆積、及びソースコンタクト(S)170・・・を定義するための金属マスクを用いた金属のエッチングにより、最終的なパワーMOSFETデバイス100が完成される。」という記載、並びに図4D及び5の記載を合わせて見れば、引用例のパワーMOSFETデバイスは、「N+ソース領域140」及び「『ポリシリコン』『ゲート125』」を覆い、「N+ソース領域140」の延在方向に間隔をおいて複数の「コンタクト窓」が設けられた「BPSG又はPSG」の「層145」を備えていること、並びに、「BPSG又はPSG」の「層145」上に形成され、「コンタクト窓」を通じて「N+ソース領域140」と接続する「ソースコンタクト(S)170」を備えていることが明らかである。

(2-4)以上を総合すると、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。

「N+基板105上に形成されたN-エピタキシャル層110と、
前記N-エピタキシャル層110上にストライプ状に形成された複数本のN+ソース領域140と、
前記N-エピタキシャル層110上において、ストライプ状の複数本の前記N+ソース領域140間にストライプ状に形成された複数本のポリシリコンゲート125と、
前記N+ソース領域140及び前記ポリシリコンゲート125を覆い、前記N+ソース領域140の延在方向に間隔をおいて複数のコンタクト窓が設けられたBPSG又はPSGの層145と、
前記層145上に形成され、前記コンタクト窓を通じて前記N+ソース領域140と接続するソースコンタクト(S)170とを備え、
シリサイド層148が形成されている
パワーMOSFETデバイス。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「N+基板105」と、当該「N+基板105」上に形成された「N-エピタキシャル層110」とを合わせたものは、補正発明の「半導体基板」に相当する。

(3-2)引用発明の「前記N-エピタキシャル層110上にストライプ状に形成された複数本のN+ソース領域140」は、補正発明の「この半導体基板にストライプ状に形成された複数本のソース領域」に相当し、引用発明の「前記N-エピタキシャル層110上において、ストライプ状の複数本の前記N+ソース領域140間にストライプ状に形成された複数本のポリシリコンゲート125」は、補正発明の「前記半導体基板上において前記ストライプ状の複数本のソース領域間にストライプ状に形成された複数本のゲート電極」に相当する。

(3-3)引用発明の「コンタクト窓」、「BPSG又はPSGの層145」は、各々補正発明の「コンタクト孔」、「絶縁膜」に相当する。
そして、引用発明の「前記N+ソース領域140の延在方向に間隔をおいて複数のコンタクト窓が設けられた」という構成は、補正発明の「前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる」という構成に相当するから、引用発明の「前記N+ソース領域140及び前記ポリシリコンゲート125を覆い、前記N+ソース領域140の延在方向に間隔をおいて複数のコンタクト窓が設けられたBPSG又はPSGの層145」は、補正発明の「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる複数のコンタクト孔を有する絶縁膜」に相当する。

(3-4)引用発明の「前記層145上に形成され、前記コンタクト窓を通じて前記N+ソース領域140と接続するソースコンタクト(S)170」は、補正発明の「この絶縁膜上に形成され、前記コンタクト孔を介して前記ソース領域に電気的に接続されたソース電極」に相当する。

(3-5)引用発明は、「シリサイド層148」が形成されているから、補正発明と引用発明とは、「シリサイド層が形成されて」いる点で一致する。
また、引用発明の「パワーMOSFETデバイス」が、補正発明の「半導体装置」に相当することは明らかである。

(3-6)以上を総合すると、補正発明と引用発明とは、

「半導体基板と、
この半導体基板にストライプ状に形成された複数本のソース領域と、
前記半導体基板上において前記ストライプ状の複数本のソース領域間にストライプ状に形成された複数本のゲート電極と、
前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる複数のコンタクト孔を有する絶縁膜と、
この絶縁膜上に形成され、前記コンタクト孔を介して前記ソース領域に電気的に接続されたソース電極とを含み、
シリサイド層が形成されている
ことを特徴とする半導体装置。」

である点で一致し、次の点で相違する。

(相違点)
「シリサイド層」についての相違点であって、補正発明は、「前記ゲート電極の表層部がシリサイド化されて第1シリサイド層が形成されており、 前記ソース領域の表面の領域がシリサイド化されて第2シリサイド層が形成されており、前記複数のコンタクト孔内において、前記第2シリサイド層に前記ソース電極が接しているとともに、前記第2シリサイド層のうち、前記ソース電極と接している領域以外の領域は前記絶縁膜に覆われており、該絶縁膜に覆われている領域の前記第2シリサイド層を通して前記複数のコンタクト孔間が導通している」のに対して、引用発明は、引用例の上記(2)(2-1)c.に記載された、「上面を覆うシリサイド層148が形成される」までの各工程、及び引用例の図4B?4Dの記載等を参酌すると、「ポリシリコンゲート125」及び「N+ソース領域140」上に「シリサイド層148」が形成されているのではないかと推測されるものの、引用例の図面が正確ではないこともあり、どの箇所に「シリサイド層148」が形成されているかが明確とはいえない点。

(4)相違点についての当審の判断
(4-1)一般に、パワーMOSFET(パワーMOSFETデバイス)において、ゲートやソース領域の表面にシリサイドを形成することにより、低抵抗化を実現することは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例1及び2にも記載されているように、当業者における周知技術である。

a.周知例1:特開2005-5438号公報
上記周知例1には、図1及び21とともに次の記載がある。

「【0003】
図21に従来のMOSFETの一例の断面図を示す。同図に示すMOSFETはそのゲート構造からプレーナ型と呼ばれている。従来のプレーナ型MOSFETは、そのゲート電極106の材料として、不純物を高濃度にドーピングしたポリシリコンが使用されている。その不純物濃度は約1E19?約1E20cm^(-3)であり、その抵抗率は400?500μΩ・cmである。プレーナ型MOSFETの寄生容量を低減させるためには、ゲート電極の面積を減らす必要があり、通常セルと呼ばれる単位MOSFETのゲートポリシリコンの幅を微細化して対応してきた。しかし、この微細化には、ゲート電極の断面積が小さくなるためにゲート内部抵抗rgが増加するという、いわゆるトレードオフの関係が存在する。
【0004】
このトレードオフを改善する方法として、従来から一般的なIC(Integrated Circuit)などで使用されてきたサリサイド(シリサイド)技術がある。即ち、ゲートポリシリコンの側壁にサイドウオールスペーサと呼ばれる絶縁膜を設け、ゲートポリシリコン電極の表面をチタン(Ti)やコバルト(Co)などの金属とシリコンとの金属化合物を形成して低抵抗化する技術である。この技術によって、微細化による低容量化と低抵抗化とを両立させることができる。しかも、前述したサイドウオールスペーサを使用することにより、隣接するソース領域との短絡を防止しながら、ソース領域の表面にも金属化合物を同時に形成でき、これにより、その配線抵抗をも低減できるというメリットがある。この技術はICではすでに周知の技術であり、パワーMOSFETへの適用によりゲートの低容量と低抵抗化とを両立させることができ、当初の問題を解決できるかのように思える。このようなパワーMOSFETへのサリサイド技術の適用は、例えば特許文献1などで既に開示されている。」
「【0021】
図1は、本発明にかかる半導体装置の第1の実施の形態の要部を示す略示断面図である。同図に示す縦型プレーナ型パワーMOSFET1の特徴は、終端部における耐圧構造にある。以下、パワーMOSFET1の構成について詳述する。
【0022】
パワーMOSFET1は、第1導電型の半導体基板Wと、この半導体基板Wの一方の面に形成されたドレイン電極152と、半導体基板Wの他方側の面の上にエピタキシャル成長などにより第1導電型で形成され、セル部となる領域Rcと終端部となる領域Rtとを有するドリフト層102とを備える。
【0023】
セル部は、ドリフト層102の上にゲート酸化膜104を介してポリシリコンなどの材料から形成されたゲート電極106と、このゲート電極106などをマスクとした、第1導電型とは逆の第2導電型の不純物イオンの注入と熱拡散によって形成されたチャネルベース領域108(以下、セルベース領域108という)と、セルベース領域108の表面層に第2導電型で選択的に形成されたソース領域112と、ソース領域112に挟まれるようにセルベース領域108の表面層に第2導電型で形成された第1の高濃度不純物拡散層110とを含む。ゲート電極106は、サイドウォールスペーサ114によりソース電極132と電気的に絶縁されている。さらに、これらゲート電極106の表面、並びに、高濃度不純物拡散層110の表面およびソース領域112の表面には、金属との化合物である金属シリサイド層116、118がそれぞれ形成されている。金属シリサイド層118は、セル部ソースコンタクトSCcを介してソース電極132に接触している。なお、本実施形態において、金属シリサイド層116は、ゲート電極106の表面からサイドウォールスペーサ114の上面まで延在して形成されている。」

上記記載から、上記周知例1には、パワーMOSFETにおいて、ゲート電極の表面及びソース領域の表面に金属シリサイド層を形成することにより、低抵抗化することが記載されているものと認められる。

b.周知例2:特開2004-179277号公報
上記周知例2には、図1、5及び6とともに次の記載がある。

「【0001】
【発明の属する技術分野】
本発明は、MOS型FET(電界効果トランジスタ)の製造方法に関し、特に大電流、低オン抵抗が要求される用途に好適なトレンチ構造MOS型FETの製造方法に関する。」
「【0009】
【発明の実施の形態】
以下、本発明の実施形態の半導体装置の製造方法について説明する。まず、N^(+)型半導体基板1上にN^(-)型エピタキシャル層2を形成し、P型不純物をイオン注入した後熱処理を行い、P型領域3を形成した半導体基板を用意する。その表面に酸化膜と窒化膜の積層膜からなる絶縁膜12を形成する。その後、トレンチ形成予定領域を開口するようにパターニングする(図1)。
(途中略)
【0012】
半導体基板表面に露出するゲート酸化膜6及び絶縁膜12の一部をエッチング除去し、P型領域3を露出させる。その後、ホトレジストをイオン注入マスクとして使用し、露出するP型領域3にN^(+)型ソース領域4を形成し、その後別のホトレジストをイオン注入マスクとして使用し、P^(+)型ボディ領域5を形成する。その後、CVD法により酸化膜を全面に堆積し、エッチバックすることにより、トレンチ13内のゲート酸化膜6の側壁部にサイドウォール14を形成する(図5)。このサイドウォール14は、後工程シリサイド層を形成する際、ソース領域とゲート電極とを絶縁するためのスペースを確保するために形成される。
【0013】
全面にチタン、タリウム、モリブデン、白金等の高融点金属膜15を堆積し、熱処理を行うことにより、ポリシリコンゲート電極7、N^(+)型ソース領域4及びP^(+)型ボディ領域5表面に高融点金属とシリコンとの化合物のシリサイド層16を形成する(図6)。このシリサイド層16は、ポリシリコンゲート電極7、N^(+)型ソース領域4及びP^(+)型ボディ領域5と比べて低抵抗層となる。」

上記記載から、上記周知例2には、大電流、低オン抵抗が要求される用途に好適なMOS型FET、すなわちパワーMOSFETにおいて、全面に高融点金属膜を堆積し、熱処理を行うことにより、ポリシリコンゲート電極、N^(+)型ソース領域にシリサイド層を形成することにより、低抵抗化することが記載されているものと認められる。

(4-2)一方、引用例には、引用発明を製造するためのプロセスについて、「p-ボディ拡散プロセスが・・・実施される。次いで、上面を覆うシリサイド層148が形成される。」(上記(2)(2-1)c.)という記載があるところ、パワーMOSFETにおいて、素子の性能を向上させるために、各部分の低抵抗化を図ることは、当業者が常に念頭に置いている課題であり、引用例にも、「特に、本発明は、より低いオン抵抗・・・を実現するための新規かつ改良されたパワーMOSFETの構造及び製造方法に関する。」(上記(2)(2-1)a.)と記載されている。
したがって、引用例に記載された「上面を覆うシリサイド層148が形成される」というプロセスが、素子の低抵抗化を図るために行われていることは、当業者であれば直ちに察知し得たことである。
よって、当該「上面を覆うシリサイド層148が形成される」プロセスにおいて、素子の低抵抗化を図るための上記周知技術を勘案して、「シリサイド層148」を、「ポリシリコンゲート125」、及びその後のプロセスで「N+ソース領域140」が形成される箇所の表面に形成すること、すなわち、引用発明において補正発明のように、「前記ゲート電極の表層部がシリサイド化されて第1シリサイド層が形成されており、 前記ソース領域の表面の領域がシリサイド化されて第2シリサイド層が形成され」るようにすることは、当業者であれば当然になし得たことである。

(4-3)そして、引用発明を製造するためのプロセスは、「上面を覆うシリサイド層148」の形成、「N+ソース領域140」の形成、「N+ソース領域140」を覆う「BPSG又はPSG」の「層145」の形成、「層145」の「コンタクト窓」の形成、「ソースコンタクト(S)170」の形成という順序で行われることが、引用例における上記(2)(2-1)c.及びd.の記載から明らかであるから、「上面を覆うシリサイド層148が形成される」プロセスにおいて、「シリサイド層148」を、「ポリシリコンゲート125」、及びその後のプロセスで「N+ソース領域140」が形成される箇所の表面に形成した場合においては、補正発明のように、「前記複数のコンタクト孔内において、前記第2シリサイド層に前記ソース電極が接しているとともに、前記第2シリサイド層のうち、前記ソース電極と接している領域以外の領域は前記絶縁膜に覆われており、該絶縁膜に覆われている領域の前記第2シリサイド層を通して前記複数のコンタクト孔間が導通している」構成となることは、自ずと明らかである。

(4-4)以上検討したとおりであるから、引用発明において、補正発明のように、「前記ゲート電極の表層部がシリサイド化されて第1シリサイド層が形成されており、 前記ソース領域の表面の領域がシリサイド化されて第2シリサイド層が形成されており、前記複数のコンタクト孔内において、前記第2シリサイド層に前記ソース電極が接しているとともに、前記第2シリサイド層のうち、前記ソース電極と接している領域以外の領域は前記絶縁膜に覆われており、該絶縁膜に覆われている領域の前記第2シリサイド層を通して前記複数のコンタクト孔間が導通している」構成とすることは当業者が容易になし得たことである。
したがって、補正発明と引用発明との相違点は、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
よって、補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
以上のとおり、本件補正は、補正後の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成24年5月16日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?8に係る発明は、平成23年12月26日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?8に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。
一方、本願の出願前に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である米国特許第5844277号明細書(引用例)には、上記第2.4.(2)に記載されたとおりの事項及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-02-04 
結審通知日 2013-02-07 
審決日 2013-02-20 
出願番号 特願2005-164301(P2005-164301)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 崎間 伸洋  
特許庁審判長 北島 健次
特許庁審判官 恩田 春香
小野田 誠
発明の名称 半導体装置およびその製造方法  
代理人 稲岡 耕作  
代理人 川崎 実夫  

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