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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1273289 |
| 審判番号 | 不服2011-23827 |
| 総通号数 | 162 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2013-06-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2011-11-04 |
| 確定日 | 2013-04-24 |
| 事件の表示 | 特願2008-509068「半導体装置の製造方法」拒絶査定不服審判事件〔平成18年11月2日国際公開、WO2006/116466、平成20年11月6日国内公表、特表2008-538868〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、2006年4月24日(パリ条約に基づく優先権主張 外国庁受理2005年4月25日、アメリカ合衆国)を国際出願とする出願であって、平成22年2月25日付けの拒絶理由通知に対して同年8月2日に意見書及び手続補正書が提出されたが、平成23年6月30日付けで拒絶査定がなされた。 それに対して、同年11月4日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成24年3月28日付けで審尋がなされ、同年7月31日に回答書が提出された。 第2.補正の却下の決定 【補正の却下の決定の結論】 平成23年11月4日に提出された手続補正書による補正を却下する。 【理由】 1.補正の内容 平成23年11月4日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?6を補正して、補正後の特許請求の範囲の請求項1?5とするものであり、補正前後の請求項1は、各々次のとおりである。 (補正前) 「【請求項1】 ウェハ(402)にシャロー分離トレンチ構造(446)を製造する半導体装置の製造方法(300)であって、 前記ウェハの基板上に多層絶縁-電荷トラッピング-絶縁スタックを形成するステップ(310)と、 ウェハの周辺領域から前記多層絶縁-電荷トラッピング-絶縁スタックを除去するステップ(312)とを備え、それによって前記多層絶縁-電荷トラッピング-絶縁スタックを前記ウェハのコア領域に規定し、さらに、 前記基板の前記周辺領域上にゲート絶縁層を形成するステップ(314)と、 前記コア領域の多層絶縁-電荷トラッピング-絶縁スタックと、前記周辺領域の前記ゲート絶縁物との上に第1のポリシリコン層を形成するステップ(316)と、 分離トレンチを、コア領域の第1のポリシリコン層および多層絶縁-電荷トラッピング-絶縁スタックを貫通して、ならびに周辺領域の第1のポリシリコン層およびゲート絶縁層を貫通して、基板に同時形成するステップ(318)とを備え、それによって前記周辺領域の分離トレンチの開口幅が前記コア領域の分離トレンチの開口幅よりも大きくなるように分離トレンチを規定し、さらに、 前記分離トレンチを絶縁物で充填するステップ(326)と、 第1のポリシリコン層と充填したトレンチとの上に第2のポリシリコン層を形成するステップ(332)とを備える、半導体装置の製造方法。」 (補正後) 「【請求項1】 ウェハ(402)にシャロー分離トレンチ構造(446)を製造する半導体装置の製造方法(300)であって、 前記ウェハの基板上に多層絶縁-電荷トラッピング-絶縁スタックを形成するステップ(310)と、 ウェハの周辺領域から前記多層絶縁-電荷トラッピング-絶縁スタックを除去するステップ(312)とを備え、それによって前記多層絶縁-電荷トラッピング-絶縁スタックを前記ウェハのコア領域に規定し、さらに、 前記基板の前記周辺領域上にゲート絶縁層を形成するステップ(314)と、 前記コア領域の多層絶縁-電荷トラッピング-絶縁スタックと、前記周辺領域の前記ゲート絶縁物との上に第1のポリシリコン層を形成するステップ(316)と、 分離トレンチを、コア領域の第1のポリシリコン層および多層絶縁-電荷トラッピング-絶縁スタックを貫通して、ならびに周辺領域の第1のポリシリコン層およびゲート絶縁層を貫通して、基板に同時形成するステップ(318)とを備え、それによって前記周辺領域の分離トレンチの開口幅が前記コア領域の分離トレンチの開口幅よりも大きくなるように分離トレンチを規定し、さらに、 分離トレンチをコア領域および周辺領域に同時形成した後に、分離トレンチの底部に対応する基板にドーパントイオン種を注入するステップ(370)と、 基板にドーパントイオン種を注入した後に、前記分離トレンチを絶縁物で充填するステップ(326)と、 第1のポリシリコン層と充填したトレンチとの上に第2のポリシリコン層を形成するステップ(332)とを備える、半導体装置の製造方法。」 2.補正事項の整理 本件補正による補正事項を整理すると、次のとおりである。 (1)補正事項1 補正前の請求項1の「さらに、 前記分離トレンチを絶縁物で充填するステップ(326)」を、「さらに、 分離トレンチをコア領域および周辺領域に同時形成した後に、分離トレンチの底部に対応する基板にドーパントイオン種を注入するステップ(370)と、 基板にドーパントイオン種を注入した後に、前記分離トレンチを絶縁物で充填するステップ(326)」と補正して、補正後の請求項1とすること。 (2)補正事項2 補正前の請求項2を削除するとともに、当該削除に伴って、請求項の番号を修正すること。 (3)補正事項3 補正前の請求項3の「請求項2に記載の」を、「請求項1に記載の」と補正して、補正後の請求項2とすること。 (4)補正事項4 補正前の請求項6の「さらに、 前記分離トレンチを絶縁物で充填するステップ」を、「さらに、 分離トレンチを基板に形成した後に、分離トレンチの底部に対応する基板にドーパントイオン種を注入するステップ(370)と、 基板にドーパントイオン種を注入した後に、前記分離トレンチを絶縁物で充填するステップ」と補正して、補正後の請求項5とすること。 3.新規事項の追加の有無及び補正の目的の適否についての検討 (1)補正事項1について 補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0050段落等に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって、補正事項1は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。 また、補正事項1は、補正前の請求項1に係る発明の発明特定事項である「分離トレンチを、コア領域の第1のポリシリコン層および多層絶縁-電荷トラッピング-絶縁スタックを貫通して、ならびに周辺領域の第1のポリシリコン層およびゲート絶縁層を貫通して、基板に同時形成するステップ(318)」及び「前記分離トレンチを絶縁物で充填するステップ(326)」について技術的に限定を加えるものであるから、当該補正事項1は、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。 (2)補正事項2について 補正事項2は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするもの該当する。 したがって、補正事項2は、特許法第17条の2第4項に規定する要件を満たす。 また、補正事項2が、特許法第17条の2第3項に規定する要件を満たすことは明らかである。 (3)補正事項3について 補正事項3により補正された補正後の請求項2の内容は、補正前の請求項3の内容と実質的に同じであるから、補正事項3は、実質的なものではない。 (4)補正事項4について 補正事項4により補正された部分は、当初明細書の0050段落等に記載されているものと認められるから、補正事項4は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって、補正事項4は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。 また、補正事項4は、補正前の請求項6に係る発明の発明特定事項である「分離トレンチを、前記周辺領域の前記第1のポリシリコン層およびゲート絶縁層を貫通して前記基板に形成するステップ」及び「前記分離トレンチを絶縁物で充填するステップ」について技術的に限定を加えるものであるから、当該補正事項4は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって、補正事項4は、特許法第17条の2第4項に規定する要件を満たす。 (5)新規事項の追加の有無及び補正の目的の適否についてのまとめ 以上のとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たす。 そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。 4.独立特許要件についての検討 (1)補正後の発明 本願の本件補正による補正後の請求項1?5に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?5に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものであり、再掲すると次のとおりである。 「【請求項1】 ウェハ(402)にシャロー分離トレンチ構造(446)を製造する半導体装置の製造方法(300)であって、 前記ウェハの基板上に多層絶縁-電荷トラッピング-絶縁スタックを形成するステップ(310)と、 ウェハの周辺領域から前記多層絶縁-電荷トラッピング-絶縁スタックを除去するステップ(312)とを備え、それによって前記多層絶縁-電荷トラッピング-絶縁スタックを前記ウェハのコア領域に規定し、さらに、 前記基板の前記周辺領域上にゲート絶縁層を形成するステップ(314)と、 前記コア領域の多層絶縁-電荷トラッピング-絶縁スタックと、前記周辺領域の前記ゲート絶縁物との上に第1のポリシリコン層を形成するステップ(316)と、 分離トレンチを、コア領域の第1のポリシリコン層および多層絶縁-電荷トラッピング-絶縁スタックを貫通して、ならびに周辺領域の第1のポリシリコン層およびゲート絶縁層を貫通して、基板に同時形成するステップ(318)とを備え、それによって前記周辺領域の分離トレンチの開口幅が前記コア領域の分離トレンチの開口幅よりも大きくなるように分離トレンチを規定し、さらに、 分離トレンチをコア領域および周辺領域に同時形成した後に、分離トレンチの底部に対応する基板にドーパントイオン種を注入するステップ(370)と、 基板にドーパントイオン種を注入した後に、前記分離トレンチを絶縁物で充填するステップ(326)と、 第1のポリシリコン層と充填したトレンチとの上に第2のポリシリコン層を形成するステップ(332)とを備える、半導体装置の製造方法。」 (2)引用刊行物に記載された発明 (2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2004-247633号公報(以下「引用例」という。)には、図1、2及び52?67とともに、次の記載がある(ここにおいて、下線は当合議体が付加したものである。以下同じ。)。 a.「【0001】 【発明の属する技術分野】 本発明は、不揮発性半導体記憶装置の構造と製法に関し、特に、マイクロコンピュータに代表される論理演算機能を有する半導体装置と同一基板上に搭載する不揮発性半導体記憶装置の製造技術に関わるものである。 【0002】 【従来の技術】 半導体不揮発性メモリセルを論理用半導体装置と同一のシリコン基板上に混載することで、高機能の半導体装置を実現することが可能になる。それらは、組み込み型マイクロコンピュータとして、産業用機械、家電品、自動車搭載装置などに広く用いられている。混載された不揮発性メモリには、そのマイクロコンピュータが必要とするプログラムを格納しておき、随時、読み出して使用するのが一般的である。 論理用半導体装置と混載する不揮発性メモリとして、選択用MOS型トランジスタと記憶用MOS型トランジスタからなるスプリットゲート型セルが挙げられる。この方式は、メモリを制御する周辺回路の面積が小さくて済むために、混載用途では主流となっている。」 b.「【0010】 【発明の実施の形態】 図1及び図2は、本発明の製造方法を適用する際の前提となる、半導体不揮発性メモリセルの1例である。これらは、情報記憶のためにトラップ膜を用いることを特徴としている。動作方式として、ソースサイド・インジェクションと呼ばれるホットエレクトロン注入、及びメモリゲートに電圧を印加することで生じる電界を利用したトンネル消去を用いることが出来る。尚、図中の文字表示のない斜線部は酸化物層を示す。それぞれ、動作時の電圧印加法も表1及び表2に記した。表1は図1の装置、表2は図2の装置に関するものである。以降、本発明の実施形態である製造工程を説明するに当たり、図1または図2の構造を用いる。 【0011】 (表略) 具体的な実施の諸形態を説明するに先立って、図面で用いる主な符号を説明しておく。これらは、便宜的に用いた符号である。これらの符号は、以下に示す諸実施の形態において同様である。 (1)主な構成部材或いは部位に関する符号 PSUB:P型シリコン基板、PADOX:熱酸化膜、PADSINシリコン窒化膜 (2)半導体集積回路の各素子領域に関する符号 LVPMOS:論理用PチャネルMOS型トランジスタ形成領域 LVNMOS:論理用NチャネルMOS型トランジスタ形成領域 HVPMOS:不揮発性情報書換え用の高耐圧用PチャネルMOS型トランジスタ形成領域 HVNMOS:不揮発性情報書換え用の高耐圧用NチャネルMOS型トランジスタ形成領域 CAP:静電容量形成領域 CELL:不揮発性記憶素子形成領域 LNWL:LVPMOS用N型ウェル LPWL:LVNMOS用P型ウェル HNWL:HVPMOS用N型ウェル HPWL:HVNMOS用P型ウェル MPWL:CELL用P型ウェル」 c.「【0072】 ＜実施の形態4＞ 図52から図67を用いて、第4の実施形態を説明する。この実施形態は、トラップ膜を被着した後に、浅溝素子分離構造を形成する方法であり、且つ記憶用MOS型トランジスタを、メモリセル選択用MOS型トランジスタより先に形成するものである。説明文中で、適宜、数値を開示するが、これらは一例であり、本発明を特に限定するものではない。 【0073】 図52を説明する。P型シリコン基板(PSUB)表面に、熱酸化膜(PREOX)を形成する。ここでの厚さは20ナノメートルとするが、本発明の実施に当たっては、この数値に限定するものではない。熱酸化膜(PREOX)を通じて、PチャネルMOS型トランジスタ(LVPMOS)、NチャネルMOS型トランジスタ(LVNMOS)、高耐圧用PチャネルMOS型トランジスタ(HVPMOS)、高耐圧用NチャネルMOS型トランジスタ(HVNMOS)、静電容量形成領域(CAP)、不揮発性記憶素子形成領域(CELL)に対応したウェルLNWL、LPWL、HNWL、HPWL、NISO、MPWLを、イオン打込みで形成する。これらの記号が示す意味は、第1の実施形態で説明したものと同一である。 【0074】 図53は、図52に続く工程である。ここでMEを形成する(ウエル形成時の熱処理後、PREOX除去前にMEは形成される)、熱酸化膜(PREOX)をフッ酸で全て除去した後、熱酸化膜(BOTOX)を形成する。その膜厚は1.5ナノメートルとする。その直上に、トラップ膜(MSIN)を堆積する。その膜厚は10ナノメートルとする。更に、トラップ膜(MSIN)の直上に、酸化膜(TOPOX)を堆積する。その膜厚は5ナノメートルとする。」 d.「【0075】 図54は、図53に続く工程である。フォトリソグラフィ技術とウェットエッチングを用いて、不揮発性記憶素子形成領域(CELL)以外の酸化膜(TOPOX)、トラップ膜(MSIN)、熱酸化膜(BOTOX)を選択的に除去する。高耐圧用PチャネルMOS型トランジスタ(HVPMOS)のしきい値調整用の不純物層HPE及び高耐圧用NチャネルMOS型トランジスタ(HVNMOS)のしきい値調整用の不純物層(HNE)をイオン打込みで形成する。その後、露出したシリコン基板表面に、膜厚20ナノメートルの熱酸化膜(HVOX)を形成する。領域(CELL)には、熱酸化を防ぐシリコン窒化膜(MSIN)があるため、熱酸化膜(BOTOX)の膜厚が増加する事は無い。 【0076】 図55は、図54に続く工程である。既知の手法を用いて、PチャネルMOS型トランジスタ(LVPMOS)及びNチャネルMOS型トランジスタ(LVNMOS)を形成する領域から、熱酸化膜(HVOX)を選択的に除去する。PチャネルMOS型トランジスタ(LVPMOS)のしきい値調整用の不純物層(LPE)、及びNチャネルMOS型トランジスタ(LVNMOS)のしきい値調整用の不純物層(LNE)を、イオン打込みで形成する。熱処理を施した後に熱酸化を行い、PチャネルMOS型トランジスタ(LVPMOS)及びNチャネルMOS型トランジスタ(LVNMOS)を形成する領域に、熱酸化膜(LVOX)を形成する。その後、全面にノンドープのポリシリコン(POLY1)を堆積する。その膜厚は30ナノメートルとする。その直上に、研磨量調整用のシリコン窒化膜(SGISIN)を堆積する。その膜厚は30ナノメートルとする。研磨を高精度に制御する事が可能な場合、研磨量調整用のシリコン窒化膜(SGISIN)は無くても構わない。 【0077】 図56は、図55に続く工程である。フォトリソグラフィー技術とドライエッチングを用いて、素子分離用の浅溝1を開口する。その後、全面にシリコン酸化膜(SGIOX)を堆積して、開口した浅溝1を全て充填する。 【0078】 図57は、図56に続く工程である。化学的機械研磨法を用いて、シリコン基板上に存在するシリコン窒化膜(SGISIN)が露出するまで、シリコン酸化膜(SGIOX)を除去する。図60の説明で示した、シリコン窒化膜(SGISIN)が無い場合には、ノンドープのポリシリコン(POLY1)が露出するまでシリコン酸化膜(SGIOX)を除去することとする。削り過ぎて、熱酸化膜LVOXやHVOXが露出してはならない。 【0079】 図58は、図57に続く工程である。残ったシリコン窒化膜(SGISIN)を熱リン酸で除去すると、その直下のポリシリコン(POLY1)が露出する。このポリシリコン(POLY1)は、将来、ゲート電極の構成要素になるので、研磨の際に、熱酸化膜HVOXやLVOXが見えるまでに除去してはならない。シリコン窒化膜(SGISIN)を熱リン酸で除去し、フッ酸洗浄を行った後、全面にノンドープのポリシリコン層(POLY2)を堆積する。この2つのポリシリコン層を合わせてゲート電極に供するため、ポリシリコン層POLY1とPOLY2は電気的に接触している必要がある。ポリシリコン層(POLY2)の堆積前にフッ酸洗浄を行うのは、表面に形成された自然酸化膜を除去して、電気的接触を高めるためである。ポリシリコン層(POLY2)の堆積後、その直上に、シリコン酸化膜(MGCAPOX)を堆積する。シリコン酸化膜(MGCAPOX)の膜厚は30ナノメートルとする。フォトリソグラフィ技術により、領域CELL以外に、フォトレジスト(RESNMG)を残す。これをマスクにして、不揮発性記憶素子形成領域(CELL)にあるPOLY1及びPOLY2のポリシリコン積層膜中に、リンイオンを打込んで、それらをN型ポリシリコンにする。」 (2-2)引用例においては、「HVNMOS」等の各トランジスタに関連する記号が、トランジスタ自体、及びトランジスタが形成される領域の両方の意味で用いられているとともに、トランジスタの呼び名についても色々な名称が用いられていて紛らわしいので、以下においては、0011段落に記載された定義に従って統一的に記述することにする。 0072段落以降に説明されている「実施の形態4」に注目すると、図56から、当該「実施の形態4」においては、「素子分離用の浅溝1」は、少なくとも、「不揮発性記憶素子形成領域(CELL)」内、「不揮発性記憶素子形成領域(CELL)」と「不揮発性情報書換え用の高耐圧用NチャネルMOS型トランジスタ形成領域(HVNMOS)」間、「不揮発性情報書換え用の高耐圧用NチャネルMOS型トランジスタ形成領域(HVNMOS)」と「不揮発性情報書換え用の高耐圧用PチャネルMOS型トランジスタ形成領域(HVPMOS)」間、「不揮発性情報書換え用の高耐圧用PチャネルMOS型トランジスタ形成領域(HVPMOS)」と「論理用NチャネルMOS型トランジスタ形成領域(LVNMOS)」間及び「論理用NチャネルMOS型トランジスタ形成領域(LVNMOS)」と「論理用PチャネルMOS型トランジスタ形成領域(LVPMOS)」間に形成されていることが見て取れる。 (2-3)したがって、引用例には、次の発明(以下「引用発明」という。)が記載されているものと認められる。 「P型シリコン基板(PSUB)表面に、熱酸化膜(BOTOX)を形成し、前記熱酸化膜(BOTOX)の直上に、トラップ膜(MSIN)を堆積し、前記トラップ膜(MSIN)の直上に、酸化膜(TOPOX)を堆積する工程と、 不揮発性記憶素子形成領域(CELL)以外の前記酸化膜(TOPOX)、前記トラップ膜(MSIN)及び前記熱酸化膜(BOTOX)を選択的に除去する工程と、 不揮発性情報書換え用の高耐圧用PチャネルMOS型トランジスタ形成領域(HVPMOS)及び不揮発性情報書換え用の高耐圧用NチャネルMOS型トランジスタ形成領域(HVNMOS)の露出した前記P型シリコン基板(PSUB)表面に、熱酸化膜(HVOX)を形成する工程と、 論理用PチャネルMOS型トランジスタ形成領域(LVPMOS)及び論理用NチャネルMOS型トランジスタ形成領域(LVNMOS)の前記P型シリコン基板(PSUB)表面に、熱酸化膜(LVOX)を形成する工程と、 全面にノンドープのポリシリコン(POLY1)を堆積する工程と、 フォトリソグラフィー技術とドライエッチングを用いて、少なくとも、前記不揮発性記憶素子形成領域(CELL)内、前記不揮発性記憶素子形成領域(CELL)と前記不揮発性情報書換え用の高耐圧用NチャネルMOS型トランジスタ形成領域(HVNMOS)間、前記不揮発性情報書換え用の高耐圧用NチャネルMOS型トランジスタ形成領域(HVNMOS)と前記不揮発性情報書換え用の高耐圧用PチャネルMOS型トランジスタ形成領域(HVPMOS)間、前記不揮発性情報書換え用の高耐圧用PチャネルMOS型トランジスタ形成領域(HVPMOS)と前記論理用NチャネルMOS型トランジスタ形成領域(LVNMOS)間及び前記論理用NチャネルMOS型トランジスタ形成領域(LVNMOS)と前記論理用PチャネルMOS型トランジスタ形成領域(LVPMOS)間に、素子分離用の浅溝1を開口する工程と、 全面にシリコン酸化膜(SGIOX)を堆積して、開口した前記浅溝1を全て充填する工程と、 化学的機械的研磨法を用いて、前記ノンドープのポリシリコン(POLY1)が露出するまで前記シリコン酸化膜(SGIOX)を除去する工程と、 全面にノンドープのポリシリコン層(POLY2)を堆積する工程と、 を備える不揮発性半導体記憶装置の製造方法。」 (3)補正発明と引用発明との対比 (3-1)引用発明の「P型シリコン基板(PSUB)」は、補正発明の「ウェハ(402)」に相当する。 また、引用発明の「全面にシリコン酸化膜(SGIOX)を堆積して、開口した前記浅溝1を全て充填する工程と、 化学的機械的研磨法を用いて、前記ノンドープのポリシリコン(POLY1)が露出するまで前記シリコン酸化膜(SGIOX)を除去する工程」によってできる構造は、補正発明の「シャロー分離トレンチ構造(446)」に相当する。 したがって、補正発明と引用発明とは、「ウェハ(402)にシャロー分離トレンチ構造(446)を製造する半導体装置の製造方法(300)」である点で一致する。 (3-2)引用発明の「熱酸化膜(BOTOX)を形成し、前記熱酸化膜(BOTOX)の直上に、トラップ膜(MSIN)を堆積し、前記トラップ膜(MSIN)の直上に、酸化膜(TOPOX)を堆積する工程」によって得られる積層膜は、補正発明の「多層絶縁-電荷トラッピング-絶縁スタック」に相当するから、引用発明の「P型シリコン基板(PSUB)表面に、熱酸化膜(BOTOX)を形成し、前記熱酸化膜(BOTOX)の直上に、トラップ膜(MSIN)を堆積し、前記トラップ膜(MSIN)の直上に、酸化膜(TOPOX)を堆積する工程」は、補正発明の「前記ウェハの基板上に多層絶縁-電荷トラッピング-絶縁スタックを形成するステップ(310)」に相当する。 (3-3)引用発明の「不揮発性記憶素子形成領域(CELL)」は、補正発明の「ウェハのコア領域」に相当する。 また、引用発明の「不揮発性記憶素子形成領域(CELL)以外」の領域、すなわち、「不揮発性情報書換え用の高耐圧用PチャネルMOS型トランジスタ形成領域(HVPMOS)」、「不揮発性情報書換え用の高耐圧用NチャネルMOS型トランジスタ形成領域(HVNMOS)」、「論理用PチャネルMOS型トランジスタ形成領域(LVPMOS)」及び「論理用NチャネルMOS型トランジスタ形成領域(LVNMOS)」は、補正発明の「ウェハの周辺領域」に相当する。 したがって、引用発明の「不揮発性記憶素子形成領域(CELL)以外の前記酸化膜(TOPOX)、前記トラップ膜(MSIN)及び前記熱酸化膜(BOTOX)を選択的に除去する工程」は、補正発明の「ウェハの周辺領域から前記多層絶縁-電荷トラッピング-絶縁スタックを除去するステップ(312)とを備え、それによって前記多層絶縁-電荷トラッピング-絶縁スタックを前記ウェハのコア領域に規定」することに相当する。 (3-4)引用発明の「不揮発性情報書換え用の高耐圧用PチャネルMOS型トランジスタ形成領域(HVPMOS)及び不揮発性情報書換え用の高耐圧用NチャネルMOS型トランジスタ形成領域(HVNMOS)の露出した前記P型シリコン基板(PSUB)表面に、熱酸化膜(HVOX)を形成する工程」及び「論理用PチャネルMOS型トランジスタ形成領域(LVPMOS)及び論理用NチャネルMOS型トランジスタ形成領域(LVNMOS)の前記P型シリコン基板(PSUB)表面に、熱酸化膜(LVOX)を形成する工程」は、補正発明の「前記基板の前記周辺領域上にゲート絶縁層を形成するステップ(314)」に相当する。 (3-5)引用発明の「全面にノンドープのポリシリコン(POLY1)を堆積する工程」は、補正発明の「前記コア領域の多層絶縁-電荷トラッピング-絶縁スタックと、前記周辺領域の前記ゲート絶縁物との上に第1のポリシリコン層を形成するステップ(316)」に相当する。 (3-6)引用発明の「素子分離用の浅溝1」は、補正発明の「分離トレンチ」に相当する。 そして、引用例の「素子分離用の浅溝1」が、「ノンドープのポリシリコン(POLY1)」、並びに「熱酸化膜(BOTOX)」、「トラップ膜(MSIN)」及び「酸化膜(TOPOX)」からなる積層膜、並びに「熱酸化膜(HVOX)」及び「熱酸化膜(LVOX)」を貫通して形成されていることは、そのようにしなければ支障なく素子の分離が行えないことからも、また、引用例の図55の記載等からも明らかである。 したがって、引用発明の「『フォトリソグラフィー技術とドライエッチングを用いて、少なくとも、前記不揮発性記憶素子形成領域(CELL)内』、『前記不揮発性情報書換え用の高耐圧用NチャネルMOS型トランジスタ形成領域(HVNMOS)と前記不揮発性情報書換え用の高耐圧用PチャネルMOS型トランジスタ形成領域(HVPMOS)間、前記不揮発性情報書換え用の高耐圧用PチャネルMOS型トランジスタ形成領域(HVPMOS)と前記論理用NチャネルMOS型トランジスタ形成領域(LVNMOS)間及び前記論理用NチャネルMOS型トランジスタ形成領域(LVNMOS)と前記論理用PチャネルMOS型トランジスタ形成領域(LVPMOS)間に、素子分離用の浅溝1を開口する工程』」は、補正発明の「分離トレンチを、コア領域の第1のポリシリコン層および多層絶縁-電荷トラッピング-絶縁スタックを貫通して、ならびに周辺領域の第1のポリシリコン層およびゲート絶縁層を貫通して、基板に同時形成するステップ(318)」に相当する。 (3-7)引用発明の「全面にシリコン酸化膜(SGIOX)を堆積して、開口した前記浅溝1を全て充填する工程と、 化学的機械的研磨法を用いて、前記ノンドープのポリシリコン(POLY1)が露出するまで前記シリコン酸化膜(SGIOX)を除去する工程」は、補正発明の「前記分離トレンチを絶縁物で充填するステップ(326)」に相当する。 (3-8)引用発明の「全面にノンドープのポリシリコン層(POLY2)を堆積する工程」は、補正発明の「第1のポリシリコン層と充填したトレンチとの上に第2のポリシリコン層を形成するステップ(332)」に相当する。 (3-9)以上を総合すると、補正発明と引用発明とは、 「ウェハ(402)にシャロー分離トレンチ構造(446)を製造する半導体装置の製造方法(300)であって、 前記ウェハの基板上に多層絶縁-電荷トラッピング-絶縁スタックを形成するステップ(310)と、 ウェハの周辺領域から前記多層絶縁-電荷トラッピング-絶縁スタックを除去するステップ(312)とを備え、それによって前記多層絶縁-電荷トラッピング-絶縁スタックを前記ウェハのコア領域に規定し、さらに、 前記基板の前記周辺領域上にゲート絶縁層を形成するステップ(314)と、 前記コア領域の多層絶縁-電荷トラッピング-絶縁スタックと、前記周辺領域の前記ゲート絶縁物との上に第1のポリシリコン層を形成するステップ(316)と、 分離トレンチを、コア領域の第1のポリシリコン層および多層絶縁-電荷トラッピング-絶縁スタックを貫通して、ならびに周辺領域の第1のポリシリコン層およびゲート絶縁層を貫通して、基板に同時形成するステップ(318)とを備え、さらに、 前記分離トレンチを絶縁物で充填するステップ(326)と、 第1のポリシリコン層と充填したトレンチとの上に第2のポリシリコン層を形成するステップ(332)とを備える、半導体装置の製造方法。」 である点で一致し、次の点で相違する。 (相違点1) 補正発明は、「前記周辺領域の分離トレンチの開口幅が前記コア領域の分離トレンチの開口幅よりも大きくなるように分離トレンチを規定」しているのに対して、引用発明は、補正発明の「分離トレンチ」に相当する「素子分離用の浅溝1」について、そのような特定がなされていない点。 (相違点2) 補正発明は、「分離トレンチをコア領域および周辺領域に同時形成した後に、分離トレンチの底部に対応する基板にドーパントイオン種を注入するステップ(370)」を備え、「前記分離トレンチを絶縁物で充填するステップ(326)」を、「基板にドーパントイオン種を注入した後に」行っているのに対して、引用発明は、そのような工程を備えていない点。 (4)相違点についての当審の判断 (4-1)相違点1について (4-1-1)引用例の図56?58には、各々6個の「素子分離用の浅溝1」が記載されているが、これらの図を参照すると、「不揮発性情報書換え用の高耐圧用NチャネルMOS型トランジスタ形成領域(HVNMOS)」と「不揮発性情報書換え用の高耐圧用PチャネルMOS型トランジスタ形成領域(HVPMOS)」間、「不揮発性情報書換え用の高耐圧用PチャネルMOS型トランジスタ形成領域(HVPMOS)」と「論理用NチャネルMOS型トランジスタ形成領域(LVNMOS)」間及び「論理用NチャネルMOS型トランジスタ形成領域(LVNMOS)」と「論理用PチャネルMOS型トランジスタ形成領域(LVPMOS)」間に設けられている「素子分離用の浅溝1」の開口幅の方が、「不揮発性記憶素子形成領域(CELL)」内に設けられている「素子分離用の浅溝1」の開口幅よりも明らかに大きいことが見て取れるから、引用発明においても、補正発明のように、「前記周辺領域の分離トレンチの開口幅が前記コア領域の分離トレンチの開口幅よりも大きくなるように分離トレンチを規定」しているものと認められる。 したがって、相違点1は存在しない。 (4-1-2)相違点1については以上のとおりであるが、仮に、引用発明が、補正発明のように、「前記周辺領域の分離トレンチの開口幅が前記コア領域の分離トレンチの開口幅よりも大きくなるように分離トレンチを規定」しているとまではいえず、相違点1が存在する場合についても予備的に検討する。 一般に、半導体集積回路装置において、高い集積度を得るために、メモリセルが形成される領域の分離トレンチの開口幅を、他の領域の分離トレンチの開口幅よりも小さくすることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例1及び2にも記載されているように、当業者における周知技術である。 a.周知例1:特開2000-12678号公報 上記周知例1には、図10とともに次の記載がある。 「【0006】一般に、メモリ回路領域では集積度を上げるため、素子の存在する活性領域のみならずトレンチの領域も小さく製作されなければならない。よって、ロジック回路領域でのトレンチよりもメモリ回路領域でのトレンチの方が、幅が狭く形成される。図10は、トランジスタを省略してトレンチのみを示した端面図であり、ロジック回路領域5に形成されたトレンチ200よりもメモリ回路領域4に形成されたトレンチ2の方が、幅が狭い。」 上記記載及び図10の記載から、上記周知例1には、半導体集積回路装置において、メモリセルが形成される領域(メモリ回路領域4)の分離トレンチの開口幅を、他の領域(ロジック経路領域5)の分離トレンチの開口幅よりも小さくすることが記載されているものと認められる。 b.周知例2:特開2000-323564号公報 上記周知例2には、図4とともに、次の記載がある。 「【0002】 【従来の技術】フラッシュメモリ等の半導体装置が微細化するに伴い、半導体装置内に形成されている多数のトランジスタ素子間を電気的に分離する必要がある。この電気的分離方法として、従来より素子間分離領域の半導体基板表面を選択的に酸化するLOCOS(Lｏcal Oｘidaｔiｏn ｏf Silicｏn)技術が採用されてきた。 (途中略) 【0004】そこで、素子間分離領域の占有面積を縮小するために、半導体基板に素子分離溝(トレンチ)を形成し、この素子分離溝内にシリコン酸化膜などの誘電体材料を埋め込むトレンチアイソレーション技術が注目されるようになった。 【0005】ここで、このトレンチアイソレーション技術を使用して、半導体装置(フラッシュメモリ)を製造するための従来の製造方法を図4(a)?(c)を用いて説明する。 (途中略) 【0011】このようにして作成した半導体装置では,メモリセル領域52内に形成された分離幅の狭い第1の素子分離溝62と、周辺回路領域54内に形成された分離幅の広い第2素子分離溝64との間で、溝の深さが同じになっている。」 上記記載及び図4の記載から、上記周知例2には、フラッシュメモリにおいて、メモリセルが形成される領域(メモリセル領域52)の分離トレンチの開口幅を、他の領域(周辺回路領域54)の分離トレンチの開口幅よりも小さくすることが記載されているものと認められる。 (4-1-3)そして、高い集積度を得るということは、メモリをはじめとする半導体集積回路装置の技術分野における不断の技術課題ともいえるものであるから、引用発明に接した当業者であれば、高い集積度を得るために、上記周知技術を適用して、「不揮発性記憶素子形成領域(CELL)」内に設けられている「素子分離用の浅溝1」の開口幅を、「不揮発性情報書換え用の高耐圧用NチャネルMOS型トランジスタ形成領域(HVNMOS)」と「不揮発性情報書換え用の高耐圧用PチャネルMOS型トランジスタ形成領域(HVPMOS)」間、「不揮発性情報書換え用の高耐圧用PチャネルMOS型トランジスタ形成領域(HVPMOS)」と「論理用NチャネルMOS型トランジスタ形成領域(LVNMOS)」間及び「論理用NチャネルMOS型トランジスタ形成領域(LVNMOS)」と「論理用PチャネルMOS型トランジスタ形成領域(LVPMOS)」間に設けられている「素子分離用の浅溝1」の開口幅よりも小さくすること、すなわち、補正発明のように、「前記周辺領域の分離トレンチの開口幅が前記コア領域の分離トレンチの開口幅よりも大きくなるように分離トレンチを規定」する構成とすることは、適宜なし得たことである。 したがって、仮に相違点1が存在する場合であっても、当該相違点1は、当業者が適宜なし得た範囲に含まれる程度のものである。 (4-2)相違点2について (4-2-1)一般に、半導体集積回路装置の製造方法において、分離部分におけるリークを少なくして分離を良好に行うために、トレンチを形成した後に不純物イオン(ドーパントイオン種)を注入し、その後、当該トレンチを絶縁物で充填することは、例えば、本願の優先権主張に日前に日本国内において頒布された刊行物である下記周知例3及び4にも記載されているように、当業者における周知技術である。 a.周知例3:特開2003-338566号公報 上記周知例3には、図3?8とともに次の記載がある。 「【0043】次に、上述のように構成された第1の実施形態に係るNOR型フラッシュメモリを製造する方法について説明する。図3乃至図8は、本発明の第1の実施形態に係るNOR型フラッシュメモリを製造する方法を工程順に示す断面図である。 (途中略) 【0049】その後、周辺領域を覆いフラッシュメモリセル部のみを露出させるレジスト膜(図示せず)を形成し、このレジスト膜をマスクとしてエッチングを行う。フラッシュメモリセル部内においては、シリコン窒化膜22、シリコン酸化膜5及びサイドウォール8もマスクとして機能するため、これらに覆われていない半導体基板1のみがエッチングされる。この結果、図8に示すように、溝21が形成される。更に、レジスト膜、シリコン窒化膜22、シリコン酸化膜5及びサイドウォール8をマスクとしてボロンイオンを溝21の底部にイオン注入することにより、チャネルストップ拡散層7を形成する。このときのドーズ量は、例えば5×10^(12)乃至1×10^(13)cm^(-2)程度であり、加速電圧は、例えば20乃至40keVであり、傾斜角度(入射角度)は、例えば0°である。その後、レジスト膜を除去し、例えばCVD法により層間絶縁膜9を全面に形成し、更に、配線(図示せず)の形成等を行う。このようにして、第1の実施形態に係るNOR型フラッシュメモリを製造することができる。」 上記記載及び図8の記載から、上記周知例3には、NOR型フラッシュメモリの製造方法において、トレンチ(溝21)を形成した後に不純物イオン(ボロンイオン)を注入し、その後、当該トレンチを絶縁物(層間絶縁膜9)で充填することが記載されているものと認められる。 b.周知例4:特開2004-87843号公報 上記周知例4には、図2?10とともに次の記載がある。 「【発明の属する技術分野】 本発明は、半導体装置に関するもので、例えば、NAND型EEPROM(電気的消去、書き込み可能な半導体メモリ)に適用される。」 「【0051】 図2乃至図10は、本発明の第1実施の形態に関わるNAND型フラッシュメモリの製造方法の一例を示している。 (途中略) 【0055】 次に、図4に示すように、RIE(Reacｔiｖe Iｏn Eｔching)法などのドライエッチング法を用いて、レジスト膜15をマスクに、多結晶シリコン膜14、酸化シリコン膜12,13及びシリコン基板11を、順次、エッチングする。その結果、多結晶シリコン膜14には、フローティングゲート電極を形成するために必要なスリットが形成される。 【0056】 また、このエッチングにより、シリコン基板11内には、トレンチ16A,16Bが形成される。 (途中略) 【0060】 この後、イオン注入法を用いて、レジスト膜15をマスクに、トレンチ16A,16Bの底部のシリコン基板11内に、反転防止層(例えば、ｐ型不純物領域)17を形成する。また、アッシャー及びレジスト剥離液を用いて、レジスト膜15を剥離する。 【0061】 次に、図5に示すように、プラズマCVD法を用いて、トレンチ16A,16Bを完全に満たす酸化シリコン膜18を形成する。この後、CMP(Chemical Mechanical Pｏliｓhing)法を用いて、酸化シリコン膜18を研磨する。」 上記記載並びに図4及び5の記載から、上記周知例4には、NAND型フラッシュメモリの製造方法において、トレンチトレンチ16A,16Bを形成した後に不純物イオン(ｐ型不純物)を注入し、その後、当該トレンチ16A,16Bを絶縁物酸化シリコン膜18で充填することが記載されているものと認められる。 (4-2-2)そして、シャロー分離トレンチ構造を含めた素子分離構造を形成するに際して、分離部分におけるリークを少なくして分離を良好に行なうことは、当業者が当然に念頭に置いている技術課題であるから、引用発明に接した当業者であれば、分離部分におけるリークを少なくして分離を良好に行なうために、「素子分離用の浅溝1を開口する工程」の後に不純物イオンを注入し、その後、「全面にシリコン酸化膜(SGIOX)を堆積して、開口した前記浅溝1を全て充填する工程」を実行すること、すなわち、補正発明のように、「分離トレンチをコア領域および周辺領域に同時形成した後に、分離トレンチの底部に対応する基板にドーパントイオン種を注入するステップ(370)」を備え、「前記分離トレンチを絶縁物で充填するステップ(326)」を、「基板にドーパントイオン種を注入した後に」行う構成とすることは、容易になし得たことである。 したがって、相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。 (4-3)判断についてのまとめ 補正発明と引用発明との相違点については、以上のとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。 (5)独立特許要件についてのまとめ 以上検討したとおり、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。 したがって、本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。 5.補正の却下の決定のむすび 本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3.本願発明について 平成23年11月4日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?6に係る発明は、平成22年8月2日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?6に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。 一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2004-247633号公報(引用例)には、上記第2.4.(2)に記載したとおりの事項及び発明(引用発明)が記載されているものと認められる。 そして、本願発明に対して技術的事項を付加した発明である補正発明は、上記第2.4.において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。 したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。 第4.むすび 以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2012-11-28 |
| 結審通知日 | 2012-11-29 |
| 審決日 | 2012-12-12 |
| 出願番号 | 特願2008-509068(P2008-509068) |
| 審決分類 |
P
1
8・
575-
Z
(H01L)
P 1 8・ 121- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 小川 将之、池渕 立 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
早川 朋一 西脇 博志 |
| 発明の名称 | 半導体装置の製造方法 |
| 代理人 | 深見 久郎 |
| 代理人 | 仲村 義平 |
| 代理人 | 森田 俊雄 |
| 代理人 | 大貫 敏史 |
| 代理人 | 荒川 伸夫 |
| 代理人 | 野田 久登 |
| 代理人 | 稲葉 良幸 |
| 代理人 | 堀井 豊 |
