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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
管理番号 1273732
審判番号 不服2011-26792  
総通号数 162 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-06-28 
種別 拒絶査定不服の審決 
審判請求日 2011-12-12 
確定日 2013-05-08 
事件の表示 特願2006-506976「電荷捕捉型誘電体メモリデバイスにプログラミングを行う方法およびその方法でプログラムされた電荷捕捉型誘電体メモリデバイス」拒絶査定不服審判事件〔平成16年11月11日国際公開、WO2004/097837、平成19年 8月30日国内公表、特表2007-524953〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、2004年3月8日(パリ条約に基づく優先権主張 外国庁受理 2003年4月24日、アメリカ合衆国)を国際出願日とする特許出願であって、平成21年10月5日付けの拒絶理由通知に対して平成22年2月12日に意見書及び手続補正書が提出され、同年7月29日付けの拒絶理由通知に対して同年8月19日に意見書及び手続補正書が提出され、さらに、平成23年1月20日付けの最後の拒絶理由通知に対して同年3月9日に意見書及び手続補正書が提出されたが、同年8月11日付けで、同年3月9日に提出された手続補正書による補正が却下されるとともに拒絶査定がなされた。
それに対して、同年12月12日に、拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成24年3月27日付けで審尋がなされ、同年4月18日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成23年12月12日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成23年3月9日提出された手続補正書による補正は、原審において却下されているから、同年12月12日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?8(平成22年8月19日に提出された手続補正書により補正された特許請求の範囲の請求項1?8)を補正して、補正後の特許請求の範囲の請求項1?8とするものであり、補正前後の請求項1は、各々次のとおりである。

(補正前)
「【請求項1】
第1電荷格納セル(38、40)及び第2電荷格納セル(38、40)を有する電荷捕捉型誘電体メモリデバイス(6)にプログラミングを行う方法であって、
前記第1電荷格納セル及び前記第2電荷格納セルを、前記電荷捕捉型誘電体メモリデバイスの消去状態電圧閾値を初期電圧閾値よりも低く遷移させるために過消去する工程、
ブランクプログラムレベル及び第1帯電プログラムレベルから選択された第1プログラム状態に対応する第1の量の電荷を格納させるために、前記第1電荷格納セルにプログラミングを行う工程、及び、
データ保持性を高めるため前記第1電荷格納セルに格納されたデータと同じデータを前記第2電荷格納セルに格納させるために前記第2電荷格納セルにプログラミングを行う工程、を備え
前記第2電荷格納セルにプログラミングを行う工程は、前記ブランクプログラムレベル及び第2帯電プログラムレベルから選択された第2プログラム状態に対応する第2の量の電荷を格納させるために、前記第2電荷格納セルにプログラミングを行い、
前記第1プログラム状態及び前記第2プログラム状態は同一である、プログラミングを行う方法。」

(補正後)
「【請求項1】
1つのトランジスタのゲート電極下の電荷格納層の互いに異なる位置に第1電荷格納セル(38,40)及び第2電荷格納セル(38,40)を有する電荷捕捉型誘電体メモリデバイス(6)にプログラミングを行う方法であって、
前記第1電荷格納セル及び前記第2電荷格納セルを、前記電荷捕捉型誘電体メモリデバイスの消去状態電圧閾値を初期電圧閾値よりも低く遷移させるために過消去する工程、
ブランクプログラムレベル及び第1帯電プログラムレベルから選択された第1プログラム状態に対応する第1の量の電荷を格納させるために、前記第1電荷格納セルにプログラミングを行う工程、及び、
前記第1電荷格納セルに格納されたデータと同じデータを前記第2電荷格納セルに格納させるために前記第2電荷格納セルにプログラミングを行う工程、を備え
前記第2電荷格納セルにプログラミングを行う工程は、前記ブランクプログラムレベル及び第2帯電プログラムレベルから選択された第2プログラム状態に対応する第2の量の電荷を格納させるために、前記第2電荷格納セルにプログラミングを行い、
前記第1プログラム状態及び前記第2プログラム状態は同一である、プログラミングを行う方法。」

2.補正事項の整理
本件補正による補正事項を整理すると、次のとおりである。

(1)補正事項1
補正前の請求項1の「第1電荷格納セル(38、40)及び第2電荷格納セル(38、40)を有する電荷捕捉型誘電体メモリデバイス(6)にプログラミングを行う方法であって」を、「1つのトランジスタのゲート電極下の電荷格納層の互いに異なる位置に第1電荷格納セル(38,40)及び第2電荷格納セル(38,40)を有する電荷捕捉型誘電体メモリデバイス(6)にプログラミングを行う方法であって」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の請求項1の「データ保持性を高めるため前記第1電荷格納セルに格納されたデータと同じデータを前記第2電荷格納セルに格納させるために前記第2電荷格納セルにプログラミングを行う工程」を、「前記第1電荷格納セルに格納されたデータと同じデータを前記第2電荷格納セルに格納させるために前記第2電荷格納セルにプログラミングを行う工程」と補正して、補正後の請求項1とすること。

(3)補正事項3
補正前の請求項2の「読出処理時には、前記第1、第2電荷格納セルのうち、第1番目にプログラミングが行なわれた第1電荷格納セルを無視し、第2番目にプログラミングが行なわれた第2電荷格納セルに焦点を合わせて読出を実行する」を、「読出処理時には、前記第1、第2電荷格納セルのうち、第1番目にプログラミングが行なわれた第1電荷格納セルではなく、第2番目にプログラミングが行なわれた第2電荷格納セルを選択して読出を実行する」と補正して、補正後の請求項2とすること。

(4)補正事項4
補正前の請求項5の「プログラミングが行われた前記第2電荷格納セルが帯電プログラムレベルに対応する電荷を格納していることを検証する工程」を、「プログラミングが行われた前記第2電荷格納セルが帯電プログラムレベルに対応する電荷を格納していることを検証することを前記第1および第2電荷格納セルのプログラミングの検証として代表的に実行する工程」と補正して、補正後の請求項5とすること。

3.新規事項の追加の有無及び補正の目的の適否について
(1)補正事項1について
補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した図面を「当初図面」といい、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0026段落及び当初図面の図3等に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。
また、補正事項1は、補正前の請求項1に係る発明の発明特定事項である「第1電荷格納セル(38、40)及び第2電荷格納セル(38、40)を有する電荷捕捉型誘電体メモリデバイス(6)にプログラミングを行う方法」に対して技術的限定を加えるものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。

(2)補正事項2及び3について
補正事項2及び3は、補正前の請求項1及び2の記載を、より明瞭にするものであるから、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
したがって、補正事項2及び3は、特許法第17条の2第4項に規定する要件を満たす。
また、補正事項2及び3が当初明細書等に記載された事項の範囲内においてなされたものであることは明らかであるから、補正事項2及び3は、特許法第17条の2第3項に規定する要件を満たす。

(3)補正事項4について
補正事項4により補正された部分は、当初明細書の0075段落及び当初図面の図7等に記載されているものと認められるから、補正事項4は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項4は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項4は、補正前の請求項5に係る発明の発明特定事項である「プログラミングが行われた前記第2電荷格納セルが帯電プログラムレベルに対応する電荷を格納していることを検証する工程」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項4は、特許法第17条の2第4項に規定する要件を満たす。

(4)新規事項の追加の有無及び補正の目的の適否についてのまとめ
以上検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。

4.独立特許要件について
(1)補正後の発明
本願の本件補正による補正後の請求項1?8に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?8に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものであり、再掲すると次のとおりである。

「【請求項1】
1つのトランジスタのゲート電極下の電荷格納層の互いに異なる位置に第1電荷格納セル(38,40)及び第2電荷格納セル(38,40)を有する電荷捕捉型誘電体メモリデバイス(6)にプログラミングを行う方法であって、
前記第1電荷格納セル及び前記第2電荷格納セルを、前記電荷捕捉型誘電体メモリデバイスの消去状態電圧閾値を初期電圧閾値よりも低く遷移させるために過消去する工程、
ブランクプログラムレベル及び第1帯電プログラムレベルから選択された第1プログラム状態に対応する第1の量の電荷を格納させるために、前記第1電荷格納セルにプログラミングを行う工程、及び、
前記第1電荷格納セルに格納されたデータと同じデータを前記第2電荷格納セルに格納させるために前記第2電荷格納セルにプログラミングを行う工程、を備え
前記第2電荷格納セルにプログラミングを行う工程は、前記ブランクプログラムレベル及び第2帯電プログラムレベルから選択された第2プログラム状態に対応する第2の量の電荷を格納させるために、前記第2電荷格納セルにプログラミングを行い、
前記第1プログラム状態及び前記第2プログラム状態は同一である、プログラミングを行う方法。」

(2)引用刊行物に記載された発明
(2-1)引用例1:特開2001-110918号公報
(2-1-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2001-110918号公報(以下「引用例1」という。)には、図1?5とともに次の記載がある(下線は、当合議体が付加したものである。以下同じ。)。

a.「【0001】
【発明の属する技術分野】本発明は一般に半導体装置に係り、特に情報を絶縁膜中に電荷の形で蓄積する不揮発性半導体装置に関する。」

b.「【0002】
【従来の技術】図1は、従来のいわゆるMONOS型不揮発性半導体記憶装置で使われるメモリセルトランジスタの構成を示す。図1を参照するに、メモリセルトランジスタはSi基板11上に形成され、Si基板11中に形成された拡散領域11Aと11Bとの間のチャネル領域を覆うSiO_(2)トンネル絶縁膜12Aと、前記トンネル絶縁膜12A上の蓄積窒化膜12Bと、前記蓄積窒化膜12B上のSiO_(2)膜13(審決注:「SiO_(2)膜12C」の誤記。以下同じ。)と、前記SiO_(2)膜13上に形成されたポリシリコンコントロールゲート電極13とよりなり、前記絶縁膜12A?12Cは、いわゆるONO構造12を形成する。
【0003】かかるメモリセルトランジスタでは、情報の書込みは、前記チャネル領域中においてホットエレクトロンを発生させ、さらに前記コントロールゲート電極13に正電圧を印加することにより行われる。すなわち、前記コントロールゲート電極13に正電圧を印加することにより、前記チャネル領域中に発生したホットエレクトロンは前記トンネル絶縁膜12Aを介して前記蓄積窒化膜12B中に注入され、安定にトラップされる。その際、前記拡散領域11Bに正電圧を印加してホットエレクトロンを前記チャネル領域のうち前記拡散領域11Bの近傍において発生させた場合には、発生したホットエレクトロンは前記蓄積窒化膜12Bのうちの、前記拡散領域11Bに近い部分に注入される。これに対し、前記ホットエレクトロンを、前記拡散領域11Aに正電圧を印加することにより、前記チャネル領域のうち前記拡散領域11Aの近傍において発生させた場合には、ホットエレクトロンは前記蓄積窒化膜12Bのうちの、前記拡散領域11Bに近い部分に注入される。」

c.「【0009】図4を参照するに、図2(A),(B)および図3(A)の読み出し状態においてはメモリセルトランジスタはしきい値電圧V1を示すが、図3(B)の読み出し状態においてはメモリセルトランジスタは前記しきい値電圧V1よりも大きいしきい値電圧V2を示す。図5(A)?(D)は、このような図1のメモリセルトランジスタ中への可能なデータの書込み状態を示す。
【0010】図5(A)を参照するに、この状態は先の図3(A),(B)に対応し、前記蓄積窒化膜12Bのうち、前記拡散領域11B寄りの部分に電荷がトラップされている。これに対し、図5(B)は、前記蓄積窒化膜12Bのうち、前記拡散領域11A寄りの部分に電荷がトラップされた状態を、さらに図5(C)は、前記蓄積窒化膜12Bのうち、前記拡散領域11A寄りの部分および前記拡散領域11B寄りの部分の両方に電荷がトラップされた状態を示している。さらに、図5(D)は、図2(A),(B)に対応した、前記蓄積窒化膜12B中に電荷がトラップされていない状態を示す。
【0011】このように、図1の従来のMONOS型不揮発性半導体装置は、図5(A)?(D)に示す2値の4通りの状態により、4つのデータを保持することが可能である。表1は、図1のメモリセルトランジスタにおける書込み条件、読み出し条件、および消去条件の例を示す。
【0012】
【表1】

【0013】表1を参照するに、書込みモードにおいても「forward書込みモード」および「reverse書込みモード」が存在し、forward書込みモードでは前記拡散領域11Bに+5Vの書込み電圧が、また前記コントロールゲート電極13に+10Vの書込みゲート電圧が印加される。一方前記拡散領域11Aは接地される。これに対し、reverse書込みモードでは、前記拡散領域11Aに+5Vの書込み電圧が、また前記コントロールゲート電極13に+10Vの書込みゲート電圧が印加され、前記拡散領域11Bが接地される。
【0014】また、表1の読み出しモードは、先に説明したforward読み出しモードおよびreverse読み出しモードと同じである。さらに表1に示すように、消去モードにも「forward消去モード」および「reverse消去モード」が存在し、forward消去モードでは前記拡散領域11Bに+5Vの消去電圧を、前記コントロールゲート電極13に-5Vの消去ゲート電圧を印加する。その結果、前記蓄積窒化膜12Bのうち、図5(A)に示す電荷トラップ領域にチャネル領域からホールが注入され、トラップされていた電荷が中和される。同様に、reverse消去モードでは、前記拡散j領域11Aに+5Vの消去電圧が、また前記コントロールゲート電極13に-5Vの消去ゲート電圧が印加される。その結果、前記蓄積窒化膜12Bのうち、図5(B)に示す電荷トラップ領域にチャネル領域からホールが注入され、トラップされていた電荷が中和される。」

(2-1-2)ここにおいて、0002段落?0015段落及び図1?5に記載された従来技術に係る「MONOS型不揮発性半導体記憶装置で使われるメモリセルトランジスタ」(以下「引用例1のメモリセルトランジスタ」という。)に注目すると、0002段落の記載から、引用例1のメモリセルトランジスタは、「Si基板11上」に形成され、「Si基板11」中に形成された「拡散領域11A(ソース)」と「拡散領域11B(ドレイン)」との間のチャネル領域を覆う「SiO_(2)トンネル絶縁膜12A」と、「トンネル絶縁膜12A」上の「蓄積窒化膜12B」と、「蓄積窒化膜12B」上の「SiO_(2)膜12C」と、「SiO_(2)膜12C」上に形成された「ポリシリコンコントロールゲート電極13」よりなるものであることが明らかである。
また、0003段落及び0010段落の記載並びに図5の記載から、引用例1のメモリセルトランジスタは、「蓄積窒化膜12B」の「ドレイン」に近い部分、及び「蓄積窒化膜12B」の「ソース」に近い部分に電荷をトラップする構成となっていることも明らかである。
そして、上に述べた電荷をトラップする2つの部分の各々について、図5に記載されているように、電荷をトラップした状態(書き込みを行った状態)、又は消去されたままの状態のいずれかの状態にすることにより、4つのデータを保持できる構成となっているものと認められる。

(2-1-3)次に、引用例1のメモリセルトランジスタを、具体的にどのようにしてプログラミングを行うかについてみると、表1及び図5等から、引用例1には、次のプログラミング方法が記載されているものと認められる。
a.「ドレイン」、「ソース」、「ポリシリコンコントロールゲート電極13」、「Si基板11」に、各々5V、5V、-5V、0Vを印加することにより、一括消去を行うこと。

b.「ドレイン」、「ソース」、「ポリシリコンコントロールゲート電極13」、「Si基板11」に、各々5V、0V、10V、0Vを印加することにより、「蓄積窒化膜12B」の「ドレイン」に近い部分に電荷をトラップして書き込みを行うこと。

c.「ドレイン」、「ソース」、「ポリシリコンコントロールゲート電極13」、「Si基板11」に、各々0V、5V、10V、0Vを印加することにより、「蓄積窒化膜12B」の「ソース」に近い部分に電荷をトラップして書き込みを行うこと。

(2-1-4)以上を総合すると、引用例1には、次の発明(以下「引用発明1」という。)が記載されているものと認められる。

「Si基板11上に形成され、前記Si基板11中に形成されたソースとドレインとの間のチャネル領域を覆うSiO_(2)トンネル絶縁膜12Aと、前記トンネル絶縁膜12A上の蓄積窒化膜12Bと、前記蓄積窒化膜12B上のSiO_(2)膜12Cと、前記SiO_(2)膜12C上に形成されたポリシリコンコントロールゲート電極13よりなり、前記蓄積窒化膜12Bの前記ドレインに近い部分、及び前記蓄積窒化膜12Bの前記ソースに近い部分に、各々電荷をトラップする構成となっている、MONOS型不揮発性半導体記憶装置で使われるメモリセルトランジスタにプログラミングを行う方法であって、
前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極13、前記Si基板11に、各々5V、5V、-5V、0Vを印加することにより、一括消去を行う工程、
前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極13、前記Si基板11に、各々5V、0V、10V、0Vを印加することにより、前記蓄積窒化膜12Bの前記ドレインに近い部分に電荷をトラップして書き込みを行う工程、
前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極13、前記Si基板11に、各々0V、5V、10V、0Vを印加することにより、前記蓄積窒化膜12Bの前記ソースに近い部分に電荷をトラップして書き込みを行う工程、
を備え、
前記蓄積窒化膜12Bの前記ドレインに近い部分、及び前記蓄積窒化膜12Bの前記ソースに近い部分の各々について、電荷をトラップした状態、又は消去されたままの状態とすることにより、4つデータを保持する、
プログラミングを行う方法。」

(2-2)引用例2:特開平9-311823号公報
(2-2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平9-311823号公報(以下「引用例2」という。)には、図1、12及び13とともに次の記載がある。

a.「【0001】
【発明の属する技術分野】この発明は、多層式の記憶回路、即ち多数の2進情報単位をそれぞれ記憶可能な記憶要素を備えた記憶回路、この記憶回路から情報を読み出す方法およびこの記憶回路に情報を書き込む方法に関する。
【0002】
【従来の技術】記憶装置の常に大容量の需要のために現在この種のメモリに大きな関心が向けられている。最近の記事ISSCC95開会7、論文TA7.7、1995年2月号の“多層式セル32Mbフラッシュメモリ”では、記憶要素即ちセル当たり2つの2進情報単位即ちビットを記憶できる多層式のフラッシュ記憶装置が簡潔に提示されている。特に、以下の項目、即ち図1に2ビットの4つの可能な状態/値に対応するレベルに対するセルスレッショルド電圧の分布、図2に読み出し回路、および図4に書き込み回路の構成が示されている。
【0003】そこに提示された分布から、特に供給電圧が例えば3.3Vまで減少するときはセルの書き込み/読み出し処理と物理的構造は共に2レベルメモリの場合よりも非常に重要である。レベルの数が4より多くなると更にその重要性は大きいものとなる。この重要性の結果、誤り率は増加する。
【0004】
【発明が解決しようとする課題】DRAMメモリを用いる場合のように電気的パラメータの値を相互の近辺にある多数の基準値と比較する必要があるので、セルの記憶状態が弁別される電気的パラメータが、フローティングゲートMOSトランジスタのスレッショルド電圧に代えてコンデンサに記憶された電荷であるときには、また同じく重要性が増すことが予想される。誤り率を低くするための2レベルメモリの分野における周知の手段は、検出および/または訂正ワードを使用し且つそれらを情報ワードに付加的に記憶することである。これはその目的に不要なダイ領域の無視できない部分を生じる。この発明の目的は、不用な如何なる領域を含むことなくその重要性に適合できる多層式の記憶回路を提供することである。この発明はまたそれぞれ請求項13および18で述べた機能を有し且つ特にこの発明の記憶回路で有効な読み出し方法および書き込み方法に関する。その有益な概念はそれぞれの従属クレームに記載されている。」

b.「【0005】
【課題を解決するための手段】この発明の基礎となる考えは、特定の用途に対して受け入れ可能な誤り率に関連した多数の2進情報単位、即ち低い誤り率を要求する場合は1ビット、より高い誤り率を受け入れできる場合は2ビットを記憶するための記憶要素を用いることである。この発明は、添付図面に関連して行う以下の詳細な説明からより明確に理解できる。」

c.「【0018】たった2ビットの比較的信頼できる方法で記憶できるフラッシュ型のそのメモリセルを利用できるものとすると、書き込みに対して、セルのスレッショルド電圧値Voをデータ“00”と、Voより大きい電圧V1をデータ“01”と、V1より大きい電圧V2をデータ“10”と、そしてV2より大きい電圧V3をデータ“11”と組み合わせることができ、読み出しに対して、セルのスレッショルド電圧の検出値が0およびRef1間であればこれはデータ“00”と、Ref1およびRef2間であればデータ“01”と、Ref2およびRef3間であればデータ“10”と、Ref3以上であればデータ“11”と組み合わせることができる。これを図12に示しており、4レベル動作モードを表している。この図で、分布値は基準値Ref1、Ref2、Ref3でゼロでなく、これは誤り率即ち(対応するスレッショルド電圧の値の期間中に)混合して得られた可能性のある隣接データを示すことが分かる。
【0019】一方、データと組み合わされるスレッショルド電圧の値が相互から適当に離れて選択されとして1ビットのみで構成されたセルデータに記憶されたことが選択されるならば、誤り率は低くすることができる。書き込みに対して、データ“0”を値Voと、データ“1”を値V3と組み合わせてもよい。読み出しに対してセルスレッショルド電圧の検出値がRef2より低いものであれば、データ“0”をそれと、Ref2より高いものであれば、データ“1”をそれと組み合わせることができる。これを図13に示しており、2レベル動作モードを表している。この図では分布値は実質的に基準値Ref2でゼロであり、誤り率が随分低いことが分かる。」

(2-2-2)ここにおいて、0018段落及び0019段落、並びに図12及び13の記載から、0018段落に記載されている2ビットの「フラッシュ型」の「メモリセル」は、「電圧Vo」、「電圧V1」、「電圧V2」及び「電圧V3」という4つのしきい値電圧に対応した4つの情報(2ビットの情報)を記憶するものであり、各しきい値電圧のうちで、「電圧Vo」と「電圧V3」とが、互いに最も離れたしきい値電圧であることが明らかであるから、引用例2には、次の発明(以下「引用発明2」という。)が記載されているものと認められる。

「4つのしきい値電圧に対応した2ビットの情報を記憶できるフラッシュ型のメモリセルの利用方法において、低い誤り率を要求する場合は、互いに最も離れた2つのしきい値電圧のいずれかの状態となるように書き込みを行うことにより1ビットの情報を記憶することで、誤り率を低くし、より高い誤り率を受け入れできる場合は、4つのしきい値電圧のいずれかの状態となるように書き込みを行うことにより2ビットの情報を記憶するようにした、メモリセルの利用方法。」

(3)補正発明と引用発明1との対比
(3-1)引用発明1の「メモリセルトランジスタ」、「蓄積窒化膜12B」、「ポリシリコンコントロールゲート電極13」は、各々補正発明の「1つのトランジスタ」、「電荷格納層」、「ゲート電極」に相当する。
そして、引用発明1の「メモリセルトランジスタ」の「ポリシリコンコントロールゲート電極13」下に存在する「蓄積窒化膜12B」における「ドレインに近い部分」は、補正発明の「第1電荷格納セル(38,40)」に相当し、当該「蓄積窒化膜12B」における「ソースに近い部分」は、補正発明の「第2電荷格納セル(38,40)」に相当する。
したがって、引用発明1の「Si基板11上に形成され、前記Si基板11中に形成されたソースとドレインとの間のチャネル領域を覆うSiO_(2)トンネル絶縁膜12Aと、前記トンネル絶縁膜12A上の蓄積窒化膜12Bと、前記蓄積窒化膜12B上のSiO_(2)膜12Cと、前記SiO_(2)膜12C上に形成されたポリシリコンコントロールゲート電極13よりなり、前記蓄積窒化膜12Bの前記ドレインに近い部分、及び前記蓄積窒化膜12Bの前記ソースに近い部分に、各々電荷をトラップする構成となっている、MONOS型不揮発性半導体記憶装置で使われるメモリセルトランジスタ」は、補正発明の「1つのトランジスタのゲート電極下の電荷格納層の互いに異なる位置に第1電荷格納セル(38,40)及び第2電荷格納セル(38,40)を有する電荷捕捉型誘電体メモリデバイス(6)」に相当する。
よって、補正発明と引用発明1とは、「1つのトランジスタのゲート電極下の電荷格納層の互いに異なる位置に第1電荷格納セル(38,40)及び第2電荷格納セル(38,40)を有する電荷捕捉型誘電体メモリデバイス(6)にプログラミングを行う方法」である点で一致する。

(3-2)引用発明1の「前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極13、前記Si基板11に、各々5V、5V、-5V、0Vを印加することにより、一括消去を行う工程」と、補正発明の「前記第1電荷格納セル及び前記第2電荷格納セルを、前記電荷捕捉型誘電体メモリデバイスの消去状態電圧閾値を初期電圧閾値よりも低く遷移させるために過消去する工程」とは、「『前記第1電荷格納セル及び前記第2電荷格納セルを』『消去する工程』」である点で一致する。

(3-3)引用発明1は、「前記蓄積窒化膜12Bの前記ドレインに近い部分、及び前記蓄積窒化膜12Bの前記ソースに近い部分の各々について、電荷をトラップした状態、又は消去されたままの状態とすることにより、4つデータを保持する」ものであるところ、これを丁寧に記述すれば、「蓄積窒化膜12B」の「ドレインに近い部分」及び「蓄積窒化膜12B」の「ソースに近い部分」部分の各々について、次のとおりにプログラミングを行うことにより、4つデータを保持する構成となっていることが明らかである。

a.「蓄積窒化膜12B」の「ドレインに近い部分」について、「前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極13、前記Si基板11に、各々5V、0V、10V、0Vを印加することにより、前記蓄積窒化膜12Bの前記ドレインに近い部分に電荷をトラップして書き込みを行う」か、あるいは、そのような書き込みを行わないことにより、「蓄積窒化膜12B」の「ドレインに近い部分」を、「電荷をトラップした状態」、又は「消去されたままの状態」のいずれかの状態にプログラミングする。

b.「蓄積窒化膜12B」の「ソースに近い部分」について、「前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極13、前記Si基板11に、各々0V、5V、10V、0Vを印加することにより、前記蓄積窒化膜12Bの前記ソースに近い部分に電荷をトラップして書き込みを行う」か、あるいは、そのような書き込みを行わないことにより、「蓄積窒化膜12B」の「ソースに近い部分」を、「電荷をトラップした状態」、又は「消去されたままの状態」のいずれかの状態にプログラミングする。

(3-4)そして、引用発明1の「前記蓄積窒化膜12Bの前記ドレインに近い部分」における「電荷をトラップした状態」、「消去されたままの状態」は、各々補正発明の「ブランクプログラムレベル」、「第1帯電プログラムレベル」に相当し、引用発明1の「前記蓄積窒化膜12Bの前記ソースに近い部分」における「電荷をトラップした状態」、「消去されたままの状態」は、各々補正発明の「ブランクプログラムレベル」、「第2帯電プログラムレベル」に相当する。
したがって、引用発明1における上記(3-3)a.に記載した「『蓄積窒化膜12B』の『ドレインに近い部分』について、『前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極13、前記Si基板11に、各々5V、0V、10V、0Vを印加することにより、前記蓄積窒化膜12Bの前記ドレインに近い部分に電荷をトラップして書き込みを行う』か、あるいは、そのような書き込みを行わないことにより、『蓄積窒化膜12B』の『ドレインに近い部分』を、『電荷をトラップした状態』、又は『消去されたままの状態』のいずれかの状態にプログラミングする」という工程は、補正発明の「ブランクプログラムレベル及び第1帯電プログラムレベルから選択された第1プログラム状態に対応する第1の量の電荷を格納させるために、前記第1電荷格納セルにプログラミングを行う工程」に相当する。

(3-5)引用発明1の「前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極13、前記Si基板11に、各々0V、5V、10V、0Vを印加することにより、前記蓄積窒化膜12Bの前記ソースに近い部分に電荷をトラップして書き込みを行う工程」は、補正発明の「前記第2電荷格納セルにプログラミングを行う工程」に相当する。
また、上記(3-4)において検討したとおり、引用発明1の「前記蓄積窒化膜12Bの前記ドレインに近い部分」における「電荷をトラップした状態」、「消去されたままの状態」は、各々補正発明の「ブランクプログラムレベル」、「第1帯電プログラムレベル」に相当し、引用発明1の「前記蓄積窒化膜12Bの前記ソースに近い部分」における「電荷をトラップした状態」、「消去されたままの状態」は、各々補正発明の「ブランクプログラムレベル」、「第2帯電プログラムレベル」に相当する。
したがって、引用発明1における上記(3-3)b.に記載した「『蓄積窒化膜12B』の『ソースに近い部分』について、『前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極13、前記Si基板11に、各々0V、5V、10V、0Vを印加することにより、前記蓄積窒化膜12Bの前記ソースに近い部分に電荷をトラップして書き込みを行う』か、あるいは、そのような書き込みを行わないことにより、『蓄積窒化膜12B』の『ソースに近い部分』を、『電荷をトラップした状態』、又は『消去されたままの状態』のいずれかの状態にプログラミングする」という工程は、補正発明の「前記第2電荷格納セルにプログラミングを行う工程は、前記ブランクプログラムレベル及び第2帯電プログラムレベルから選択された第2プログラム状態に対応する第2の量の電荷を格納させるために、前記第2電荷格納セルにプログラミングを行」う工程に相当する。

(3-6)以上を総合すると、補正発明と引用発明1とは、

「1つのトランジスタのゲート電極下の電荷格納層の互いに異なる位置に第1電荷格納セル(38,40)及び第2電荷格納セル(38,40)を有する電荷捕捉型誘電体メモリデバイス(6)にプログラミングを行う方法であって、
前記第1電荷格納セル及び前記第2電荷格納セルを消去する工程、
ブランクプログラムレベル及び第1帯電プログラムレベルから選択された第1プログラム状態に対応する第1の量の電荷を格納させるために、前記第1電荷格納セルにプログラミングを行う工程、及び、
前記第2電荷格納セルにプログラミングを行う工程、を備え
前記第2電荷格納セルにプログラミングを行う工程は、前記ブランクプログラムレベル及び第2帯電プログラムレベルから選択された第2プログラム状態に対応する第2の量の電荷を格納させるために、前記第2電荷格納セルにプログラミングを行うものである、
プログラミングを行う方法。」

である点で一致し、次の点で相違する。

(相違点1)
「前記第1電荷格納セル及び前記第2電荷格納セルを消去する工程」についての相違点であって、補正発明は、「前記電荷捕捉型誘電体メモリデバイスの消去状態電圧閾値を初期電圧閾値よりも低く遷移させるために過消去」を行っているのに対して、引用発明1は、そのような過消去を行うことが特定されていない点。

(相違点2)
補正発明は、「前記第2電荷格納セルにプログラミングを行う工程」を、「前記第1電荷格納セルに格納されたデータと同じデータを前記第2電荷格納セルに格納させるために」行っており、「前記第1プログラム状態及び前記第2プログラム状態は同一である」のに対して、引用発明1は、そのような構成を備えていない点。

(4)相違点についての当審の判断
(4-1)相違点1について
(4-1-1)一般に、トランジスタのしきい値電圧(電圧閾値)を変更することにより情報の記憶を行う不揮発性半導体記憶装置において、消去を行った後のしきい値電圧を、初期状態のしきい値電圧と比較してどのような値とするかは、当該装置に求められる速度や信頼性、読み出しやベリファイ時のゲート電圧等を勘案して当業者が適宜選択できる設計的事項であり、消去を行った後のしきい値電圧を、初期状態のしきい値電圧よりも低くすること(過消去を行うこと)は、書き込み済みセルのしきい値電圧と消去済みセルのしきい値電圧との差を大きくできる(電圧マージンを大きくできる)こともあり、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例1?3にも記載されているように、当業者において広く用いられている周知技術である。

a.周知例1:特開平8-31963号公報
上記周知例1には、図1とともに次の記載がある。

「【0001】
【産業上の利用分野】本発明は、EEPROM(Electrically Erasable and Programmable Read Only Memory)等の不揮発性半導体記憶装置に関する。」
「【0025】本実施例のフラッシュメモリでは、図1(a)に示すように、書き込み状態(“1”)におけるしきい値電圧を7V程度、消去状態(“0”)におけるしきい値電圧を2V程度、浮遊ゲートが中性状態(initial)の時のしきい値電圧を4V程度に夫々設定している。このとき、過剰消去のメモリセルの発生を高い確実性で防止してより信頼性の高いフラッシュメモリを得るという観点から、中性状態の時のしきい値電圧を、消去状態におけるしきい値電圧より1V以上高くし、且つ、書き込み状態におけるしきい値電圧と消去状態におけるしきい値電圧との平均値よりも低くするのが好ましい。」

上記記載及び図1の記載から、上記周知例1には、トランジスタのしきい値電圧を変更することにより情報の記憶を行うフラッシュメモリにおいて、消去を行った後のしきい値電圧を、中性状態(initial)の時、すなわち、初期状態のしきい値電圧よりも低くすること(過消去を行うこと)が記載されているものと認められる。

b.周知例2:特開平9-102199号公報
上記周知例2には、次の記載がある。

「【0001】
【発明の背景】
1.発明の分野
この発明は集積回路に関するものであり、より特定的には、過消去されたメモリセルを有する不揮発性メモリアレイを読むための改良された方法に関するものである。
2.関連技術の説明
リードオンリメモリ(ROM)またはプログラマブルリードオンリメモリ(PROM)と呼ばれることの多い、多くのタイプの不揮発性メモリがある。不揮発性メモリはバイポーラ技術またはMOS技術のいずれでも形成可能である。大抵のMOS PROMは、現在利用可能な3つの技術(つまり、EPROM、EEPROM、またはフラッシュEPROM)の1つに基づいている。不揮発性MOS EPROMは数多くの類似の方法で動作するよう設計され、(i)フローティングゲートトンネル酸化物、(ii)テクスチャードポリ、(iii)金属窒化物酸化物シリコン(NMOS)、および(iv)EPROMトンネル酸化物(ETOX)等の数多くの周知の技術を用いて達成され得る。選ばれた形式に関係なく、プログラム機能および消去機能を実行するために積層ポリシリコン導体が用いられることが一般に認識されている。」
「【0007】(途中略)過消去された状態では、消去されたセル(「非プログラム状態」のセル)はそのフローティングゲート上に正味の正の電圧を取り入れる。(後略)」
「【0011】非選択状態の制御ゲートセルにかけられ得る負の電圧は、アレイへの電力、つまりアレイ内の各トランジスタの制御ゲートとソースとドレインとへの電力を与えるのに用いられる電源から得られる、という有利な点がある。したがって、付加的な電源は必要はなく、さらに重要なことには、従来の感知回路および再プログラミング回路に関連する付加的な回路が削除される。したがって、この改良された読出方法は、不揮発性MOS PROMメモリアレイの耐久性を高め、速度改善のための意図的な過消去を許容するよう構想される。一部の例においては、メモリアレイは故意に僅かながら過消去される。過消去は「ターンオン」電圧の低下を可能にし、したがって飽和電流を大きくし、結果としてもたらされるメモリ素子のアクセス時間を改善する。過消去を許容することはゆえに多くの例において有利であろう。したがって、より多くの回数の消去動作が、セルの読出動作に悪影響を及ぼすことなく、セル上において実行され得る。さらに、この読出動作は複雑な回路を除去し、したがって、単一のモノリシック基板上に置かれる記憶素子のより周密なアレイ内での利用を許容する。」

ここにおいて、「消去されたセル」の「フローティングゲート上に正味の正の電圧を取り入れ」た場合には、当該「消去されたセル」のしきい値電圧が初期状態のしきい値電圧よりも低くなることは当業者の技術常識であるから、上記周知例2には、フローティングゲートトンネル酸化物や金属窒化物酸化物シリコン(NMOS)等を備えたトランジスタのしきい値電圧を変更することにより情報の記憶を行う不揮発性半導体記憶装置において、消去を行った後のしきい値電圧を、初期状態のしきい値電圧よりも低くすること(過消去を行うこと)が記載されているものと認められる。

c.周知例3:特開2000-36196号公報
上記周知例3には、図1及び5とともに次の記載がある。

「【0001】
【発明の属する技術分野】この発明は、不揮発性半導体記憶装置において書込み後のしきい値が許容レベル以下の記憶素子の発生を抑制する技術に関し、例えば複数の記憶情報を電気的に一括消去可能な不揮発性記憶装置(以下、単にフラッシュメモリという)に利用して有効な技術に関するものである。」
「【0016】図1には、本発明を適用したフラッシュメモリの一実施例が示されている。特に制限されないが、図1に示されている各回路ブロックは、単結晶シリコンのような1個の半導体チップ上に形成されている。」
「【0031】しかも、この実施例においては、図5に示すように、書込みベリファイ電圧Vvwが電源電圧Vccもしくはそれよりも若干高い電圧に設定され、読出し電圧Vrが電源電圧Vcc(例えば3V)よりも所定のマージンVMG(0)だけ高い電圧に設定され、さらに消去ベリファイ電圧Vveは読出し電圧Vr(Vcc+VMG)よりも所定のマージンVMG(1)だけ高い電圧(例えば5V)に設定されている。」
「【0033】また、この実施例では、メモリセルの初期しきい値電圧(製造直後の自然しきい値)が読出し電圧Vr(この実施例では電源電圧Vcc以上)になるようにプロセス条件が決定されている。」
「【図面の簡単な説明】
(途中略)
【図5】実施例のフラッシュメモリにおけるメモリセルの消去後および書込み後のしきい値分布と読出し電圧およびベリファイ電圧の関係を示す説明図である。」

ここにおいて、図5の記載から、図1に記載されたフラッシュメモリの消去後のしきい値電圧は、電圧Vcc(3V)より低くなっていることは明らかであるから、上記周知例3には、トランジスタのしきい値電圧を変更することにより情報の記憶を行う不揮発性半導体記憶装置において、消去を行った後のしきい値電圧を、初期状態のしきい値電圧(電源電圧Vcc以上)よりも低くすること(過消去を行うこと)が記載されているものと認められる。

(4-1-2)そして、書き込み済みセルと消去済みセルとのしきい値電圧のマージンを大きくすることにより信頼性が向上することは、当業者にとって自明であり、信頼性の向上は、当業者が常に念頭に置いている技術課題であるから、引用発明1に接した当業者であれば、上記周知技術を参酌することにより、「前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極13、前記Si基板11に、各々5V、5V、-5V、0Vを印加することにより、一括消去を行う工程」後のメモリセルトランジスタのしきい値電圧を、初期状態でのしきい値電圧よりも低くすること、すなわち、補正発明のように、「前記電荷捕捉型誘電体メモリデバイスの消去状態電圧閾値を初期電圧閾値よりも低く遷移させるために過消去」を行う構成とすることは、容易になし得たことである。
したがって、相違点1は、当業者が適宜なし得た範囲に含まれる程度のものである。

(4-2)相違点2について
(4-2-1)一般に、不揮発性半導体記憶装置の用途は様々であって、用途によって、大きな記憶容量が要求される場合もあれば、記憶容量よりも高い信頼性が要求される場合もあることは当業者における技術常識である。
引用発明1に係るプログラミング方法が適用される「MONOS型不揮発性半導体記憶装置」の用途についても当然例外ではなく、用途によって、大きな記憶容量が必要とされる場合もあれば、記憶容量よりも高い信頼性が必要とされる場合もあることは当業者にとって自明であるから、引用発明1を、高い信頼性が要求される用途に適用することは、当業者が適宜なし得たことである。

(4-2-2)一方、引用発明2についてみると、引用発明2は、上記(2-2)において検討したとおり、「4つのしきい値電圧に対応した2ビットの情報を記憶できるフラッシュ型のメモリセルの利用方法」であり、「フラッシュ型のメモリセル」が不揮発性半導体記憶装置で使われるメモリセルトランジスタであることは当業者の技術常識であるから、引用発明1と引用発明2とは、ともに、4つのしきい値電圧に対応した2ビットの情報を記憶できる不揮発性半導体記憶装置で使われるメモリセルトランジスタに関するものである点で、技術分野が共通するものである。
そして、引用発明2は、そのような4つのしきい値電圧に対応した2ビットの情報を記憶できる不揮発性半導体記憶装置で使われるメモリセルトランジスタにおいて、誤り率を低くするという作用効果を奏するものであるところ、誤り率を低くすれば、信頼性が向上することは当業者にとって自明である。

(4-2-3)したがって、引用発明1及び2の両者に接した当業者であれば、引用発明1を、高い信頼性が要求される用途に適用するに際し、誤り率を低くして信頼性を向上させるために、引用発明2を適用し、「互いに最も離れた2つのしきい値電圧のいずれかの状態となるように書き込みを行うことにより1ビットの情報を記憶する」構成とすることは、容易になし得たことである。

(4-2-4)ところで、引用発明1は、「前記蓄積窒化膜12Bの前記ドレインに近い部分、及び前記蓄積窒化膜12Bの前記ソースに近い部分の各々について、電荷をトラップした状態、又は消去されたままの状態とすることにより、4つデータを保持する」ものであり、より詳しく書くと次の4つの状態により4つのデータを保持するものである。

a.引用例1の図5(D)のように、「蓄積窒化膜12B」の「ドレイン」に近い部分及び「ソース」に近い部分の両方が消去されたままの状態(以下「状態D」という。)。

b.引用例1の図5(A)のように、「蓄積窒化膜12B」の「ドレイン」に近い部分が電荷をトラップし、「ソース」に近い部分が消去されたままの状態(以下「状態A」という。)。

c.引用例1の図5(B)のように、「蓄積窒化膜12B」の「ドレイン」に近い部分が消去されたままであり、「ソース」に近い部分が電荷をトラップした状態(以下「状態B」という。)。

d.引用例1の図5(C)のように、「蓄積窒化膜12B」の「ドレイン」に近い部分及び「ソース」に近い部分の両方が電荷をトラップした状態(以下「状態C」という。)。

(4-2-5)そして、上記状態A?Dにおけるしきい値電圧は、引用例1の図4等から、各々次のとおりとなる。
状態D:Foward方向、Reverse方向ともに低い。
状態A:Foward方向は低く、Reverse方向は高い。
状態B:Foward方向は高く、Reverse方向は低い。
状態C:Foward方向、Reverse方向ともに高い。

したがって、引用発明1においては、状態Dと状態C、すなわち、「蓄積窒化膜12B」の「ドレイン」に近い部分及び「ソース」に近い部分の両方が消去されたままの状態と、「蓄積窒化膜12B」の「ドレイン」に近い部分及び「ソース」に近い部分の両方が電荷をトラップした状態とが、互いに最もしきい値が離れた状態であることが明らかである。

(4-2-6)よって、引用発明1に対して引用発明2を適用した場合には、「蓄積窒化膜12B」の「ドレイン」に近い部分及び「ソース」に近い部分の両方が消去されたままの状態と、「蓄積窒化膜12B」の「ドレイン」に近い部分及び「ソース」に近い部分の両方が電荷をトラップした状態のいずれかの状態となるように書き込みを行うことにより1ビットの情報を記憶する構成、すなわち、補正発明のように、「前記第2電荷格納セルにプログラミングを行う工程」を、「前記第1電荷格納セルに格納されたデータと同じデータを前記第2電荷格納セルに格納させるために」行い、「前記第1プログラム状態及び前記第2プログラム状態は同一である」という構成となることは明らかである。
以上のとおりであるから、相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-3)判断についてのまとめ
以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明1及び2に基づいて当業者が容易に発明をすることができたものである。

(5)独立特許要件についてのまとめ
以上のとおり、補正発明は、周知技術を勘案することにより、引用発明1及び2に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。
したがって、本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成23年12月12日に提出された手続補正書による補正は上記のとおり却下され、同年3月9日に提出された手続補正書による補正は原審において却下されているので、本願の請求項1?8に係る発明は、平成22年8月19日に提出された手続補正書により補正された明細書、特許請求に範囲及び図面の記載からみて、その特許請求の範囲の請求項1?8に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。
一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2001-110918号公報(引用例1)及び特開平9-311823号公報(引用例2)には、各々上記第2.4.(2)(2-1)及び(2-2)に記載したとおりの事項及び発明(引用発明1及び2)が記載されているものと認められる。
そして、本願発明に対して技術的事項を加えた発明である補正発明は、上記第2.4.において検討したとおり、周知技術を勘案することにより、引用発明1及び2に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、周知技術を勘案することにより、引用発明1及び2に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-12-05 
結審通知日 2012-12-06 
審決日 2012-12-21 
出願番号 特願2006-506976(P2006-506976)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 外山 毅  
特許庁審判長 北島 健次
特許庁審判官 早川 朋一
西脇 博志
発明の名称 電荷捕捉型誘電体メモリデバイスにプログラミングを行う方法およびその方法でプログラムされた電荷捕捉型誘電体メモリデバイス  
代理人 仲村 義平  
代理人 堀井 豊  
代理人 大貫 敏史  
代理人 稲葉 良幸  
代理人 森田 俊雄  
代理人 深見 久郎  
代理人 荒川 伸夫  

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