拒絶査定不服の審決｜不服2012-4278 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない。 H01L 審判査定不服 5項独立特許用件特許、登録しない。 H01L
管理番号	1275456
審判番号	不服2012-4278
総通号数	164
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2013-08-30
種別	拒絶査定不服の審決
審判請求日	2012-03-06
確定日	2013-06-13
事件の表示	特願2003-324953「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成17年 4月 7日出願公開,特開2005- 93714〕について,次のとおり審決する。
結論	本件審判の請求は,成り立たない。
理由	第1 手続の経緯本願は,平成15年9月17日の出願であって,平成22年8月4日付けで拒絶の理由が通知され,同年10月1日に意見書と手続補正書が提出され,平成23年8月2日付けで最後の拒絶の理由が通知され,同年10月6日に意見書と手続補正書が提出され,同年11月30日付けで,前記10月6日に提出された手続補正書による補正を却下するとともに拒絶査定がなされ,平成24年3月6日に拒絶査定不服審判が請求されるとともに手続補正書が提出され,同年6月25日付けで審尋をおこない,同年7月31日に回答書が提出されたものである。第2 補正の却下の決定 [補正の却下の決定の結論] 平成24年3月6日に提出された手続補正書による補正を却下する。 [理由] 1 補正の内容平成24年3月6日に提出された手続補正書による補正(以下「本件補正」という。)は,補正前の特許請求の範囲の請求項1-14を補正して,補正後の請求項1-14とするものであり,補正前後の請求項1及び請求項8は,各々次のとおりである。 (補正前) 「【請求項1】半導体基板上に形成されたトランジスタの上層に,該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって, 容量素子を形成しようとする下層に容量コンタクト層間膜を形成する工程と, 前記容量コンタクト層間膜に,容量素子に接続される第1容量コンタクト,及び容量素子に接続されない第2容量コンタクトを形成する工程と, 前記容量コンタクト層間膜,前記第1容量コンタクト,及び前記第2容量コンタクトを覆う,コンタクト層間膜の第1膜を形成する工程と, 前記第1膜に前記第2容量コンタクトと電気的に接続する第1のコンタクトを形成する工程と, 前記第1のコンタクト及び前記第1膜を覆う,前記コンタクト層間膜の第2膜の成膜を行う工程と, 前記第1容量コンタクト上の前記第1膜及び前記第2膜を開口する工程と, 前記開口部内に下部電極を形成する工程と, 前記下部電極の表面に容量膜および上部電極を順次形成することにより容量素子を形成する工程と, 前記容量素子及び前記第2膜を覆う前記コンタクト層間膜の第3膜の成膜を行う工程と, 前記第2膜及び前記第3膜に前記第1のコンタクトと電気的に接続する第2のコンタクトを形成する工程と, を有する半導体装置の製造方法。」「【請求項8】容量素子を形成しようとする下層に形成された容量コンタクト層間膜と, 前記容量コンタクト層間膜に形成された第1容量コンタクトおよび第2容量コンタクトと, 前記容量コンタクト層間膜,前記第1容量コンタクト,及び第2容量コンタクトを覆う,コンタクト層間膜の第1膜と, 前記第1膜に形成され,前記第2容量コンタクトと電気的に接続する第1のコンタクトと, 前記第1のコンタクト及び前記第1膜を覆う,前記コンタクト層間膜の第2膜と, 前記第1容量コンタクト上の前記第1膜及び前記第2膜に形成され,下部電極,容量膜および上部電極からなり,前記第1容量コンタクトと電気的に接続する容量素子と, 前記容量素子及び前記第2膜を覆う前記コンタクト層間膜の第3膜と, 前記第2膜及び前記第3膜に形成され,前記第1のコンタクトと電気的に接続する第2のコンタクトと, を有する半導体装置。」 (補正後) 「【請求項1】半導体基板上に形成されたトランジスタの上層に,該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって, 容量素子を形成しようとする下層に容量コンタクト層間膜を形成する工程と, 前記容量コンタクト層間膜に,容量素子に接続される第1容量コンタクト,及び容量素子に接続されない第2容量コンタクトを形成する工程と, 前記容量コンタクト層間膜,前記第1容量コンタクト,及び前記第2容量コンタクトを覆う,コンタクト層間膜の第1膜を形成する工程と, 前記第1膜に前記第2容量コンタクトと電気的に接続する第1のコンタクトを形成する工程と, 前記第1のコンタクト及び前記第1膜を覆う,前記コンタクト層間膜の第2膜の成膜を行う工程と, 前記第1容量コンタクト上の前記第1膜及び前記第2膜に開口部を形成する工程と, 前記開口部内に前記第1容量コンタクトに電気的に接続する下部電極を形成する工程と, 前記下部電極の表面に容量膜および上部電極を順次形成することにより容量素子を形成する工程と, 前記容量素子及び前記第2膜を覆う前記コンタクト層間膜の第3膜の成膜を行う工程と, 前記第2膜及び前記第3膜に前記第1のコンタクトと電気的に接続する第2のコンタクトを形成する工程と, を有する半導体装置の製造方法。」「【請求項8】容量素子を形成しようとする下層に形成された容量コンタクト層間膜と, 前記容量コンタクト層間膜に形成された第1容量コンタクトおよび第2容量コンタクトと, 前記容量コンタクト層間膜,前記第1容量コンタクト,及び第2容量コンタクトを覆う,コンタクト層間膜の第1膜と, 前記第1膜に形成され,前記第2容量コンタクトと電気的に接続する第1のコンタクトと, 前記第1のコンタクト及び前記第1膜を覆う,前記コンタクト層間膜の第2膜と, 前記第1容量コンタクト上の前記第1膜及び前記第2膜に形成され,下部電極,容量膜および上部電極からなり,前記下部電極が前記第1容量コンタクトと電気的に接続する容量素子と, 前記容量素子及び前記第2膜を覆う前記コンタクト層間膜の第3膜と, 前記第2膜及び前記第3膜に形成され,前記第1のコンタクトと電気的に接続する第2のコンタクトと, を有する半導体装置。」 2 補正事項の整理本件補正の補正事項を整理すると次のとおりである。 (1)補正事項1 補正前の請求項1及び請求項9の「前記第1容量コンタクト上の前記第1膜及び前記第2膜を開口する工程」及び「前記容量素子は,前記第1膜及び前記第2膜に設けられた開口内に形成されており,前記開口内には,前記第1のコンタクトと同一層に形成された金属プラグが形成されており,前記下部電極は,前記開口の側面及び底面,並びに前記金属プラグの上面及び側面に沿って形成されている」を補正して,各々補正後の「前記第1容量コンタクト上の前記第1膜及び前記第2膜に開口部を形成する工程」及び「前記容量素子は,前記第1膜及び前記第2膜に設けられた開口部内に形成されており,前記開口部内には,前記第1のコンタクトと同一層に形成された金属プラグが形成されており,前記下部電極は,前記開口部の側面及び底面,並びに前記金属プラグの上面及び側面に沿って形成されている」にすること。 (2)補正事項2 補正前の請求項1,請求項2及び請求項8の「前記開口部内に下部電極を形成する工程」,「前記第1容量コンタクトに接続する金属プラグを形成する」及び「前記第1容量コンタクトと電気的に接続する容量素子」を補正して,各々補正後の「前記開口部内に前記第1容量コンタクトに電気的に接続する下部電極を形成する工程」,「前記第1容量コンタクトに接続する金属プラグを形成し,前記金属プラグは,前記開口部内に設けられる」及び「前記下部電極が前記第1容量コンタクトと電気的に接続する容量素子」にすること。 3 新規事項追加の有無,及び,補正の目的の適否についての検討 (1)補正事項1について補正事項1により補正された部分は,本願の願書に最初に添付した明細書,特許請求の範囲又は図面(以下「当初明細書等」という。また,本願の願書に最初に添付した明細書を「当初明細書」という。)に記載されているものと認められるから,補正事項1は,当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって,補正事項1は,当初明細書等に記載された事項の範囲内においてなされたものであるから,特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。また,補正事項1は,特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第3号に掲げる誤記の訂正を目的とするものに該当する。したがって,補正事項1は,特許法第17条の2第4項に規定する要件を満たす。 (2)補正事項2について補正事項2により補正された部分は,当初明細書等に記載されているものと認められるから,補正事項2は,当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって,補正事項2は,当初明細書等に記載された事項の範囲内においてなされたものであるから,特許法第17条の2第3項に規定する要件を満たす。また,補正事項2は,補正前の各請求項における「下部電極」及び「金属プラグ」の位置を限定しようとするものであるから,特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。したがって,補正事項2は,特許法第17条の2第4項に規定する要件を満たす。 (3)新規事項追加の有無,及び,補正の目的の適否についてのまとめ以上検討したとおりであるから,本件補正は,特許法第17条の2第3項及び第4項に規定する要件を満たすものである。そして,本件補正は,特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから,本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が,特許出願の際独立して特許を受けることができるものであるか否か,すなわち,本件補正がいわゆる独立特許要件を満たすものであるか否かについて,以下において更に検討する。 4 独立特許要件についての検討 (1)補正後の発明本件補正による補正後の請求項1-14に係る発明は,本件補正により補正された明細書,特許請求の範囲及び図面の記載からみて,その特許請求の範囲の請求項1-14に記載されている事項により特定されるとおりのものであり,そのうちの請求項8に係る発明(以下「本願補正発明8」という。)は,請求項8に記載されている事項により特定される上記「第2 1 補正の内容」の「(補正後)」の箇所に記載したとおりのものであり,再掲すると次のとおりである。「【請求項8】容量素子を形成しようとする下層に形成された容量コンタクト層間膜と, 前記容量コンタクト層間膜に形成された第1容量コンタクトおよび第2容量コンタクトと, 前記容量コンタクト層間膜,前記第1容量コンタクト,及び第2容量コンタクトを覆う,コンタクト層間膜の第1膜と, 前記第1膜に形成され,前記第2容量コンタクトと電気的に接続する第1のコンタクトと, 前記第1のコンタクト及び前記第1膜を覆う,前記コンタクト層間膜の第2膜と, 前記第1容量コンタクト上の前記第1膜及び前記第2膜に形成され,下部電極,容量膜および上部電極からなり,前記下部電極が前記第1容量コンタクトと電気的に接続する容量素子と, 前記容量素子及び前記第2膜を覆う前記コンタクト層間膜の第3膜と, 前記第2膜及び前記第3膜に形成され,前記第1のコンタクトと電気的に接続する第2のコンタクトと, を有する半導体装置。」 (2)引用例とその記載事項,及び,引用発明本願の出願前に頒布された刊行物である下記の引用例1には,次の事項が記載されている。(なお,下線は,当合議体において付したものである。以下同じ。) ア引用例1:特開2003-7854号公報 (1a)「【請求項1】半導体基板に形成されたトランジスタと,前記トランジスタの上層に形成されて前記トランジスタに電気接続される容量とを備える半導体記憶装置において,前記トランジスタを覆う第1の層間絶縁膜に形成され,前記トランジスタに電気接続されたセルコンタクトと,前記第1の層間絶縁膜上の第2の層間絶縁膜に形成され,前記セルコンタクトに電気接続されたビットコンタクトと,前記第2の層間絶縁膜上に形成され,前記ビットコンタクトに接続されるビット線と,前記ビット線を覆う第3の層間絶縁膜上に形成された容量と,前記第3及び第2の層間絶縁膜を通して設けられ前記容量と前記セルコンタクトとを接続する容量コンタクトとを備え,前記ビット線の表面には前記第2及び第3の層間絶縁膜とエッチング選択性のあるサイドウォールを備えることを特徴とする半導体記憶装置。」(【特許請求の範囲】) (1b)「【請求項4】前記容量が形成される第4の層間絶縁膜と,前記容量を覆う第5の層間絶縁膜と,前記第5の層間絶縁膜上に形成されたメタル配線と,前記第5から第3の層間絶縁膜にわたって形成されたメタルコンタクトにより前記メタル配線と前記容量コンタクトとを電気接続していることを特徴とする請求項1ないし3のいずれかに記載の半導体記憶装置。」(【特許請求の範囲】) (1c)「【従来の技術】周辺回路とDRAMが一つの半導体基板上に一体的に構成されている半導体記憶装置,特にDRAMの容量をビット線よりも上層に配設したCOB(Capacitor On Bitline)では,周辺回路における素子とメタル配線とを電気接続するコンタクト抵抗が問題になる。従来,この種の半導体記憶装置は,図18に概略の断面図を示すように,シリコン基板101のメモリセル領域にDRAMのメモリセル用トランジスタTmを,周辺回路(ロジック回路)領域に周辺回路用トランジスタTｓをそれぞれ形成した後,メモリセル領域の層間絶縁膜106上にビット線115を形成し,さらにその上の層間絶縁膜110,122を設け,この層間絶縁膜122に設けた凹部内に下部電極124,容量絶縁膜125,上部電極126からなる電荷蓄積用の容量127を形成する。そして,ビット線115はコンタクト112を介してメモリセル用トランジスタTmに電気接続し,容量127はコンタクト119によりメモリセル用トランジスタTmに電気接続する。そして容量127を層間絶縁膜128で覆った上で,周辺回路領域にメタル配線131を形成し,コンタクト130により周辺回路用トランジスタTｓに電気接続する。しかしながらこの半導体記憶装置は,周辺回路領域においてはビット線115や容量127を覆う層間絶縁膜の全体の膜厚が大きく,この厚い膜厚の層間絶縁膜を通して周辺回路用トランジスタTｓにまで達する深いコンタクト130を形成しなければならず,層間絶縁膜にコンタクト用のホールを開口することが難しく,コンタクトの製造が困難になる。一方,従来の改善された半導体装置では,図19に概略の断面図を示すように,メモリセル用トランジスタTmと周辺回路用トランジスタTｓを形成したメモリセル領域及び周辺回路領域のそれぞれにおいて,ビット線115よりも下層の層間絶縁膜106にコンタクト(セルコンタクトと称する)109を形成しておき,このセルコンタクト109を各領域の各トランジスタTm,Tｓに電気接続する構成がとられている。そして,メモリセル領域ではセルコンタクト109に対してビット線115を接続し,またセルコンタクト106に対してその上層の層間絶縁膜110に設けたコンタクト(容量コンタクトと称する)119を介して容量127を電気接続する。また,周辺回路では容量127よりも上層の層間絶縁膜128上のメタル配線131をコンタクト(メタルコンタクトと称する)130Aによりセルコンタクト109に対して電気接続する。これにより,メタルコンタクト130Aは層間絶縁膜128,122,110に対してのみコンタクト用ホールを開口すればよく,図18の半導体記憶装置に比較してコンタクト用ホールの深さを低減し,コンタクトの製造が容易になる。【発明が解決しようとする課題】しかしながら,この改善された半導体装置では,セルコンタクト109の上端部が層間絶縁膜106の表面に露呈されることになるため,この層間絶縁膜106の上面にビット線115を形成するときに,その際のフォトリソグラフィ技術でのビット線115の位置ずれにより,図19にXで示すようにビット線115の一部がセルコンタクト109と干渉し,ビット線115とセルコンタクト109とが短絡してしまう。特に,図には現れないがセルコンタクト109は通常のコンタクトホールと同様に層間絶縁膜106選択エッチング技術により開口するために上側開口が下側開口よりも大径をしたテーパ状に形成され,セルコンタクト109の上端部は大径になり易く,ビット線115との短絡が生じ易くなる。そのため,ビット線115のピッチ寸法の低減に制限が生じることになり,半導体記憶装置の高集積化が困難になるとともに,製造歩留りが低下する要因になっている。また,容量127はビット線115を覆う上層の層間絶縁膜122上に設けた凹部内にシリンダ状(円筒状)に形成しており,容量値を大きくするためには下部電極124と上部電極126との対向面積を増大する必要がある。この場合,層間絶縁膜122の膜厚寸法を大きくして容量の膜厚方向の寸法を大きくすると,セルコンタクト109を設けたにもかかわらず周辺回路領域でのメタルコンタクト130Aの深さがさらに深くなり,コンタクトの製造が困難になり,製造歩留りが低下してしまう。また,容量127の平面方向の面積を大きくすると,容量に対応するメモリセルの高密度化に制限を受け,半導体記憶装置の高集積化が困難になる。」(【0002】-【0005】) (1d)「【発明の実施の形態】次に,本発明の実施形態を図面を参照して説明する。図1は本発明の第1の半導体記憶装置としての第1の実施形態の半導体装置の縦断面図であり,ビット線の高密度化を図ることによって高集積化を実現したものである。図2ないし図11を参照してこの半導体装置の製造方法を説明する。先ず,図2のように,通常のDRAMと同様にシリコン基板1に浅い溝型の溝を形成し,この溝を絶縁材料で埋設した素子分離絶縁膜(STI)2を形成し,メモリセル領域と周辺回路領域を区画するとともに,メモリセル領域内の個々のセル領域を区画する。そして,前記シリコン基板1上に周辺回路領域においてのみ図示されるゲート絶縁膜3,ゲート電極4を形成し,さらに前記シリコン基板1に不純物を導入してソース・ドレイン領域5を形成してMOSトランジスタを形成し,このMOSトランジスタによりメモリセル領域にはメモリセル用トランジスタTmを,周辺回路領域には周辺回路用トランジスタTｓをそれぞれ形成する。次いで,各々のトランジスタの拡散層とゲートの全面をCｏ(コバルト)でサリサイド化してCｏシリサイド層8を形成する。その後,前記STI2の表面を含むシリコン基板1の表面には前記各トランジスタを被覆するシリコン窒化膜6が形成される。次いで,図3のように,前記メモリセル領域及び周辺回路領域の各トランジスタを覆うようにシリコン酸化膜6bを形成し,前記シリコン窒化膜6aとからなる第1の層間絶縁膜6を形成し,前記メモリセル領域ではメモリセル用トランジスタTmに対してビット線及び容量を接続するためのコンタクト用ホール7mを,前記周辺回路領域では周辺回路用トランジスタに対して後述するメタル配線を接続するためのコンタクト用ホール7ｓをそれぞれ選択エッチングにより開口する。そして,前記各コンタクト用ホール7m,7ｓを埋設するまで全面にW(タングステン)をCVD法により堆積する。その後CMP(化学機械研磨)法により第1の層間絶縁膜6の表面を平坦化してWを各コンタクト用ホール内にのみ残し,セルコンタクト9を形成する。次いで,図4のように,前記セルコンタクト9の表面が露呈されている前記第1の層間絶縁膜の表面上にシリコン酸化膜からなる第2の層間絶縁膜10を所要の厚さに形成し,前記セルコンタクト9の表面を被覆する。そして,前記第2の層間絶縁膜10には前記セルコンタクト9のうち,後述するビット線に電気接続するセルコンタクト9の直上位置のみ選択的にエッチングしてコンタクト用ホール11を開口し,前記セルコンタクト9の上面を露出する。次いで,セルコンタクトの場合と同様にコンタクト用ホール11を埋設するまでWをCVD法により堆積し,CMP法により表面を平坦化してWをコンタクト用ホール11内にのみ残し,ビット線に接続するためのビットコンタクト12を形成する。次に,図5のように,第2の層間絶縁膜10の表面上にビット線膜13としてWとTiN(窒化チタン)を積層し,その上にハードマスク膜14としてシリコン酸化膜とシリコン窒化膜の積層膜を形成する。そして,図6に示すように,図外のフォトレジストマスクを利用して前記ハードマスク膜14とビット線膜13をビット線形状にパターン形成しビット線15を形成する。このとき,図7に平面レイアウト図を示すように,前記ビットコンタクト12上に延設されるビット線15は当該ビットコンタクト12に電気接続され,さらにセルコンタクト9を介してメモリセル用トランジスタTmに電気接続されることになる。一方,ビット線15に接続されないセルコンタクト9は第2の層間絶縁膜10によって被覆されているため,ビット線15に位置ずれが生じた場合でもビット線15とセルコンタクト9が短絡することはない。次いで,前記ビット線15を覆う全面にシリコン窒化膜を所要の厚さに成長し,かつこのシリコン窒化膜をエッチバックして前記ビット線15の側面にのみ残してサイドウォール16を形成する。なお,図7は一例であり,前記各断面図の構造には対応していない。次いで,図8に示すように,前記ビット線15を覆うようにシリコン酸化膜で第3の層間絶縁膜17を形成する。そして,前記セルコンタクト9のうち,後述する容量に電気接続するセルコンタクトの直上位置,及び周辺回路領域の後述するメタル配線に電気接続するセルコンタクトの直上位置のみ選択的にエッチングしてコンタクト用ホール18m,18ｓを開口する。このとき,特にメモリセル領域のコンタクト用ホール18mに位置ずれが生じ,当該コンタクト用ホール18mの一部においてビット線15と重なる位置にコンタクト用ホール18mが開口された場合でも,ビット線15の側面のサイドウォール16がシリコン窒化膜であり第3の層間絶縁膜17のシリコン酸化膜とのエッチングの選択比によってサイドウォール16がエッチングされることはなく,セルフアラインにコンタクト用ホール18mが開口されるため,コンタクト用ホール18m内にビット線15のビット線膜13が露出されることはない。しかる上で,セルコンタクトやビットコンタクトの場合と同様にコンタクト用ホール18m,18ｓを埋設するまでWをCVD法により堆積し,CMP法により表面を平坦化してWをコンタクト用ホール内にのみ残し,メモリセル領域には容量に接続するための容量コンタクト19を形成し,周辺回路領域には後述するメタル配線に接続するための下層メタルコンタクト20を形成する。次いで,図9に示すように,全面にシリコン窒化膜からなるエッチングストッパ膜21を形成し,その上にシリコン酸化膜からなる第4の層間絶縁膜22を形成して前記容量コンタクト19及び下層メタルコンタクト20を被覆する。その上で図外のフォトレジストマスクを利用して前記容量コンタクト19の直上領域の第4の層間絶縁膜22及び前記エッチングストッパ膜21を円形にエッチングし,大径のシリンダ凹部23を形成すると同時に,前記シリンダ凹部23の底面に前記容量コンタクト19の上端面を露呈する。しかる上で,図10のように,前記シリンダ凹部23の内面を含む全面にTiN膜を形成し,シリンダ凹部23の領域のみを図外のフォトレジストマスクで覆った後,前記TiN膜をエッチバックしてシリンダ凹部23内にのみ残し下部電極24を形成する。さらに,前記下部電極24の表面にTa酸化膜等の絶縁膜を形成した後,前記シリンダ凹部23を埋め込むようにWとTiNの積層膜を形成し,これら積層膜と絶縁膜を所要のパターンに形成して上部電極26と容量絶縁膜25を形成する。これにより,シリンダ状の容量27が形成される。さらに,図1に示したように,前記容量27を覆うように第5の層間絶縁膜28を形成し,前記周辺回路領域の下層メタルコンタクト20の直上において前記第5の層間絶縁膜28,第4の層間絶縁膜22を順次選択エッチングし,さらにその下層のエッチングストッパ膜21をエッチングしてコンタクト用ホール29を開口し,下層メタルコンタクトの上端面を露出する。その上で,前記コンタクト用ホール29を埋設するまでWをCVD法により堆積し,CMP法により表面を平坦化してWをコンタクト用ホール29内にのみ残し上層メタルコンタクト30を形成する。さらに,前記第5の層間絶縁膜28上にAl(アルミニウム)膜を形成し,所要のパターンに形成してメタル配線31を形成する。このメタル配線31は前記上層メタルコンタクト30,下層メタルコンタクト20,及びセルコンタクト9を介して前記周辺回路用トランジスタTｓに電気接続されることになる。以上の工程により図1に示した半導体記憶装置が製造される。このように,第1の実施形態の半導体記憶装置では,セルコンタクト9の上端面を第2の層間絶縁膜10で覆っているので,メモリセル領域において第2の層間絶縁膜10上に形成するビット線15に位置ずれが生じた場合でも目的外のセルコンタクト9との短絡が防止できる。また,ビット線15にはサイドウォール16を形成し,当該サイドウォール16と第2及び第3の層間絶縁膜10,17のエッチング選択性を利用して容量コンタクト19のコンタクト用ホールを形成しているので,容量コンタクト19に位置ずれが生じた場合でもビット線15と容量コンタクト19との短絡が防止できる。これにより,ビット線15及び容量コンタクト19の設計上の配置マージンを小さくし,ビット線15及び容量コンタクト19の配置密度,すなわち容量27の配置密度を高めることが可能になり,高集積なDRAMの製造が実現できる。また,このようなDRAM(メモリセル)と周辺回路を一体に有する半導体装置においては,メタル配線31に対してトランジスタを電気接続するためのコンタクト構造として,下側からセルコンタクト9,下層メタルコンタクト20,上層メタルコンタクト30を積層しているため,各コンタクトの深さを低減でき,微細なコンタクトを容易に製造でき,半導体記憶装置の高集積化を図る上で有利になる。」(【0016】-【0023】) イ引用発明引用例1の上記摘記(1a)-(1d)の記載から,引用例1には,引用例1の特許請求の範囲に記載された発明の第1の実施形態として,以下に示す「半導体記憶装置」の発明(以下「引用発明」という。)が記載されているものと認められる。「(ア)シリコン酸化膜で第3の層間絶縁膜17を形成する工程と, (イ)後述する容量に電気接続するセルコンタクトの直上位置,及び周辺回路領域の後述するメタル配線に電気接続するセルコンタクトの直上位置のみ選択的に前記第3の層間絶縁膜17をエッチングしてコンタクト用ホール18m,18ｓを開口し,しかる上で,前記コンタクト用ホール18m,18ｓを埋設するまでWをCVD法により堆積し,CMP法により表面を平坦化してWをコンタクト用ホール内にのみ残し,メモリセル領域には容量に接続するための容量コンタクト19を形成し,周辺回路領域には後述するメタル配線に接続するための下層メタルコンタクト20を形成する工程と, (ウ)シリコン酸化膜からなる第4の層間絶縁膜22を形成して前記容量コンタクト19及び下層メタルコンタクト20を被覆する工程と, (エ)前記容量コンタクト19の直上領域の第4の層間絶縁膜22を円形にエッチングし,大径のシリンダ凹部23を形成すると同時に,前記シリンダ凹部23の底面に前記容量コンタクト19の上端面を露呈する工程と, (オ)前記シリンダ凹部23の内面を含む全面にTiN膜を形成して,シリンダ凹部23内にのみ残し下部電極24を形成し,さらに,前記下部電極24の表面にTa酸化膜等の絶縁膜を形成した後,前記シリンダ凹部23を埋め込むようにWとTiNの積層膜を形成し,これら積層膜と絶縁膜を所要のパターンに形成して上部電極26と容量絶縁膜25を形成して,シリンダ状の容量27を形成する工程と, (カ)前記容量27を覆うように第5の層間絶縁膜28を形成する工程と, (キ)前記周辺回路領域の下層メタルコンタクト20の直上において前記第5の層間絶縁膜28,第4の層間絶縁膜22を順次選択エッチングしてコンタクト用ホール29を開口し,下層メタルコンタクトの上端面を露出し,その上で,前記コンタクト用ホール29を埋設するまでWをCVD法により堆積し,CMP法により表面を平坦化してWをコンタクト用ホール29内にのみ残し上層メタルコンタクト30を形成する工程と, を含む製造方法によって製造した, DRAM(メモリセル)と周辺回路を一体に有する半導体装置において,メタル配線31に対してトランジスタを電気接続するためのコンタクト構造として,下側からセルコンタクト9,下層メタルコンタクト20,上層メタルコンタクト30を積層しているため,各コンタクトの深さを低減でき,微細なコンタクトを容易に製造でき,半導体記憶装置の高集積化を図る上で有利である半導体記憶装置。」ウ引用例2:国際公開第97/19468号 (2a)「〔発明の開示〕本発明の目的は,上記従来の立体型のメモリセルの有する問題を解決し,さらに微細な半導体記憶装置およびその製造方法を提供することである。本発明の他の目的は,十分大きな蓄積容量を確保することのできるキャパシタを有する半導体記憶装置およびその製造方法を提供することである。本発明のさらに他の目的は,基板にトレンチを形成することなしに,十分大きな蓄積容量を得ることができる半導体記憶装置およびその製造方法を提供することである。本発明のさらに他の目的は,メモリセル部と周辺回路部の間に大きな段差が存在せず,大きな蓄積容量を有する半導体記憶装置およびその製造方法を提供することである。上記目的を達成するため,本発明は,基板上に積層して形成された複数の絶縁膜を貫通するトレンチを形成し,このトレンチを用いてキャパシタを形成するものである。上記複数の絶縁膜の下にはさらに他の複数の絶縁膜が設けられ,これら他の複数の絶縁膜には複数の配線層が形成されている。また,上記キャパシタの上にはさらに他の絶縁膜が形成されており,他の配線層がその上に形成されている。最上層の絶縁膜上に取り出す必要がない配線は,キャパシタの下部に形成された上記複数の配線層によって行われ,必要最小限の配線のみが,複数の絶縁膜を貫通する接続プラグを介してキャパシタの下部の配線層から最上層の絶縁膜上に引き出される。そのため,配線の形成には微細加工を行う必要がなく,配線の密度も低くてよいので,配線の形成は極めて容易である。第1図を用いて本発明をさらに詳細に説明する。第1図に示したように,半導体基板1上には,メモリセルのスイッチ用トランジスタであるMOSFET(Metal Oxide Semiconductor Field Effect Transistor)につながる,ワード線4(MOSFETのゲート電極)および電荷を供給したり引き出したりするためのビット線7が形成され,さらに複数の絶縁膜6,8,10,12,14,16,18が積層して形成されて,表面が平坦化されている。上記絶縁膜14,16,18を貫通してトレンチが形成され,このトレンチの内部に下部電極19,キャパシタ絶縁膜20およびプレート電極21から構成されるキャパシタが形成されている。ワード線4やビット線7の上に厚い絶縁膜が形成されていると,ワード線4やビット線7への電気的な接続は,この厚い絶縁膜を貫通する接続プラグを介して行わねばならず,コンタクト孔の形成や金属の埋込などが困難である。しかし,本発明では,トレンチキャパシタの下部電極19とワード線4,ビット線7の間には,複数層の配線9,11が設けられ,これら複数層の配線9,11がワード線を選択するためのワード母線や,ビット線を選択するためのセレクト線として使用されている。そのため,基板の最上層まで引き上げる必要のない配線は,このような埋込配線で済ますことができ,上記厚い絶縁膜を貫通する接続プラグは不要である。上記複数層の配線9,11の上部にキャパシタが作られ,800℃程度の熱処理が行われるので,配線9,11の材料としては,この熱処理に耐えられる,タングステンやシリサイドを使用することが好ましい。銅は低抵抗という点は好ましいが,熱処理温度は500℃以下でなければならない。キャパシタ絶縁膜としてBSTやPZTなどの高誘電率の誘電体膜を使う場合には,キャパシタ自体の形成温度が400℃以下であるので,配線材料として銅を用いることができる。第1図では,埋込まれた複数層の配線9,11は,メモリセルのワード線4やビット線7の他にも,周辺回路のトランジスタの配線の一部としても使用されている。また,ビット線7と同じ層の配線7’を介して,拡散層5,5’と配線9’の間が接続されているが,配線9’を拡散層5,5’に直接接続させてもよい。ただしその場合には,拡散層5,5’と配線9’の間の反応を防ぐために,配線9’の一部をバリア金属にする必要がある。キャパシタは,実質的に上記トレンチの内側のみに形成される。これは,キャパシタの形成工程を簡略化するためである。キャパシタの下部電極19は,不純物を高濃度で含む多結晶シリコン膜からなり,この下部電極19は,接続用の多結晶シリコン13を介して上記MOSFETの拡散層5に接続されている。キャパシタ絶縁膜20としては,酸化シリコン膜と窒化膜シリコン膜の積層膜,酸化シリコン膜と五酸化タンタル膜の積層膜,窒化シリコン膜と五酸化タンタル膜の積層膜,酸化シリコン膜と窒化膜シリコンと五酸化タンタル膜の積層膜,BSTやPZTなどの強誘電体膜など,周知の各種誘電体膜を使用できる。ただし,BSTやPZTを使う際には,下部電極19やプレート電極21には,白金などの貴金属を使用する必要がある。また,下部電極19の表面積を増加させるために,表面に凹凸を形成してもよい。トレンチの深さは,2μm程度にするのが好ましいが,このようにトレンチが深くなると,埋込配線9,11と最上層の配線23の間の距離が大きくなり,アスペクト比が極めて大きな接続孔の形成およびこのような接続孔への金属の充填が必要であるため,両者の間を接続するための接続プラグを形成するのが困難になる。しかし,本発明では,第1図に示したように,トレンチは1枚の厚い絶縁膜ではなく,積層された複数の絶縁膜14,16,18を貫通して形成されている。そのため,各絶縁膜14,16,18を形成する際に,それぞれ接続孔の形成と接続用の金属の充填を行うことができる。」(明細書第10頁第8行-第14頁第15行) (2b)「次に,第8図に示したように,層間酸化膜14を全面に形成した後,埋込配線9,11にそれぞれ達するコンタクト孔を形成した。この層間酸化膜14にはトレンチが形成されて,その内壁にトレンチキャパシタが作られるが,このトレンチの深さ,すなわち,層間酸化膜10,12,14の膜厚は,ギガビット級のメモリの場合は,膜厚の合計は2μm程度とする必要がある。このように膜厚の合計が大きいと,最上層の配線とのコンタクトを形成するのは容易ではないが,本発明では,上記のように,埋込配線9,11に接続される配線の数は極めて少ないため,コンタクト孔の孔径は最小加工寸法より相当大きくてよい。たとえば,1ギガビットのメモリを形成した本実施例では,最小寸法は0.2μm以下であるが,この工程でのコンタクト孔の直径は0.5μmと大きく,アスペクト比はあまり大きくないので,コンタクト孔の形成は容易であった。次に,第9図に示したように,厚さがほぼ0.3μmのタングステン膜15をCVD法を用いて形成して,上記コンタクト孔をタングステンで埋めた。第10図に示したように,過酸化水素水を含むスラリーを研磨液として用いた周知のCMP法によって,層間酸化膜14上に堆積されたタングステンを除去し,コンタクト孔の中のみにタングステン15を残した。上記CMP法は,下地の酸化膜14に対して50倍以上の選択比でタングステンを除去できるので,酸化膜14をあまり削ることなしに,タングステンの研磨を行うことができた。第11図に示したように,膜厚ほぼ1μmの層間酸化膜16および直径0.5μmのタングステンプラグ17を同様にして形成した後,酸化膜18を全面に形成して上記タングステンプラグ17の上面を覆った。上記層間酸化膜14,16の膜厚の合計はほぼ2μm,コンタクト孔の直径はほぼ0.5μmであるから,アスペクト比はほぼ4であり,1回のタングステンの埋め込みによって,プラグを形成することができ,工程数を削減できた。次に,第12図に示したように,層間酸化膜14,16,18を貫通し,上記多結晶シリコン13の上端部を露出させるトレンチを形成した。このトレンチは,メモリセル領域のみに形成され,しかも,各トレンチの直径と深さは,それぞれ互いに同じなので,エッチング深さの制御は容易であり,エッチング時間の制御だけで,多結晶シリコン13の表面を露出させることができた。このトレンチのアスペクト比は7程度であるので,従来のドライエッチング法によって容易に形成できる。なお,層間酸化膜14の下に,窒化膜をエッチングストッパ膜として形成しておくと,トレンチ加工の制御性が向上する。第13図に示したように,キャパシタの下部電極となる膜厚50nmの多結晶シリコン膜19を全面に形成した。この多結晶シリコン膜19は上記多結晶シリコン13を介して,上記MOSFETの拡散層5と電気的に接続されている。この多結晶シリコン膜19表面に凹凸を形成した。このように,表面に凹凸を形成することによって,表面積を2倍以上にすることができ,蓄積容量を増加できた。なお,キャパシタの下部電極(蓄積電極)19には,多結晶シリコン以外にも,タングステンや窒化チタンなどを使用することができ,さらには,BSTやPZTなどの高誘電体膜や強誘電体膜をキャパシタ絶縁膜として使用した場合は,白金など貴金属が使用される。次に,第14図に示したように,上記多結晶シリコン膜19のうち,上記トレンチ内に形成された部分を残し,他の部分はCMP法を用いて除去して,キャパシタ下部電極19を各メモリセル毎に分離して形成した。第15図に示したように,上記キャパシタ下部電極19の上に,キャパシタ絶縁膜20およびプレート電極21を積層して形成した。本実施例では,上記キャパシタ絶縁膜20には,五酸化タンタル膜とシリコン酸化膜の積層膜を使用し,シリコン酸化膜厚に換算して,3nmのキャパシタ絶縁膜を実現した。キャパシタ絶縁膜はこれに限ったものではなく,従来用いられたシリコン酸化膜とシリコン窒化膜の積層膜を用いることができ,また,白金など貴金属からなる下部電極を持ちいれば,強誘電体膜をキャパシタ絶縁膜として使うことも可能である。プレート電極21としても,各種周知の導電性材料を使用できるが,本実施例では窒化チタン膜を使用した。キャパシタ絶縁膜としてシリコン酸化膜とシリコン窒化膜の積層膜を用いた場合は多結晶シリコン膜を,強誘電体膜を用いた場合はは白金を,それぞれ使用できる。次に,第16図に示したように,層間酸化膜22を全面に形成した後,この層間酸化膜22にコンタクト孔を形成して,上記プレート電極21およびタングステンのプラグ17の上端部を露出した。このコンタクト孔内を金属で埋めてプラグ23を形成した後,最上層の配線24を周知の方法を用いて形成して,本実施例の半導体記憶装置を完成した。最上層の配線は密度が非常に小さいので,寸法も非常に大きくてもよく,緩やかな設計ルールを用いることができるので形成は容易である。」(明細書第26頁第1行-第29頁末行) (3)本願補正発明8と引用発明との対比ア引用発明の「第3の層間絶縁膜17」,「容量に接続するための容量コンタクト19」,「メタル配線に接続するための下層メタルコンタクト20」,「下部電極24」,「容量絶縁膜25」,「上部電極26」,「シリンダ状の容量27」,「第5の層間絶縁膜28」及び「半導体記憶装置」は,それぞれ,本願補正発明8の「容量素子を形成しようとする下層に形成された容量コンタクト層間膜」,「第1容量コンタクト」,「第2容量コンタクト」,「下部電極」,「容量膜」,「上部電極」,「容量素子」,「コンタクト層間膜の第3膜」及び「半導体装置」に相当する。イ引用発明では,容量コンタクト19の上端面を露呈する工程の後で,シリンダ凹部23の内面を含む全面にTiN膜を形成して「下部電極24」を形成しているから,引用発明の前記「下部電極24」が前記容量コンタクト19と電気的に接続していることは明らかである。したがって,引用発明と本願補正発明8とは,「下部電極が第1容量コンタクトと電気的に接続する容量素子」を有する発明である点で一致する。ウ引用発明は,「第4の層間絶縁膜22」を円形にエッチングして大径のシリンダ凹部23を形成し,前記「第4の層間絶縁膜22」に形成された前記シリンダ凹部23内に下部電極24,容量絶縁膜25及び上部電極26からなるシリンダ状の容量27を形成するものである。一方,本願補正発明8は,下部電極,容量膜および上部電極からなる容量素子を,「第1膜及び第2膜」に形成するものである。そうすると,引用発明と本願補正発明8とは,容量素子を「膜」に形成した発明である点で一致する。エ引用発明は,第4の層間絶縁膜22及び第5の層間絶縁膜28に形成された「上層メタルコンタクト30」が,下層メタルコンタクトに電気的に接続するものである。一方,本願補正発明8は,第1膜に形成された「第1のコンタクト」が,第2容量コンタクトに電気的に接続し,第2膜及び第3膜に形成された「第2のコンタクト」が,前記「第1のコンタクト」に電気的に接続するものである。そうすると,引用発明と本願補正発明8とは,第2容量コンタクトに電気的に接続する「コンタクト」を有する発明である点で一致する。オしたがって,上記ア-エの対応関係から,本願補正発明8と引用発明との一致点及び相違点は,次のとおりであるといえる。＜一致点＞「容量素子を形成しようとする下層に形成された容量コンタクト層間膜と, 前記容量コンタクト層間膜に形成された第1容量コンタクトおよび第2容量コンタクトと, 前記容量コンタクト層間膜,前記第1容量コンタクト,及び第2容量コンタクトを覆う,膜と, 前記第1容量コンタクト上の前記膜に形成され,下部電極,容量膜および上部電極からなり,前記下部電極が前記第1容量コンタクトと電気的に接続する容量素子と, 前記容量素子及び前記膜を覆う前記コンタクト層間膜の第3膜と, 前記膜及び前記第3膜に形成され,前記第1のコンタクトと電気的に接続するコンタクトと, を有する半導体装置。」＜相違点＞・相違点1:本願補正発明8において,容量素子が形成されている「膜」が,「第1膜及び第2膜」からなる積層膜であるのに対して,引用発明では「第4の層間絶縁膜22」である点。・相違点2:本願補正発明8において,第2容量コンタクトに電気的に接続するコンタクトが,第1膜に形成された「第1のコンタクト」と,前記第1のコンタクトに電気的に接続する第2膜及び第3膜に形成された「第2のコンタクト」であるのに対して,引用発明では,下層メタルコンタクトに電気的に接続するコンタクトが,第4の層間絶縁膜22及び第5の層間絶縁膜28に形成された「上層メタルコンタクト30」である点。 (4)本願補正発明8と引用発明との相違点についての判断・相違点1についてア十分な蓄積電荷量を確保するために,半導体記憶装置に用いられているキャパシタの容量値を大きくすることが必要とされる場合があることは周知の課題である。そして,引用例1の上記摘記(1c)には「また,容量127はビット線115を覆う上層の層間絶縁膜122上に設けた凹部内にシリンダ状(円筒状)に形成しており,容量値を大きくするためには下部電極124と上部電極126との対向面積を増大する必要がある。この場合,層間絶縁膜122の膜厚寸法を大きくして容量の膜厚方向の寸法を大きくすると,セルコンタクト109を設けたにもかかわらず周辺回路領域でのメタルコンタクト130Aの深さがさらに深くなり,コンタクトの製造が困難になり,製造歩留りが低下してしまう。」ことが記載されている。そうすると,前記記載から,引用発明において「シリンダ状の容量27」の容量値を大きくする必要がある場合に,引用発明の「第4の層間絶縁膜22」の膜厚寸法を大きくすることで前記課題が解決されることが理解できるところ,同記載から,前記「第4の層間絶縁膜22」の膜厚寸法を大きくした場合に ,「周辺回路領域でのメタルコンタクト130Aの深さがさらに深くなり,コンタクトの製造が困難になり,製造歩留りが低下してしまう」という困難が新たに生じることもまた直ちに予測されるところである。イ一方,引用例2の上記摘記(2a)には「本発明の目的は,上記従来の立体型のメモリセルの有する問題を解決し,さらに微細な半導体記憶装置およびその製造方法を提供すること」,「上記絶縁膜14,16,18を貫通してトレンチが形成され,このトレンチの内部に下部電極19,キャパシタ絶縁膜20およびプレート電極21から構成されるキャパシタが形成されている。」及び「トレンチの深さは,2μm程度にするのが好ましいが,このようにトレンチが深くなると,埋込配線9,11と最上層の配線23の間の距離が大きくなり,アスペクト比が極めて大きな接続孔の形成およびこのような接続孔への金属の充填が必要であるため,両者の間を接続するための接続プラグを形成するのが困難になる。しかし,本発明では,第1図に示したように,トレンチは1枚の厚い絶縁膜ではなく,積層された複数の絶縁膜14,16,18を貫通して形成されている。そのため,各絶縁膜14,16,18を形成する際に,それぞれ接続孔の形成と接続用の金属の充填を行うことができる。」ことが記載されている。そうすると,引用例2に接した当業者であれば,上記記載から,(a)半導体記憶装置において,1枚の厚い絶縁膜に形成されたトレンチの内部に,下部電極,キャパシタ絶縁膜およびプレート電極から構成されるキャパシタが形成されている場合に,前記トレンチが深くなると,前記絶縁膜に形成される接続孔のアスペクト比が極めて大きくなり,このような1枚の厚い絶縁膜に形成される接続孔への金属の充填が困難となること,及び,(b)前記トレンチを1枚の厚い絶縁膜にではなく,積層された複数の絶縁膜を貫通して形成し,これら各絶縁膜を形成する際に,それぞれ接続孔の形成と接続用の金属の充填を行うことで,前記困難を解決することができることが理解できる。ウそして,引用発明は,「第4の層間絶縁膜22」に「シリンダ状の容量27」を有する「半導体記憶装置」に係る発明である。そうすると,引用発明は,1枚の絶縁膜にキャパシタが形成されている半導体記憶装置である点で,引用例2において,絶縁膜に形成された接続孔への金属の充填が困難となることが示されている前記(a)に示した半導体記憶装置と,構造を共通とする発明であるといえる。エしてみれば,引用発明において,「シリンダ状の容量27」の容量値を大きくする必要があり,「第4の層間絶縁膜22」の膜厚寸法を大きくした場合に,「周辺回路領域でのメタルコンタクト130Aの深さがさらに深くなり,コンタクトの製造が困難になり,製造歩留りが低下してしまう」という困難が生じることが予測されるところ,引用発明と共通する構造を有する引用例2に記載された半導体記憶装置において,前記イで検討したように「(b)前記トレンチを1枚の厚い絶縁膜にではなく,積層された複数の絶縁膜を貫通して形成することによって,これら各絶縁膜を形成する際に,それぞれ接続孔の形成と接続用の金属の充填を行うことができ,前記困難を解決して微細な半導体記憶装置を得ることができる」という課題解決手段が知られているのであるから,引用発明に前記課題解決手段を適用して,引用発明の「第4の層間絶縁膜22」に替えて複数の絶縁膜,例えば2枚の絶縁膜を用い,当該2枚の絶縁膜を貫通してトレンチを形成することによって,これら各絶縁膜を形成する際に,それぞれ接続孔の形成と接続用の金属の充填を行い前記困難を解決しようとすることは当業者が容易に想到し得たことである。したがって,引用発明において,「第4の層間絶縁膜22」を「第1膜及び第2膜」からなる積層膜で構成して,上記相違点1について本願補正発明8の構成となすことは当業者にとって容易である。また,このような構成を採用したことによる効果は当業者が予測する範囲内のものである。・相違点2についてア上記「相違点1について」で検討したように,引用発明に引用例2に記載された課題解決手段を適用して,引用発明の「第4の層間絶縁膜22」を「第1膜及び第2膜」からなる積層膜で構成し,これら各絶縁膜を形成する際に,それぞれ接続孔の形成と接続用の金属の充填を行うことで,周辺回路領域でのメタルコンタクトの深さがさらに深くなり,コンタクトの製造が困難になり,製造歩留りが低下してしまうという困難が生じることを防ぐことは当業者が容易に想到し得たことといえる。イところで,引用例2の上記摘記(2a)の「しかし,本発明では,第1図に示したように,トレンチは1枚の厚い絶縁膜ではなく,積層された複数の絶縁膜14,16,18を貫通して形成されている。そのため,各絶縁膜14,16,18を形成する際に,それぞれ接続孔の形成と接続用の金属の充填を行うことができる。」との記載から,引用例2においては,「トレンチを1枚の厚い絶縁膜にではなく,積層された複数の絶縁膜を貫通して形成し」という課題解決手段の具体的な適用において,絶縁膜を「絶縁膜14,16,18」の3枚の絶縁膜の積層で構成した構造が実施例1として記載されている。そして,引用例2の上記摘記(1b)の「層間酸化膜14を全面に形成した後,埋込配線9,11にそれぞれ達するコンタクト孔を形成した。・・・コンタクト孔の中のみにタングステン15を残した。・・・膜厚ほぼ1μmの層間酸化膜16および直径0.5μmのタングステンプラグ17を同様にして形成した後,酸化膜18を全面に形成して・・・層間酸化膜14,16,18を貫通し,上記多結晶シリコン13の上端部を露出させるトレンチを形成した。・・・層間酸化膜22を全面に形成した後,この層間酸化膜22にコンタクト孔を形成して,上記プレート電極21およびタングステンのプラグ17の上端部を露出した。このコンタクト孔内を金属で埋めてプラグ23を形成した・・・」との記載から,引用例2に記載された前記実施例1においては,「層間酸化膜14を全面に形成した後,コンタクト孔を形成して,前記コンタクト孔の中のみにタングステン15を残し」,「膜厚ほぼ1μmの層間酸化膜16および直径0.5μmのタングステンプラグ17を同様にして形成し」,「酸化膜18を全面に形成して,層間酸化膜22を全面に形成した後,この層間酸化膜22にコンタクト孔を形成して,タングステンのプラグ17の上端部を露出し,このコンタクト孔内を金属で埋めてプラグ23を形成」された半導体記憶装置の構造が記載されている。そうすると,引用例2においては,「トレンチを1枚の厚い絶縁膜にではなく,積層された複数の絶縁膜を貫通して形成し」という課題解決手段を,1枚の厚い絶縁膜を「絶縁膜14,16,18」の3枚の絶縁膜の積層膜で構成することで実現し,「各絶縁膜14,16,18を形成する際に,それぞれ接続孔の形成と接続用の金属の充填を行うことができる」という課題解決手段を,絶縁膜14及び絶縁膜16については,各絶縁膜の形成後に接続孔の形成と接続用の金属の充填を行うものの,最上層の絶縁膜18については,酸化膜18の形成後に直ちには接続孔の形成と接続用の金属の充填は行わず,上面に層間酸化膜22を形成した後に接続孔の形成と接続用の金属の充填を行うことが示されている。ウしてみれば,引用発明に引用例2に記載された課題解決手段を適用して,「第4の層間絶縁膜22」を「第1膜及び第2膜」からなる積層膜で構成し,これら各絶縁膜を形成する際に,それぞれ接続孔の形成と接続用の金属の充填を行うことで,周辺回路領域でのメタルコンタクトの深さがさらに深くなり,コンタクトの製造が困難になり,製造歩留りが低下してしまうという困難が生じることを防ぐことにあたり,引用例2に記載された前記実施例1に記載された構造を参酌して,引用発明の「第4の層間絶縁膜22」を「第1膜及び第2膜」からなる積層膜とした場合において,前記「第1の膜」に対しては「第1のコンタクト」を形成し,他方,最上層の膜に相当する前記「第2の膜」に対しては,引用発明の前記「第4の層間絶縁膜22」の上の「第5の層間絶縁膜28」を形成した後に前記第1のコンタクトに接続する接続孔を形成して「第2のコンタクト」を形成することは当業者が容易に想到し得たことである。したがって,引用発明において,上記相違点2について本願補正発明8の構成となすことは当業者にとって容易である。また,このような構成を採用したことによる効果は当業者が予測する範囲内のものである。エなお,審判請求人は審尋の回答書において「(2)なお,審判請求書においても記載いたしましたが,引用文献2の第1図において,接続プラグ17上の接続プラグ23は,絶縁層18及び層間酸化膜22を貫通しています。このため,当業者が引用文献2の技術を引用文献1に適用する場合,引用文献2の第1図を参考にして,第4の層間絶縁膜22と第5の層間絶縁膜28の境界でコンタクトをつなぐこともあり得ます。しかし,この第1図においては,接続プラグ17の下の接続プラグ15(本願の第2容量コンタクトに相当)も,絶縁層14及び絶縁層12を貫通しています。そして,引例1及び引例2のいずれにおいても,引用文献2の接続プラグ23の構造のみを抽出して接続プラグ17の構造を抽出しないことについては,示唆がありません。従って当業者が,引用文献2の第1図を参考にした場合,接続プラグ23のみではなく接続プラグ17の構造も参考にして,引例1の図1の第3の層間絶縁膜17と第4の層間絶縁膜22の境界においても,コンタクトをつなぐはずです。この場合,本願の請求項1,8とは異なる構造になります。」と主張するのでこの点について検討する。引用発明において,「第4の層間絶縁膜22と第5の層間絶縁膜28の境界でコンタクトをつなぐこと」と,「第3の層間絶縁膜17と第4の層間絶縁膜22の境界においても,コンタクトをつなぐ」ことは,相互に独立した構成であって,両者の態様を個々に設定することに何らの困難も認められない。一方,引用例1の上記摘記(1d)には「また,このようなDRAM(メモリセル)と周辺回路を一体に有する半導体装置においては,メタル配線31に対してトランジスタを電気接続するためのコンタクト構造として,下側からセルコンタクト9,下層メタルコンタクト20,上層メタルコンタクト30を積層しているため,各コンタクトの深さを低減でき,微細なコンタクトを容易に製造でき,半導体記憶装置の高集積化を図る上で有利になる。」と記載されている。すなわち,引用発明においては,コンタクト構造が「下層メタルコンタクト20」と「上層メタルコンタクト30」との積層構造となっていること,すなわち,第3の層間絶縁膜17と第4の層間絶縁膜22の境界において,コンタクトがつながっていない構成には,「各コンタクトの深さを低減でき,微細なコンタクトを容易に製造でき,半導体記憶装置の高集積化を図る上で有利になる。」という効果が伴っているといえる。してみれば,引用発明に引用例2に記載された課題解決手段を適用するにあたり,審判請求人が主張するように「引例1の図1の第3の層間絶縁膜17と第4の層間絶縁膜22の境界においても,コンタクトをつな」いだ場合には,前記「各コンタクトの深さを低減でき,微細なコンタクトを容易に製造でき,半導体記憶装置の高集積化を図る上で有利になる。」という効果を減ずることになることは当業者であれば理解するから,引用発明に引用例2に記載された課題解決手段を適用するにあたり,第3の層間絶縁膜17と第4の層間絶縁膜22の境界のコンタクトの態様については変更を行わないようにすることは,格別のこととは認められない。したがって,審判請求人の前記主張は採用することができない。 (5)本願補正発明8についての判断相違点1-2については,以上のとおりであるから,本願補正発明8は,上記引用例1-2に記載された発明に基いて当業者が容易に発明をすることができたものである。したがって,本願補正発明8は,特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。 5 補正の却下の決定のむすびしたがって,本件補正は,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3 本願発明について 1 本願発明平成24年3月6日に提出された手続補正書による補正は上記のとおり却下され,平成23年10月6日に提出された手続補正書による補正が,同年11月30日に却下されているので,本願の請求項1-14に係る発明は,平成22年10月1日に提出された手続補正書によって補正された明細書,特許請求の範囲及び図面の記載からみて,その特許請求の範囲の請求項1-14に記載されている事項により特定されるとおりのものであるところ,そのうち,請求項8に係る発明(以下「本願発明8」という。)は,次のとおりであると認める。「【請求項8】容量素子を形成しようとする下層に形成された容量コンタクト層間膜と, 前記容量コンタクト層間膜に形成された第1容量コンタクトおよび第2容量コンタクトと, 前記容量コンタクト層間膜,前記第1容量コンタクト,及び第2容量コンタクトを覆う,コンタクト層間膜の第1膜と, 前記第1膜に形成され,前記第2容量コンタクトと電気的に接続する第1のコンタクトと, 前記第1のコンタクト及び前記第1膜を覆う,前記コンタクト層間膜の第2膜と, 前記第1容量コンタクト上の前記第1膜及び前記第2膜に形成され,下部電極,容量膜および上部電極からなり,前記第1容量コンタクトと電気的に接続する容量素子と, 前記容量素子及び前記第2膜を覆う前記コンタクト層間膜の第3膜と, 前記第2膜及び前記第3膜に形成され,前記第1のコンタクトと電気的に接続する第2のコンタクトと, を有する半導体装置。」 2 進歩性について (1)引用例及びその記載事項原査定の拒絶の理由に引用され,本願の出願前に頒布された刊行物である引用例1-2に記載されている事項は,上記「第2 4 (2)引用例とその記載事項,及び,引用発明」の項で指摘したとおりである。 (2)当審の判断本願発明8を特定するに必要な事項を全て含み,さらに具体的に限定したものに相当する本願補正発明8が,前記「第2 4 (4)本願補正発明8と引用発明との相違点についての判断」に記載したとおり,引用例1-2に記載された発明に基いて当業者が容易に発明をすることができたものであるから,本願発明8も同様に,引用例1-2に記載された発明に基いて当業者が容易に発明をすることができたものである。第4 むすび以上のとおり,本願の請求項8に係る発明は,引用例1-2に記載された発明に基いて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができないものである。したがって,本願の他の請求項に係る発明については検討するまでもなく,本願は拒絶をすべきものである。よって,結論のとおり審決する。
審理終結日	2013-04-15
結審通知日	2013-04-16
審決日	2013-05-02
出願番号	特願2003-324953(P2003-324953)
審決分類	P 1 8・ 121- Z (H01L) P 1 8・ 575- Z (H01L)
最終処分	不成立
前審関与審査官	宮部裕一、井原純
特許庁審判長	北島健次
特許庁審判官	加藤浩一恩田春香
発明の名称	半導体装置およびその製造方法
代理人	天城聡
代理人	速水進治

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