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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1275756
審判番号 不服2012-370  
総通号数 164 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-08-30 
種別 拒絶査定不服の審決 
審判請求日 2012-01-10 
確定日 2013-06-19 
事件の表示 特願2005-356389「薄膜トランジスタアレイ基板およびその製造方法」拒絶査定不服審判事件〔平成18年 7月20日出願公開、特開2006-191016〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成17年12月9日(パリ条約による優先権主張2004年12月30日、大韓民国)の出願であって、平成21年9月1日付けの拒絶理由通知に対して、平成22年1月12日に手続補正書及び意見書が提出され、同年10月27日付けの最後の拒絶理由通知に対して、平成23年1月19日に手続補正書及び意見書が提出されたが、前記平成23年1月19日に提出された手続補正書でした補正は同年9月12日付けで補正の却下の決定がなされるとともに、同日付けで拒絶査定がされ、これに対し、平成24年1月10日に審判請求がされるとともに手続補正書が提出されたものである。
そして、平成24年5月28日付けでなされた審尋に対して、同年8月27日に回答書が提出されたものである。


第2 補正却下の決定

[補正却下の決定の結論]
平成24年1月10日に提出された手続補正書による補正(以下「本件補正」という。)は、次の理由によって却下する。

[理由]
1 本件補正の内容
本件補正は、特許請求の範囲と明細書を補正するものであり、そのうち、特許請求の範囲の請求項6については、以下のとおりに補正するものである。

〈補正事項1〉
補正前の請求項6の「前記ゲート絶縁膜、半導体層、金属層をパターニングして、前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド位置にパターンを形成する段階」を、補正後の請求項6の「前記半導体層、金属層及びゲート絶縁膜をパターニングして、前記ゲートラインおよびデータライン、薄膜領域、ゲートパッドおよびデータパッド位置に半導体パターンとデータ金属パターンを形成し、前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の前記ゲート絶縁膜は除去される段階」と補正する。

〈補正事項2〉
補正前の請求項6の「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体層」を、補正後の請求項6の「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン」と補正するとともに、補正前の請求項6の「前記半導体層上に形成されたチャンネル保護膜」を、補正後の請求項6の「前記半導体パターン上のみに形成されたチャンネル保護膜」と補正する。

2 補正目的の適否と新規事項の有無
〈補正事項1について〉
補正事項1は、補正前の「前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド位置」に「形成」する「パターン」を、「半導体パターンとデータ金属パターン」に限定するとともに、「前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の前記ゲート絶縁膜は除去される」ことを限定するものである。
ここで、前記「薄膜トランジスタ領域」に対応する「領域」として、補正後の請求項6には「薄膜領域」と記載され、補正前の「薄膜トランジスタ領域」の「トランジスタ」を削除して、一見すると概念的に拡張されている。しかし、補正後の請求項6には、前記「薄膜領域」の記載の後に「前記薄膜トランジスタ領域」と記載され、この記載の他には「薄膜トランジスタ領域」という記載は、存在しない。してみれば、補正後の請求項6においては、前記「薄膜領域」を指して「前記薄膜トランジスタ領域」と記載していることは明らかであり、すなわち、補正後の請求項6の「薄膜領域」とは「薄膜トランジスタ領域」の意味である。よって、前記「トランジスタ」の記載の削除は、補正後の請求項6の範囲を、補正前に比して、実質的に変更するものでない。
したがって、補正事項1は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下「特許法第17条の2第4項」という。)の第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そして、補正事項1は、本願の願書に最初に添付した明細書の段落【0066】及び【0067】の記載に基づくと認められるから、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下「特許法第17条の2第3項」という。)の規定に適合する。

〈補正事項2について〉
補正事項2は、補正前の「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体層」を、「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン」と明りょうにするとともに、補正前の「前記半導体層上に形成されたチャンネル保護膜」を、「前記半導体パターン上のみに形成されたチャンネル保護膜」と明りょうにした上で限定する補正であり、特許法第17条の2第4項の、第4号に掲げる明りょうでない記載の釈明を目的とするとともに、第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そして、補正事項2は、本願の願書に最初に添付した明細書の段落【0037】、【0073】及び【0083】の記載に基づくと認められるから、特許法第17条の2第3項の規定に適合する。

3 独立特許要件
以上のように、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含む。
そこで、以下、本件補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項に規定する独立特許要件を満たすか)どうかを、請求項6に係る発明について検討する。

(1)補正発明
本件補正後の請求項6に係る発明(以下「補正発明」という。)は、次のとおりである。

【請求項6】
「基板上にゲート電極、ゲートライン、ゲートパッドを形成する段階と、
前記ゲート電極上にゲート絶縁膜、半導体層、金属層を形成する段階と、
前記半導体層、金属層及びゲート絶縁膜をパターニングして、前記ゲートラインおよびデータライン、薄膜領域、ゲートパッドおよびデータパッド位置に半導体パターンとデータ金属パターンを形成し、前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の前記ゲート絶縁膜は除去される段階と、
前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン、前記半導体パターン上のみに形成されたチャンネル保護膜と前記ドレイン電極と接触して形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する段階と、
前記ゲート電極と接続されたゲートラインと、前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極とからなるストレッジキャパシタを形成する段階と
を含み、
前記画素電極は、前記基板と接触する
ことを特徴とする薄膜トランジスタアレイ基板の製造方法。」

(2)引用例の表示
引用例1:特開2001-250958号公報
引用例2:特開平11-274505号公報

(3)引用例1の記載、引用発明及び引用例2の記載
(3-1)引用例1の記載
原査定の根拠である拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である、特開2001-250958号公報(以下「引用例1」という。)には、「アクティブマトリックス基板およびその製造方法」(発明の名称)に関して、図13?図18、図119?図124、図179、図180とともに、次の記載がある(下線は、参考のため、当審において付した。以下、同様。)。

ア 発明の背景等
・「【0001】
【発明の属する技術分野】本発明は液晶表示装置に用いるアクティブマトリックス基板およびその製造方法に係わり、特に製造工程が簡略化されしかも特性に優れたアクティブマトリックス基板および歩留が改善されたその製造方法に関する。」
・「【0017】しかし、特開平7-175084号公報や特開平8-146462号公報の方法は信号線の金属層や透明導電層あるいは保護絶縁層のエッチング中にエッチング液のしみ込みにより信号線が断線したり、下層の走査線やゲート電極などの回路要素が侵食されたり、あるいはまた、走査線と信号線がショートしたりして、歩留やアクティブマトリックス基板としての特性に問題があるため、実用化が困難であった。本発明は前記の課題を解決するためになされたものであり、従って、その目的は、特性に優れしかも少ない製造工程で歩留よく製造することができるアクティブマトリックス基板およびその製造方法を提供することにある。」

イ 実施形態3
・「【0205】(実施形態3)図13(a)は実施形態3のアクティブマトリックス基板の1画素領域を示す透視平面図であり、図13(b)はその線A-A’で切った断面図、図13(c)はその線B-B’で切った断面図である。また図14?図17はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第1工程?第3工程およびTFTのチャネル形成後を示す。図13と同様に、図14?図16の(a)は1画素領域を示す透視平面図、図14?図16の(b)、(c)と図17(a)、(b)はそれぞれ前記線A-A’、線B-B’で切った断面図である。また図18(a)はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図18(b)?(d)はそれぞれこの端子部分の第1工程?第3工程を示す図である。この実施形態3のアクティブマトリックス基板は、ガラス基板1上に第1の導体層10からなる複数の走査線11と第2の導体層50からなる複数の信号線31とがゲート絶縁層2を介して直交して配列され、この走査線11と信号線31との交点付近のTFT部Tfに、走査線11から延びるゲート電極12と、このゲ-ト電極にゲート絶縁層2を介して対向する島状のアモルファスシリコン層21およびn^(+)アモルファスシリコン層22からなる半導体層20と、この半導体層上に第2の導体層50からなりチャネルギャップ23を隔てて形成された一対のドレイン電極32およびソース電極33とからなる逆スタガ型TFTが形成され、走査線11と信号線31とに囲まれた光が透過する窓部Wdに透明導電層40からなる画素電極41が形成され、ドレイン電極32は信号線31に、ソース電極33は画素電極41にそれぞれ接続されてTN型のアクティブマトリックス基板を構成している。
【0206】このアクティブマトリックス基板において、走査線11、ゲート電極12を形成する第1の導体層10はAlを主体とし例えばNdを含む合金から形成されている。また信号線31、ドレイン電極32、ソース電極33を形成する第2の導体層50は、いずれもCrからなる金属層30の上にITOからなる透明導電層40を積層して形成され、信号線31の下層には信号線と同一形状の半導体層20が形成されていて、この半導体層20および信号線の金属層30が透明導電層40で被覆されている。ソース電極33の上層をなす透明導電層40は窓部Wdのゲート絶縁層2上に延びて画素電極41を形成している。
【0207】画素電極41は、前段の走査線11内に形成される蓄積共通電極72上にゲート絶縁層2を介して重畳するように延びて蓄積容量電極71を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層2を介して一部が画素電極41の1辺部と重畳するように、第1の導体層10からなる遮光層17が形成されている。
【0208】この実施形態3のアクティブマトリックス基板は、順次以下に示す4工程で製造することができる。
(第1工程) 図14(a)?(c)および図18(b)に示すように、まずガラス基板1上にスパッタリングにより約250nmのAl-Nd合金を成膜して第1の導体層10を形成し、フォトリソグラフィ工程を通して、走査線11と、走査線端子部位GSに形成される走査線端子部11aと、それぞれの画素領域において走査線11からTFT部Tfに延びるゲート電極12と、前段の走査線11内に形成される蓄積共通電極72と、遮光層17とを残して導体層10をエッチング除去する。
(第2工程) 図15(a)?(c)および図18(c)に示すように、上記基板上にプラズマCVDにより連続して約400nmのシリコン窒化膜からなるゲート絶縁層2と、約250nmのアモルファスシリコン層21および約50nmのn^(+)アモルファスシリコン層22からなる半導体層20と、引き続きスパッタリングにより約200nmのCrからなる金属層30とを成膜し、フォトリソグラフィ工程を通して、信号線31と、信号線端子部位DSに形成される信号線端子部31aと、共通配線および共通配線端子部(図示せず)と、それぞれの画素領域において信号線31からTFT部Tfを通って窓部Wdに延びる突出部34とを残して金属層30および半導体層20を順次エッチング除去する。このとき信号線31の側面には金属層30の下にアモルファスシリコン層21およびn^(+)アモルファスシリコン層22からなる半導体層20が側面を一致させて露出している。同様に信号線端子部31aおよび共通配線端子部にも金属層30と半導体層20とが積層されて形成される。
(第3工程) 図16(a)?(c)および図18(d)に示すように、上記基板上にスパッタリングにより約50nmのITOを成膜して透明導電層40を形成し、フォトリソグラフィ工程を通して、信号線31およびその側面を覆う部分と、信号線端子部31aと、共通配線および共通配線端子部(図示せず)と、それぞれの画素領域において信号線31からTFT部Tfに延びるドレイン電極32と、ドレイン電極とチャネルギャップ23を隔てて対向配置されるソース電極33と、画素電極41とを残して透明導電層40をエッチング除去し、次いで露出した金属層30をエッチング除去する。この際、画素電極41の辺部は蓄積容量部Cpにおいて蓄積共通電極72と重畳するように延ばして蓄積容量電極71を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層17と少なくとも一部が重畳するように形成する。次に図17(a)、(b)に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の透明導電層40をマスクとして露出したn^(+)アモルファスシリコン層22をエッチング除去してチャネルギャップ23を形成する。
(第4工程) 図13(a)?(c)および図18(a)に示すように、上記基板上にプラズマCVDにより約150nmのシリコン窒化膜からなる保護絶縁層3を成膜し、フォトリソグラフィ工程を通して、画素電極41および信号線端子部31aおよび共通配線端子部(図示せず)上の保護絶縁層3と、走査線端子部11a上の保護絶縁層3およびゲ-ト絶縁層2をエッチング除去して、透明導電層40からなる画素電極41と、金属層30および透明導電層40の積層膜からなる信号線端子35および共通配線端子(図示せず)と、第1の導体層10からなる走査線端子15とを露出させる。最後に約280℃のアニール工程を経てアクティブマトリックス基板を完成させる。」

ウ 実施形態21
・「【0325】(実施形態21)図119(a)は実施形態21のアクティブマトリックス基板の1画素領域を示す透視平面図であり、図119(b)はその線A-A’で切った断面図、図119(c)はその線B-B’で切った断面図、図119(d)はその線C-C’で切った断面図である。また図120?図123はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第1工程?第3工程およびTFTのチャネル形成後を示す。図119と同様に、図120?図122の(a)は1画素領域を示す透視平面図、図120?図122の(b)、(c)、(d)と図123(a)、(b)、(c)はそれぞれ前記線A-A’、線B-B’、線C-C’で切った断面図である。また図124(a)はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図124(b)?(d)はそれぞれこの端子部分の第1工程?第3工程を示す図である。この実施形態21のアクティブマトリックス基板は、ガラス基板1上に第1の導体層10からなる複数の走査線11と複数の信号線31とが直交して配列され、この走査線11と信号線31との交点付近のTFT部Tfに、走査線11から延びるゲート電極12と、このゲ-ト電極にゲート絶縁層2を介して対向する島状のアモルファスシリコン層21およびn^(+)アモルファスシリコン層22からなる半導体層20と、この半導体層上に第2の導体層からなりチャネルギャップ23を隔てて形成された一対のドレイン電極32およびソース電極33とからなる逆スタガ型TFTが形成され、走査線11と信号線31とに囲まれた光が透過する窓部Wdに透明導電層40からなる画素電極41が形成され、ドレイン電極32は信号線31に、ソース電極33は画素電極41にそれぞれ接続されてTN型のアクティブマトリックス基板を構成している。
【0326】このアクティブマトリックス基板において、信号線31は、ガラス基板1上で隣合う走査線11の間に走査線と非接触に形成された第1の導体層10からなる下層信号線18と、隣接する画素領域の走査線11を挟んで対向する下層信号線18に金属層30および半導体層20およびゲート絶縁層2を貫通する開口部65を通して透明導電層40が接続する第2の導体層50からなる上層信号線36とから形成されている。
【0327】走査線11、ゲート電極12、下層信号線18を形成する第1の導体層10は、AlまたはAlを主体とする合金からなる下層金属層10AとTiなどの高融点金属またはその窒化膜からなる上層金属層10Bとを積層して形成されている。また上層信号線36、ドレイン電極32、ソース電極33を形成する第2の導体層50は、Crからなる金属層30上にITOからなる透明導電層40を積層して形成されている。画素電極41は、ソース電極33上層の透明導電層40がゲート絶縁層2と半導体層20と金属層30との積層膜の側面を覆うようにガラス基板1上に垂下し、さらにガラス基板1上を窓部Wdに延びて形成されている。また走査線11と共に形成されたガラス基板1上の導体層10の側面は全てゲート絶縁層2で被覆されている。またTFT部Tfのチャネルギャップ23が延びる方向のアモルファスシリコン層21の両側の側面の一部が保護絶縁層3で被覆されている。
【0328】なお画素電極41は、前段の走査線11内に形成される蓄積共通電極72上にゲート絶縁層2を介して重畳するように延びて蓄積容量電極71を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層2を介して一部が画素電極41の1辺部と重畳するように、第1の導体層10からなる遮光層17が形成されている。
【0329】この実施形態21のアクティブマトリックス基板は、順次以下の4工程で製造することができる。
(第1工程) 図120(a)?(d)および図124(b)に示すように、まずガラス基板1上にスパッタリングにより連続して約200nmのAlからなる下層金属層10Aと約100nmのTiからなる上層金属層10Bとを成膜して第1の導体層10を形成し、フォトリソグラフィ工程を通して、走査線11と、それぞれの画素領域において走査線11からTFT部Tfに延びるゲート電極12と、隣合う走査線11の間にこの走査線と非接触に形成され信号線31の一部となる下層信号線18と、前段の走査線11内に形成される蓄積共通電極72と、遮光層17とを残して第1の導体層10をエッチング除去する。
(第2工程) 図121(a)?(d)および図124(c)に示すように、上記基板上にプラズマCVDにより連続して約400nmのシリコン窒化膜からなるゲート絶縁層2と、約250nmのアモルファスシリコン層21および約50nmのn^(+)アモルファスシリコン層22からなる半導体層20と、引き続きスパッタリングにより約200nmのCrからなる金属層30とを成膜する。次にフォトリソグラフィ工程を通して、ゲート電極12上の長さ方向先端側の開口部61、ゲート電極基部の走査線11上の開口部62、下層信号線18の両端部上に形成される開口部65および走査線端部11b上に形成される開口部63を除き、少なくとも前記第1の導体層10(走査線11、ゲート電極12、下層信号線18、遮光層17)の上面および側面全体がゲート絶縁層2で覆われるように残して金属層30および半導体層20およびゲート絶縁層2を順次エッチング除去する。これによって窓部Wdから金属層30および半導体層20およびゲート絶縁層2が除去されてガラス基板1が露出すると共に、それぞれ第1の導体層10に達する開口部61、62、63、65が形成される。
(第3工程) 図122(a)?(d)および図124(d)に示すように、上記基板上にスパッタリングにより約50nmのITOからなる透明導電層40を形成し、フォトリソグラフィ工程を通して、走査線端部11b上に形成された開口部63を通して走査線端部11bに接続する接続電極部42と、この接続電極部からさらに金属層30上を走査線端子部位GSに延びて形成される走査線端子部11aと、信号線端子部位DSに形成される信号線端子部31aと、隣接する画素領域の走査線11を挟んで対向する下層信号線18に金属層30および半導体層20およびゲート絶縁層2を貫通する開口部65を通して接続する上層信号線36と、共通配線および共通配線端子部(図示せず)と、それぞれの画素領域において、上層信号線36からTFT部Tfに延びるドレイン電極32と、画素電極41と、この画素電極からTFT部Tfに延びてドレイン電極32とチャネルギャップ23を隔てて対向配置されるソース電極33とを残して透明導電層40をエッチング除去し、次いで露出した金属層30をエッチング除去する。この際、画素電極41の辺部は蓄積容量部Cpにおいて蓄積共通電極72と重畳するように延ばして蓄積容量電極71を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層17と少なくとも一部が重畳するように形成する。次に図123(a)?(c)に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の透明導電層40をマスクとして露出したn^(+)アモルファスシリコン層22をエッチング除去する。これによってチャネルギャップ23が形成されると共にこのチャネルギャップが延びる方向に開口部61、62を越えてアモルファスシリコン層21が露出する。
(第4工程) 図119(a)?(d)および図123(a)に示すように、上記基板上にプラズマCVDにより約150nmのシリコン窒化膜からなる保護絶縁層3を形成し、フォトリソグラフィ工程を通して、画素電極41および走査線端子部11aおよび信号線端子部31aおよび共通配線端子部(図示せず)上の保護絶縁層3と、少なくとも上層信号線36の上面および側面全体が保護絶縁層3で覆われるようにかつTFT部Tfの半導体層が形成されるように残して、保護絶縁層3およびアモルファスシリコン層21を順次エッチング除去する。この際、開口部61、62と保護絶縁層3の辺部とを交差させ、前記開口部61、62に露出したアモルファスシリコン層21のチャネルギャップ23側の側面の一部を保護絶縁層の辺部が垂下して覆うようにTFT部Tfの保護絶縁層3を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。これによって透明導電層40からなる画素電極41と、金属層30および透明導電層40の積層膜からなる走査線端子15および信号線端子35および共通配線端子(図示せず)とを露出させる。最後に約280℃のアニール工程を経てアクティブマトリックス基板を完成させる。
【0330】なおここでは第1の導体層にAlとTiの積層膜を用いた形態を示したが、Alの下にさらにTiなどの高融点金属の下敷膜を形成してTiとAlとTiの3層の積層膜にしてもよいし、CrやMoの単層膜であってもよい。また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のTFTの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のTFTであってもよい。
【0331】実施形態21のTN型アクティブマトリックス基板は、4工程で製造できるので、生産効率と歩留が向上する。またこのアクティブマトリックス基板は、信号線の一部が下層信号線として画素電極と異なる層に形成されているので、信号線と画素電極とのショートを低減でき、歩留を向上することができる。信号線の金属層や透明導電層のエッチング時に走査線などの回路要素の侵食が防止される効果、静電保護の効果、TFTの信頼性向上の効果、走査線や信号線の低抵抗化などの効果および絶縁耐圧や開口率の向上の効果については、実施形態18と全く同様である。」

エ 実施形態39
・「【0422】(実施形態39)図179(a)はこのアクティブマトリックス基板の1画素領域を示す透視平面図であり、図179(b)はその線D-D’で切った蓄積容量部Cpの断面図である。また図180(a)?(d)はこのアクティブマトリックス基板における蓄積容量部Cpの製造工程を示す図で、それぞれ第1工程?第3工程およびTFTのチャネル形成後を示す。
【0423】実施形態39のアクティブマトリックス基板は、蓄積容量部Cpが前段の走査線11の導体層10と当該画素領域Pxの画素電極41から延びる透明導電層40とがゲート絶縁層2および半導体層20からなる積層膜を介して互いに対向配置されて形成されている。そしてこの蓄積容量部Cpでは、透明導電層40および金属層30および半導体層20の末端側面が一致している。このアクティブマトリックス基板の蓄積容量部Cp以外の構成、製造方法は実施形態18に示したものと同じであるので、ここでは説明を省略する。
【0424】このアクティブマトリックス基板は、実施形態18の製造工程内で順次下記の4工程で製造することができる。
(第1工程) 図180(a)に示すように、ガラス基板1上にスパッタリングにより連続して約200nmのAlからなる下層金属層10Aと約100nmのTiからなる上層金属層10Bとを成膜して第1の導体層10を形成し、フォトリソグラフィ工程を通して、当該画素領域Pxの前段の走査線11を各画素領域の蓄積容量部Cpに蓄積共通電極72が形成されるように残して第1の導体層10をエッチング除去する。
(第2工程) 図180(b)に示すように、上記基板上にプラズマCVDにより連続して約400nmのシリコン窒化膜からなるゲート絶縁層2と、約250nmのアモルファスシリコン層21および約50nmのn^(+)アモルファスシリコン層22からなる半導体層20と、引き続きスパッタリングにより約200nmのCrからなる金属層30とを成膜する。次にフォトリソグラフィ工程を通して、走査線11の上面および側面全体がゲート絶縁層2で覆われるように残して金属層30および半導体層20およびゲート絶縁層2を順次エッチング除去する。
(第3工程) 図180(c)に示すように、上記基板上にスパッタリングにより約50nmのITOからなる透明導電層40を形成し、フォトリソグラフィ工程を通して、画素電極41から蓄積容量部Cpに延びる蓄積容量電極71が形成されるように残して透明導電層40をエッチング除去し、次いで露出した金属層30をエッチング除去する。次に図180(d)に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の透明導電層40をマスクとして、露出したn^(+)アモルファスシリコン層22をエッチング除去する。
(第4工程) 図179(b)に示すように、上記基板上にプラズマCVDにより約150nmのシリコン窒化膜からなる保護絶縁層3を形成し、フォトリソグラフィ工程を通して、蓄積容量部Cpが形成された部分の保護絶縁層3およびアモルファスシリコン層21を順次エッチング除去する。」

オ 図面の記載
・図119(b)には、「TFT部Tfに…(中略)…チャネルギャップ23を隔てて形成された一対のドレイン電極32およびソース電極33とからなる逆スタガ型TFTが形成され…(中略)…アクティブマトリックス基板」(段落【0325】)が、示されている。
・図119(b)、図122(b)、図123(b)の記載を参照すると、画素電極41がガラス基板1と接触していることが、示されている。
・図121(b)(図119も参照)には、TFT部Tfに半導体層20と金属層30が残されていることが、示されている。
・図124(c)の走査線端子部位GSには、半導体層20と金属層30が残されていることが、示されている。また、図124(c)の信号線端子部位DSにも、半導体層20と金属層30が残されていることが、示されている。

(3-2)引用発明
引用例1には、主に、実施形態21の記載を中心として、次の発明(以下「引用発明」という。)が記載されているといえる。

「ガラス基板1上に第1の導体層10を形成し、フォトリソグラフィ工程を通して、ゲート電極12と、走査線端部11bを含む走査線11と、下層信号線18と、蓄積共通電極72とを形成する第1工程と、
前記ゲート電極12上にゲート絶縁層2と、アモルファスシリコン層21とn^(+)アモルファスシリコン層22からなる半導体層20と、金属層30とを成膜する段階と、
少なくとも前記走査線11、前記ゲート電極12、前記下層信号線18の上面および側面全体が前記ゲート絶縁層2で覆われるように残して前記金属層30および前記半導体層20および前記ゲート絶縁層2を順次エッチング除去することにより、窓部Wdから前記金属層30および前記半導体層20および前記ゲート絶縁層2が除去されて前記ガラス基板1が露出すると共に、それぞれ前記第1の導体層10に達する開口部61、62、63、65が形成され、この結果、TFT部Tfと、走査線端子部位GSと、信号線端子部位DSとに前記半導体層20と金属層30が残される段階と、
からなる第2工程と、
前記ガラス基板1上に透明導電層40を形成し、フォトリソグラフィ工程を通して、前記走査線端部11b上に形成された前記開口部63を通して前記走査線端部11bに接続する接続電極部42と、前記接続電極部42からさらに前記金属層30上を前記走査線端子部位GSに延びて形成される走査線端子部11aと、前記信号線端子部位DSに形成される信号線端子部31aと、上層信号線36と、それぞれの画素領域において、前記上層信号線36からTFT部Tfに延びるドレイン電極32と、前記ガラス基板1と接触する画素電極41と、前記画素電極41からTFT部Tfに延びた前記ドレイン電極32とチャネルギャップ23を隔てて対向配置されるソース電極33とを残して前記透明導電層40をエッチング除去し、次いで露出した金属層30をエッチング除去し、この際、前記画素電極41の辺部は蓄積容量部Cpにおいて前記蓄積共通電極72と重畳するように延ばして蓄積容量電極71を形成する段階を含む第3工程と、
少なくとも前記TFT部Tfが覆われるように保護絶縁層3を形成する段階を含む第4工程と、
を有することを特徴とする前記TFT部Tfに薄膜トランジスタ構造が形成されたアクティブマトリックス基板の製造方法。」

(3-3)引用例2の記載
原査定の根拠である拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平11-274505号公報(以下「引用例2」という。)には、「薄膜トランジスタ構造およびその製造方法」(発明の名称)に関して、図4とともに、次の記載がある。

・「【0042】[実施例3]図4(a)?(e)に基づいて本発明の第三の実施例として逆スタガード型薄膜トランジスタの製造方法を説明する。
【0043】まず透明絶縁性基板であるガラス基板10上にゲート電極用金属としてクロミウムをスパッタ法により100nm成膜し、ウェットエッチング法により所望のゲート電極11形状にパターニングする。その後、プラズマCVD法を用いて、シラン、アンモニア、窒素および水素の混合ガスを原料としてゲート絶縁膜12である窒化シリコン膜を400nm、またシランおよび水素の混合ガスを原料として活性層であるアモルファスシリコン膜13を150nm形成(図4(a)参照)した。成膜温度は、窒化シリコン膜、アモルファスシリコン膜ともに300℃である。
【0044】続いてアモルファスシリコン膜をゲート電極11の内側のみに残るようにドライエッチング法を用いて所望のアイランド形状にパターニング(図4(b)参照)する。その後、プラズマCVD法を用いて、シラン、水素ベース0.5%フォスフィンおよび水素の混合ガスを原料としてn型化したアモルファスシリコン膜14を5nm、またスパッタ法を用いてソース・ドレイン電極用金属としてクロミウムを100nm順次形成(図4(c)参照)した。
【0045】成膜温度は、n型化したアモルファスシリコン膜が280℃、クロミウムが150℃である。n型化したアモルファスシリコン膜の成膜に関しては、リンPのドーピング効率を向上させるために、シランガスの流量に対して水素ベース0.5%フォスフィンガスの流量比をその6倍とかなり高く設定した。
【0046】この条件を用いて形成したn型化したアモルファスシリコン膜の抵抗率を測定したところ50Ωcmであった。またこの膜をRHEEDで分析したところ、結晶相は観察されずアモルファス膜であった。水素ベース0.5%フォスフィンガスの代わりにアルゴンベース0.5%フォスフィンガスを用いた場合にも同様な結果が得られた。続いて、ソース・ドレイン用金属クロミウムを所望のソース・ドレイン電極15の形状にウェットエッチング法によりパターニング(図4(d)参照)する。
【0047】最後に、ソース・ドレイン電極の形成された基板を酸素および/または窒素のイオンまたはラジカルを含むプラズマ中に曝し、最表面に露出している前記n型化したアモルファスシリコン膜を透明絶縁膜に改質することにより、薄膜トランジスタが完成(図4(e)参照)する。」

(4)対比
(4-1)補正発明と引用発明との対比
補正発明と引用発明とを対比する。

ア 引用発明の「ガラス基板1上に第1の導体層10を形成し、フォトリソグラフィ工程を通して、ゲート電極12と、走査線端部11bを含む走査線11と、下層信号線18と、蓄積共通電極72とを形成する第1工程」において、引用発明の「ガラス基板1」、「ゲート電極12」、「走査線11」は、それぞれ、補正発明の「基板」、「ゲート電極」、「ゲートライン」に相当する。
したがって、引用発明の「ガラス基板1上に第1の導体層10を形成し、フォトリソグラフィ工程を通して、ゲート電極12と、走査線端部11bを含む走査線11と、下層信号線18と、蓄積共通電極72とを形成する第1工程」と、補正発明の「基板上にゲート電極、ゲートライン、ゲートパッドを形成する段階」とは、「基板上にゲート電極、ゲートライン」を「形成する段階」である点で共通する。

イ 引用発明の「前記ゲート電極12上にゲート絶縁層2と、アモルファスシリコン層21とn^(+)アモルファスシリコン層22からなる半導体層20と、金属層30とを成膜する段階」において、引用発明の「ゲート絶縁層2」、「アモルファスシリコン層21とn^(+)アモルファスシリコン層22からなる半導体層20」、「金属層30」は、それぞれ、補正発明の「ゲート絶縁膜」、「半導体層」、「金属層」に相当する。
したがって、引用発明の「前記ゲート電極12上にゲート絶縁層2と、アモルファスシリコン層21とn^(+)アモルファスシリコン層22からなる半導体層20と、金属層30とを成膜する段階」は、補正発明の「前記ゲート電極上にゲート絶縁膜、半導体層、金属層を形成する段階」に相当する。

ウ 引用発明の「少なくとも前記走査線11、前記ゲート電極12、前記下層信号線18の上面および側面全体が前記ゲート絶縁層2で覆われるように残して前記金属層30および前記半導体層20および前記ゲート絶縁層2を順次エッチング除去することにより、窓部Wdから前記金属層30および前記半導体層20および前記ゲート絶縁層2が除去されて前記ガラス基板1が露出すると共に、それぞれ前記第1の導体層10に達する開口部61、62、63、65が形成され、この結果、TFT部Tfと、走査線端子部位GSと、信号線端子部位DSとに前記半導体層20と金属層30が残される段階」において、引用発明の「前記金属層30および前記半導体層20および前記ゲート絶縁層2を順次エッチング除去すること」は、補正発明の「前記半導体層、金属層及びゲート絶縁膜をパターニング」することに相当する。
また、引用発明の「TFT部Tfと、走査線端子部位GSと、信号線端子部位DSとに前記半導体層20と金属層30が残される」ことと、補正発明の「前記ゲートラインおよびデータライン、薄膜領域、ゲートパッドおよびデータパッド位置に半導体パターンとデータ金属パターンを形成」することとは、「薄膜領域、ゲートパッドおよびデータパッド位置に半導体パターンとデータ金属パターンを形成」する点で共通する。
そして、引用発明は「少なくとも前記走査線11、前記ゲート電極12、前記下層信号線18の上面および側面全体が前記ゲート絶縁層2で覆われるように残して前記金属層30および前記半導体層20および前記ゲート絶縁層2を順次エッチング除去する」ことにより、「TFT部Tfと、走査線端子部位GSと、信号線端子部位DS」に残された「前記半導体層20」の下の「前記ゲート絶縁層2」は、「エッチング除去」されないものの、前記「TFT部Tfと、走査線端子部位GSと、信号線端子部位DS」以外の「部位」のすべての「前記ゲート絶縁層2」が「エッチング除去」されるかは不明である。
以上から、引用発明の「少なくとも前記走査線11、前記ゲート電極12、前記下層信号線18の上面および側面全体が前記ゲート絶縁層2で覆われるように残して前記金属層30および前記半導体層20および前記ゲート絶縁層2を順次エッチング除去することにより、窓部Wdから前記金属層30および前記半導体層20および前記ゲート絶縁層2が除去されて前記ガラス基板1が露出すると共に、それぞれ前記第1の導体層10に達する開口部61、62、63、65が形成され、この結果、TFT部Tfと、走査線端子部位GSと、信号線端子部位DSとに前記半導体層20と金属層30が残される段階」と、補正発明の「前記半導体層、金属層及びゲート絶縁膜をパターニングして、前記ゲートラインおよびデータライン、薄膜領域、ゲートパッドおよびデータパッド位置に半導体パターンとデータ金属パターンを形成し、前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の前記ゲート絶縁膜は除去される段階」とは、「前記半導体層、金属層及びゲート絶縁膜をパターニングして」、「薄膜領域、ゲートパッドおよびデータパッド位置に半導体パターンとデータ金属パターンを形成し、前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の」少なくとも一部の「前記ゲート絶縁膜は除去される段階」である点で共通する。

エ 引用発明の「前記ガラス基板1上に透明導電層40を形成し、フォトリソグラフィ工程を通して、前記走査線端部11b上に形成された前記開口部63を通して前記走査線端部11bに接続する接続電極部42と、前記接続電極部42からさらに前記金属層30上を前記走査線端子部位GSに延びて形成される走査線端子部11aと、前記信号線端子部位DSに形成される信号線端子部31aと、上層信号線36と、それぞれの画素領域において、前記上層信号線36からTFT部Tfに延びるドレイン電極32と、前記ガラス基板1と接触する画素電極41と、前記画素電極41からTFT部Tfに延びた前記ドレイン電極32とチャネルギャップ23を隔てて対向配置されるソース電極33とを残して前記透明導電層40をエッチング除去し、次いで露出した金属層30をエッチング除去」する「段階」と「少なくとも前記TFT部Tfが覆われるように保護絶縁層3を形成する段階」とにおいて、引用発明の「前記ガラス基板1上に透明導電層40を形成し、フォトリソグラフィ工程を通して」、「前記上層信号線36からTFT部Tfに延びるドレイン電極32」と「TFT部Tfに延びた前記ドレイン電極32とチャネルギャップ23を隔てて対向配置されるソース電極33」とを「残」すことは、補正発明の「前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極」を「形成する」ことに相当する。
そして、引用発明の「前記ドレイン電極32とチャネルギャップ23を隔てて対向配置されるソース電極33とを残して前記透明導電層40をエッチング除去し、次いで露出した金属層30をエッチング除去」することは、補正発明の「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン」を「形成する」ことに相当する。
また、引用発明の「前記ガラス基板1と接触」し「前記ドレイン電極32」が延びている「画素電極41」と、「前記信号線端子部位DSに形成される信号線端子部31a」とを「残」すことは、補正発明の「前記ドレイン電極と接触して形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する」ことに相当する。
さらに、引用発明の「少なくとも前記TFT部Tfが覆われるように保護絶縁層3を形成する」ことと、補正発明の「前記半導体パターン上のみに形成されたチャンネル保護膜」を「形成する」こととは、「チャンネル保護膜」を「形成する」点で共通する。
以上から、引用発明の「前記ガラス基板1上に透明導電層40を形成し、フォトリソグラフィ工程を通して、前記走査線端部11b上に形成された前記開口部63を通して前記走査線端部11bに接続する接続電極部42と、前記接続電極部42からさらに前記金属層30上を前記走査線端子部位GSに延びて形成される走査線端子部11aと、前記信号線端子部位DSに形成される信号線端子部31aと、上層信号線36と、それぞれの画素領域において、前記上層信号線36からTFT部Tfに延びるドレイン電極32と、前記ガラス基板1と接触する画素電極41と、前記画素電極41からTFT部Tfに延びた前記ドレイン電極32とチャネルギャップ23を隔てて対向配置されるソース電極33とを残して前記透明導電層40をエッチング除去し、次いで露出した金属層30をエッチング除去」する「段階」と「少なくとも前記TFT部Tfが覆われるように保護絶縁層3を形成する段階」とを併せた工程と、補正発明の「前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極」と「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン、前記半導体パターン上のみに形成されたチャンネル保護膜と前記ドレイン電極と接触して形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する段階」とは、「前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極」と「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン」と、「チャンネル保護膜と前記ドレイン電極と接触して形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する段階」である点で共通する。

オ 引用発明の「前記画素電極41の辺部は蓄積容量部Cpにおいて前記蓄積共通電極72と重畳するように延ばして蓄積容量電極71を形成する段階」において、前記「蓄積共通電極72」は、「ガラス基板1上」の「第1の導体層10」から「ゲート電極12」とともに「形成」されるから、補正発明の「前記ゲート電極と接続されたゲートライン」に相当する。
また、引用発明の「前記画素電極41の辺部」の「蓄積容量部Cpにおいて前記蓄積共通電極72と重畳するように延ばし」て「形成」される「蓄積容量電極71」及び前記「蓄積容量部Cp」とは、それぞれ、補正発明の「前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極及び「ストレッジキャパシタ」に相当する。
したがって、引用発明の「前記画素電極41の辺部は蓄積容量部Cpにおいて前記蓄積共通電極72と重畳するように延ばして蓄積容量電極71を形成する段階」は、補正発明の「前記ゲート電極と接続されたゲートラインと、前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極とからなるストレッジキャパシタを形成する段階」に相当する。

カ 引用発明が「前記ガラス基板1と接触する画素電極41」を有することは、補正発明において「前記画素電極は、前記基板と接触する」ことに相当する。

キ そして、引用発明の「TFT部Tfに薄膜トランジスタ構造が形成されたアクティブマトリックス基板の製造方法」は、補正発明の「薄膜トランジスタアレイ基板の製造方法」に相当する。

(4-2)一致点と相違点
そうすると、補正発明と引用発明の一致点と相違点は、次のとおりとなる。

《一致点》
「基板上にゲート電極、ゲートラインを形成する段階と、
前記ゲート電極上にゲート絶縁膜、半導体層、金属層を形成する段階と、
前記半導体層、金属層及びゲート絶縁膜をパターニングして、薄膜領域、ゲートパッドおよびデータパッド位置に半導体パターンとデータ金属パターンを形成し、前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の少なくとも一部の前記ゲート絶縁膜は除去される段階と、
前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン、チャンネル保護膜と前記ドレイン電極と接触して形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する段階と、
前記ゲート電極と接続されたゲートラインと、前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極とからなるストレッジキャパシタを形成する段階と
を含み、
前記画素電極は、前記基板と接触する
ことを特徴とする薄膜トランジスタアレイ基板の製造方法。」

《相違点》
《相違点1》
補正発明は、「基板上にゲート電極、ゲートライン、ゲートパッドを形成する段階」を有するのに対して、引用発明は、「ガラス基板1上」に「ゲート電極12」と補正発明の「ゲートライン」に対応する「走査線端部11bを含む走査線11」とを「形成する」ものの、前記「ガラス基板1上」にゲートパッドに対応するものを形成しているか不明である点。

《相違点2》
補正発明は、「前記ゲートライン」の「位置」に「半導体パターンとデータ金属パターンを形成し」ているのに対して、引用発明は、前記「走査線11」を有するものの、前記「走査線11」は、「半導体層20と、金属層30」で形成したものではない点。

《相違点3》
補正発明は、「データライン」の「位置」に「半導体パターンとデータ金属パターンを形成し」ているのに対して、引用発明は、補正発明の「データライン」に対応する「下層信号線18」及び「上層信号線36」を有するものの、このうち、前記「下層信号線18」は、「半導体層20と、金属層30」で形成したものではない点。

《相違点4》
補正発明において、「前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の前記ゲート絶縁膜は除去される」のに対して、引用発明においては、「TFT部Tfと、走査線端子部位GSと、信号線端子部位DS」に残された「前記半導体層20」の下の「前記ゲート絶縁層2」は「エッチング除去」されないものの、前記「TFT部Tfと、走査線端子部位GSと、信号線端子部位DS」以外の「部位」のすべての「前記ゲート絶縁層2」が「エッチング除去」されるかは不明である点。

《相違点5》
補正発明は、「前記半導体パターン上のみに形成されたチャンネル保護膜」を形成するのに対して、引用発明の「保護絶縁層3」は「エッチング」された「半導体層20」上のみに形成されたものではない点。

(5)相違点1?5についての判断
(5-1)相違点1について
ア 引用発明は、「前記ガラス基板1上に透明導電層40を形成し、フォトリソグラフィ工程を通して、前記走査線端部11b上に形成された前記開口部63を通して前記走査線端部11bに接続する接続電極部42と、前記接続電極部42からさらに前記金属層30上を前記走査線端子部位GSに延びて形成される走査線端子部11a」と「を残して前記透明導電層40をエッチング除去」するものである。
なお、引用例1にも、「 図122(a)?(d)および図124(d)に示すように、上記基板上にスパッタリングにより約50nmのITOからなる透明導電層40を形成し、フォトリソグラフィ工程を通して、走査線端部11b上に形成された開口部63を通して走査線端部11bに接続する接続電極部42と、この接続電極部からさらに金属層30上を走査線端子部位GSに延びて形成される走査線端子部11a」と「を残して透明導電層40をエッチング除去」(段落【0329】)することが、記載されている。

イ また、引用例1に記載の図124の「走査線端子部位GS」部分(図124の左側の4つの図面)を参照すると、「走査線端子部位GS」は、ガラス基板1上の「走査線端部11b」と、「接続電極部42」と、「走査線端子部11a」を有することは、明らかである。
そして、引用例1に記載の前記「走査線端子部位GS」部分は、補正発明の「ゲートパッド」に対応する。

ウ そうすると、引用発明の「走査線端子部位GS」部分は、「ガラス基板1上」の「走査線端部11b」を有しており、前記「走査線端部11b」は、実質的に、補正発明の「ゲートパッド」に対応するか、或いは、補正発明の「ゲートパッド」の近傍の部材に対応するものと認められ、相違点1は、実質的なものではない。
或いは、仮に、相違点1が実質的なものであるとしても、引用発明において、「ガラス基板1上」に「ゲートパッドを形成する段階」を有するようになすことは、当業者が適宜なし得たことと認められる。

(5-2)相違点2について
ア 引用発明は、「前記ガラス基板1上に透明導電層40を形成し、フォトリソグラフィ工程を通して、前記走査線端部11b上に形成された前記開口部63を通して前記走査線端部11bに接続する接続電極部42と、前記接続電極部42からさらに前記金属層30上を前記走査線端子部位GSに延びて形成される走査線端子部11a」と「を残して前記透明導電層40をエッチング除去」するものである。
すると、引用発明の「走査線端子部位GS」は、「走査線端部11b」を有するとともに、「半導体層20と金属層30が残され」ている。
ここで、引用発明の「走査線端部11b」は、前記「走査線端部11bを含む走査線11」の一部である。

イ ところで、ガラス基板上に薄膜トランジスタアレイを形成するTFTアクティブマトリクス基板の技術分野において、半導体パターンと、その上の金属パターンとにより、ゲートラインを形成することは、以下の周知例に記載されるように、周知技術にすぎない。

ウ したがって、引用発明において、「走査線端子部位GS」の「走査線端部11b」部分では、「半導体層20と金属層30が残され」ているのであるから、「走査線端部11b」がその一部である「走査線11」の上にも、同様に、「半導体層20と金属層30」とを残して、補正発明のように、「前記ゲートライン」の「位置」に「半導体パターンとデータ金属パターンを形成」するようになすことは、当業者が容易になし得たことと認められる。

エ 周知例:特開平03-093274号公報
本願の優先権主張日前に日本国内において頒布された刊行物である、上記周知例には、「薄膜トランジスタ」(発明の名称)に関して、第1図とともに、次の記載がある。
「〔実施例〕
以下、本発明の一実施例を、TFTアクティブマトリックス型液晶表示素子に用いられるTFTパネルの薄膜トランジスタについて第1図?第3図を参照して説明する。
第1図?第3図において、11はガラス等からなる絶縁性の透明基板、12は上記基板11上に形成されたゲート電極、13は上記基板11上に配線されたクロム等の金属からなるゲートライン(走査ライン)であり、前記ゲート電極12は上記ゲートライン13に接続されている。また、前記ゲート電極12は、n型アモルファスシリコン(n^(+)-a-Si)からなるn型半導体で形成されている。このn型半導体からなるゲート電極12と上記ゲートライン13は、まず基板11上にn型半導体とクロム等の金属とを順次堆積させ、この金属の堆積膜をゲートライン13の形状にパターニングした後、前記n型半導体の堆積膜をゲート電極12の形状にバターニングする方法で形威されたもので、前記n型半導体の堆積膜はゲートライン13の下にその全長にわたってライン状に残されており、ゲート電極12は、ゲートライン13の下のライン部12aにおいてゲートライン13に接続されている。なお、上記ゲート電極12となるn型半導体の厚さは約250Å、ゲートライン13の厚さは約1000Åである。」(第3頁上左欄第13行?同頁上右欄第18行)

(5-3)相違点3について
ア 引用例1の図119に記載されている上層信号線36は、同図(b)の記載を参照すると、少なくとも金属層30を形成したものであることが、示されており、前記金属層30の下層には、半導体層20が、形成されている。

イ また、引用例1には、「また信号線31、ドレイン電極32、ソース電極33を形成する第2の導体層50は、いずれもCrからなる金属層30の上にITOからなる透明導電層40を積層して形成され、信号線31の下層には信号線と同一形状の半導体層20が形成されていて、この半導体層20および信号線の金属層30が透明導電層40で被覆されている。」(段落【0206】)ことが、図13とともに記載されている。
すなわち、信号線31は、少なくとも金属層30から形成されており、その下層には信号線と同一形状の半導体層20が形成されているので、信号線31と半導体層20とを併せたものは、補正発明の如く、「データライン」の「位置」に「半導体パターンとデータ金属パターンを形成し」ていることに対応することになる。

ウ すると、引用発明の信号線として、上記アの引用例1に記載の「上層信号線36」と下層の「半導体層20」を併せたもの、或いは、上記イの引用例1に記載の「少なくとも金属層30から形成されている信号線31」と「信号線31と同一形状の半導体層20」とを併せたものを適用することにより、補正発明の如く、「データライン」の「位置」に「半導体パターンとデータ金属パターンを形成し」ているようになすことは、当業者が適宜なし得たことと認められる。

(5-4)相違点4について
ア 引用発明は、「少なくとも前記走査線11、前記ゲート電極12、前記下層信号線18の上面および側面全体がゲート絶縁層2で覆われるように残して金属層30および半導体層20およびゲート絶縁層2を順次エッチング除去する」ものであり、必要のないゲート絶縁層2は、除去されるものである。

イ そうすると、引用発明において、必要のないゲート絶縁層2を除去する際に、補正発明のように「前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の前記ゲート絶縁膜は除去される」ようになすことは、当業者が設計上適宜なし得る事項と認められる。

(5-5)相違点5について
ア 引用例2には、「ソース・ドレイン用金属クロミウムを所望のソース・ドレイン電極15の形状にウェットエッチング法によりパターニング(図4(d)参照)する。」(段落【0046】)、「最後に、ソース・ドレイン電極の形成された基板を酸素および/または窒素のイオンまたはラジカルを含むプラズマ中に曝し、最表面に露出している前記n型化したアモルファスシリコン膜を透明絶縁膜に改質することにより、薄膜トランジスタが完成(図4(e)参照)する。」(段落【0047】)ことが、記載されている。

イ そして、引用例2の図4(e)の記載も参照すると、「前記n型化したアモルファスシリコン膜を」「改質」した「透明絶縁膜」は、薄膜トランジスタのチャンネル部分のみに形成されていることが見て取れ、また、引用例2に記載の「透明絶縁膜」は、補正発明の「チャンネル保護膜」に対応する。

ウ したがって、引用発明の「保護絶縁層3」に代えて、上記引用例2に記載の「透明絶縁膜」を採用することにより、補正発明のように、「前記半導体パターン上のみに形成されたチャンネル保護膜」を形成するようになすことは、当業者が適宜なし得たことと認められる。

(5-6)判断のまとめ
以上のとおりであるから、相違点1?5は、引用例2に記載の事項を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
したがって、補正発明は、引用例1、2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

4 小括
以上のとおりであるから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3 本願発明について
1 本願発明
以上のとおり、本件補正(平成24年1月10日に提出された手続補正書による補正)は却下されたので、本願の請求項1?22に係る発明は、平成22年1月12日に提出された手続補正書によって補正された特許請求の範囲、明細書又は図面の記載からみて、その請求項1?22に記載されたとおりのものであり、そのうち、請求項6に係る発明(以下「本願発明」という。)は、次のとおりである。

【請求項6】
「基板上にゲート電極、ゲートライン、ゲートパッドを形成する段階と、
前記ゲート電極上にゲート絶縁膜、半導体層、金属層を形成する段階と、
前記ゲート絶縁膜、半導体層、金属層をパターニングして、前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド位置にパターンを形成する段階と、
前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体層、前記半導体層上に形成されたチャンネル保護膜と前記ドレイン電極と接触して形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する段階と、
前記ゲート電極と接続されたゲートラインと、前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極とからなるストレッジキャパシタを形成する段階と
を含み、
前記画素電極は、前記基板と接触する
ことを特徴とする薄膜トランジスタアレイ基板の製造方法。」

2 引用例1の記載、引用発明及び引用例2の記載
引用例1の記載、引用発明、及び、引用例2の記載については、前記「第2 補正却下の決定」の「3 独立特許要件」の「(3)引用例1の記載、引用発明及び引用例2の記載」における、「(3-1)引用例1の記載」?「(3-3)引用例2の記載」の各項において摘記し、または、認定したとおりである。

3 対比・判断
前記「第2 補正却下の決定」の「2 補正目的の適否と新規事項の有無」の項で検討したように、補正発明は、補正前の発明、すなわち、本願発明の「前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド位置」に「形成」する「パターン」を、「半導体パターンとデータ金属パターン」に限定するとともに、「前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の前記ゲート絶縁膜は除去される」ことを限定し、さらに、本願発明の「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体層」を、「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン」と明りょうにするとともに、本願発明の「前記半導体層上に形成されたチャンネル保護膜」を、「前記半導体パターン上のみに形成されたチャンネル保護膜」と明りょうにした上で限定したものである。
ここで、補正発明の前記「薄膜領域」は、前記「2 補正目的の適否と新規事項の有無」の項で検討したように、本願発明の「薄膜トランジスタ領域」に相当し、補正発明の前記「半導体パターン」と本願発明の「半導体層」は、ともに、本願明細書のたとえば段落【0035】における「本発明の実施の形態に係る薄膜トランジスタアレイ基板は、……(中略)……前記ソース電極およびドレイン電極間の前記チャンネルを形成する半導体層と、前記画素領域に位置し、前記ドレイン電極と接続形成された画素電極と、前記半導体層のチャンネルに形成されるチャンネル保護膜……(中略)……とを含む。」の記載における「半導体層」を指すことは明らかである。
すなわち、補正発明の前記「薄膜領域」及び「半導体パターン」と、本願発明の前記「薄膜トランジスタ領域」及び「半導体層」は、それぞれ、同一のものを表している。
してみれば、本願発明は、補正発明から、上記の各限定をなくしたものである。
そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記「第2 補正却下の決定」の「3 独立特許要件」において検討したとおり、引用例1、2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例1、2に記載された発明に基づいて当業者が容易に発明をすることができたものである。


第4 結言
以上のとおり、本願発明は、引用例1、2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2013-01-21 
結審通知日 2013-01-22 
審決日 2013-02-04 
出願番号 特願2005-356389(P2005-356389)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 棚田 一也  
特許庁審判長 鈴木 匡明
特許庁審判官 西脇 博志
恩田 春香
発明の名称 薄膜トランジスタアレイ基板およびその製造方法  
代理人 上田 俊一  
代理人 曾我 道治  
代理人 梶並 順  

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