• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1276208
審判番号 不服2011-26634  
総通号数 164 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-08-30 
種別 拒絶査定不服の審決 
審判請求日 2011-12-09 
確定日 2013-07-03 
事件の表示 特願2007- 37672「不揮発性強誘電体メモリ装置のコード化セル及びその駆動方法」拒絶査定不服審判事件〔平成19年 7月12日出願公開、特開2007-179733〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成14年6月7日(パリ条約による優先権主張 2001年6月11日、大韓民国)に出願した特願2002-166652号の一部を平成19年2月19日に新たな特許出願としたものであって、平成21年9月2日付けで拒絶理由が通知され、同年12月15日に意見書及び手続補正書が提出され、平成22年9月28日付けで拒絶理由(最後)が通知され、平成23年1月7日に意見書及び手続補正書が提出され、同年7月26日付けで補正却下の決定がなされるとともに、同日付けで拒絶査定がなされた。
これに対して、同年12月9日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成24年4月26日付けで審尋がなされ、同年8月8日に回答書が提出されたものである。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成23年12月9日に提出された手続補正書による手続補正を却下する。

【理由】
1.補正の内容
平成23年12月9日に提出された手続補正書による手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?4を、補正後の特許請求の範囲の請求項1?2に補正するものであり、その補正事項の内容は次のとおりである。

(1)補正事項1
補正前の請求項2及び3を削除すること、及び、それに伴って、補正前の請求項4を補正後の請求項2に繰り上げること。

(2)補正事項2
補正前の請求項1の「不揮発性メモリ装置のコード化セルにおいて」を、補正後の請求項1の「冗長マスタセルと複数の冗長コード化セルを備えた不揮発性強誘電体メモリ装置の冗長コード化セルであって」と補正すること。

(3)補正事項3
補正前の請求項1の「前記コード化セル」を、補正後の請求項1の「前記冗長コード化セルのそれぞれ」と補正すること。

(4)補正事項4
補正前の請求項1の「他方のノードの第1の端子が第2ノードに連結され、前記他方のノードの第2の端子が第3ノードに連結された第1ラッチ」を、補正後の請求項1の「他方の2つのノードが第2,第3ノードと1対1に連結された第1ラッチ」と補正すること。

(5)補正事項5
補正前の請求項1の「第2制御信号を受けて接地電圧を第4ノードに伝達するための第3NMOSトランジスタ」を、補正後の請求項1の「第2制御信号を受けて接地電圧を第4ノードに伝達するための第5NMOSトランジスタ」と補正すること。

(6)補正事項6
補正前の請求項1の「第3制御信号の入力ノードと前記第2ノードの間に構成された第1強誘電体キャパシタ」を、補正後の請求項1の「第3制御信号の入力ノードと前記第2ノードの間に構成され、前記ライト制御信号により欠陥セルの第1アドレス信号が格納される第1強誘電体キャパシタ」と補正すること。

(7)補正事項7
補正前の請求項1の「前記第3制御信号の入力ノードと前記第3ノードの間に構成された第2強誘電体キャパシタ」を、補正後の請求項1の「前記第3制御信号の入力ノードと前記第3ノードの間に構成され、前記ライト制御信号により前記第1アドレス信号と反対の第2アドレス信号が格納される第2強誘電体キャパシタ」と補正すること。

(8)補正事項8
補正前の請求項1の「前記第2ノードと電圧端の間に構成された第3強誘電体キャパシタと、前記第3ノードと電圧端の間に構成された第4強誘電体キャパシタ」を、補正後の請求項1の「前記第2ノードと電圧端の間に構成された第3強誘電体キャパシタと、前記第3ノードと電圧端の間に構成された第4強誘電体キャパシタとを備えたデータ記録部」と補正すること。

(9)補正事項9
補正前の請求項1の「前記第1データ信号および前記第2データ信号と前記第2,第3ノードの信号に応じて、複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するためのマスタセルのマスタ信号の伝達の可否を決定するためのスイッチ部」を、補正後の請求項1の「他の冗長コード化セルのスイッチ部と直列に接続され、前記第1データ信号および前記第2データ信号と、前記第1アドレス信号および前記第2アドレス信号とに応じて、前記冗長マスタセルからのマスタ信号の伝達の可否を決定するためのスイッチ部」と補正すること。

(10)補正事項10
補正前の請求項1の「から構成されることを特徴とする不揮発性強誘電体メモリ装置のコード化セル。」を、補正後の請求項1の「から構成されることを特徴とする不揮発性強誘電体メモリ装置の冗長コード化セル。」と補正すること。

(11)補正事項11
補正前の請求項4の「前記コード化セルは…(中略)…請求項1記載の不揮発性強誘電体メモリ装置のコード化セル。」を、補正後の請求項2の「前記冗長コード化セルは…(中略)…請求項1記載の不揮発性強誘電体メモリ装置の冗長コード化セル。」と補正すること。

2.新規事項の追加の有無及び補正の目的の適否
(1)補正事項1について
補正事項1は、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第1号に掲げる請求項の削除を目的とするものに該当する。
また、補正事項1が特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすことは明らかである。

(2)補正事項2について
補正事項2は、補正前の請求項1に係る発明の発明特定事項である「不揮発性メモリ装置のコード化セル」について技術的に限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、補正事項2により補正された部分は、本願の願書に最初に添付した明細書の0065段落の「上記説明した冗長コード化セルと冗長マスタセルは不揮発性強誘電体メモリ装置のコード化セルとして用いられるものである。」等に記載されているものと認められるから、本件補正は、本願の願書に最初に添付した明細書又は図面(以下「当初明細書等」という。)のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(3)補正事項3について
補正事項3は、補正前の請求項1に係る発明の発明特定事項である「前記コード化セル」を「前記冗長コード化セル」と補正することで、技術的限定を加えるものであるから、補正事項3は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、補正事項3により補正された部分は、当初明細書等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項3は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(4)補正事項4について
補正事項4は、補正前の請求項1に係る発明の発明特定事項である「第1ラッチ」について、本願明細書の発明の詳細な説明に対応する記載のない「第1の端子」及び「第2の端子」の表現を使用せずに記載するものであるから、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
また、補正事項4により補正された部分は、当初明細書の0052?0054段落及び図12等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項4は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(5)補正事項5について
補正事項5は、補正前の請求項1に係る発明の発明特定事項である「第1NMOSトランジスタ」及び「第2NMOSトランジスタ」の次のNMOSトランジスタである「第3NMOSトランジスタ」を、本願明細書の0052段落の「欠陥セルのアドレスデータ記録部120は……NMOSイネーブル信号ENNを受けて接地電圧VSSを第4ノードN4に伝える第5NMOSトランジスタNM5と……からなっている。」との記載に整合させて、「第5NMOSトランジスタ」と補正したものと認められ、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
また、補正事項5により補正された部分は、当初明細書等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項5は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(6)補正事項6について
補正事項6は、補正前の請求項1に係る発明の発明特定事項である「第1強誘電体キャパシタ」について技術的に限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、補正事項6により補正された部分は、当初明細書の0052?0054段落及び図12等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項6は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(7)補正事項7について
補正事項7は、補正前の請求項1に係る発明の発明特定事項である「第2強誘電体キャパシタ」について技術的に限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、補正事項7により補正された部分は、当初明細書の0052?0054段落及び図12等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項7は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(8)補正事項8について
補正事項8は、補正前の請求項1に係る発明の発明特定事項である「前記コード化セル」に対応する補正後の請求項1に係る発明の発明特定事項である「前記冗長コード化セル」が「データ記録部」と「スイッチ部」とから構成されていると補正して、補正後の請求項1の記載を明りょうにするものであるから、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明に該当する。
また、補正事項8により補正された部分は、当初明細書の0052段落の「冗長コード化セルは図12に示すように欠陥セルのアドレスデータ記録部120と欠陥セルのアドレススイッチ部121からなり、」等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項8は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(9)補正事項9について
補正事項9は、補正前の請求項1の不明りょうな記載であった「スイッチ部」の構成を明りょうにして、補正後の請求項1の記載を明りょうにするものであるから、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明に該当する。
また、補正事項9により補正された部分は、当初明細書の0052?0053段落及び図12等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項9は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(10)補正事項10について
補正事項10は、補正前の請求項1に係る発明の発明特定事項である「不揮発性強誘電体メモリ装置のコード化セル」について技術的に限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、補正事項10により補正された部分は、当初明細書等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項10は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(11)補正事項11について
補正事項11は、補正前の請求項4に係る発明の発明特定事項である「不揮発性強誘電体メモリ装置のコード化セル」について技術的に限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、補正事項11により補正された部分は、当初明細書等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項11は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(13)検討のまとめ
以上検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。

3.独立特許要件
本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、以下において、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて検討する。
(1)本件補正後の発明
本件補正による補正後の請求項1?2に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?2に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、補正後の請求項1に記載されている事項により特定される次のとおりである。

「【請求項1】
冗長マスタセルと複数の冗長コード化セルを備えた不揮発性強誘電体メモリ装置の冗長コード化セルであって、
前記冗長コード化セルのそれぞれは、
第1制御信号ENPを受けて電源電圧を第1ノードに伝達するための第1PMOSトランジスタと、
一方のノードが前記第1ノードに連結され、他方の2つのノードが第2,第3ノードと1対1に連結された第1ラッチと、
ゲート端にライト制御信号が入力され、ソース端に前記第2ノードの信号が伝達され、ドレイン端にライトする第1データ信号が入力される第1NMOSトランジスタと、
ゲート端にライト制御信号が入力され、ソース端に前記第3ノードの信号が伝達され、ドレイン端にライトする、前記第1データ信号と逆の第2データ信号が入力される第2NMOSトランジスタと、
第2制御信号を受けて接地電圧を第4ノードに伝達するための第5NMOSトランジスタと、
一方のノードが前記第4ノードに連結され、他方の2つのノードが第2,第3ノードと1対1に連結された第2ラッチと、
第3制御信号の入力ノードと前記第2ノードの間に構成され、前記ライト制御信号により欠陥セルの第1アドレス信号が格納される第1強誘電体キャパシタと、
前記第3制御信号の入力ノードと前記第3ノードの間に構成され、前記ライト制御信号により前記第1アドレス信号と反対の第2アドレス信号が格納される第2強誘電体キャパシタと、
前記第2ノードと電圧端の間に構成された第3強誘電体キャパシタと、
前記第3ノードと電圧端の間に構成された第4強誘電体キャパシタと
を備えたデータ記録部と、
他の冗長コード化セルのスイッチ部と直列に接続され、前記第1データ信号および前記第2データ信号と、前記第1アドレス信号および前記第2アドレス信号とに応じて、前記冗長マスタセルからのマスタ信号の伝達の可否を決定するためのスイッチ部と
から構成されることを特徴とする不揮発性強誘電体メモリ装置の冗長コード化セル。」

(2)引用刊行物及び引用発明
(2-1)引用例1
(2-1-1)引用例1:特開平08-180672号公報の記載
本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平08-180672号公報(以下「引用例1」という。)には、図1、3、6、7とともに、次の記載がある(下線は、参考のため、当審において付したものである。以下同じ。)。

a.「【0001】
【産業上の利用分野】本発明は、強誘導体キャパシタメモリセルおよびそのようなメモリセルを含む半導体記憶装置に関し、特に強誘電体の分極方向により情報を記憶するメモリセルおよびそのようなメモリセルを含む半導体記憶装置に関する。」

b.「【0058】
【実施例】図1は、本発明の第1の実施例のメモリセルの構成を示す回路図である。
【0059】図1のメモリセルは、従来例と同様、2個のNチャネルMOSFET16、18と2個のPチャネルMOSFET20、22とからなるフリップフロップを含む。
【0060】PチャネルMOSFET20とNチャネルMOSFET16とからなるインバータの出力と第1の強誘電体キャパシタ38の一端が結合し、その他端は固定電位V_(cｐ)と結合する。
【0061】一方、PチャネルMOSFET22とNチャネルMOSFET18とからなるインバータの出力と、第2の強誘電体キャパシタ36の一端が結合し、その他端は固定電位V_(cｐ)と結合する。
【0062】図3は第1の実施例の動作を示す図である。本実施例では、図1中のノードAとBとの間に高誘電体材料からなるコンデンサを配置しており、その対向電極は固定電位V_(cｐ)に接続されている。強誘電体キャパシタは、ワード線WLの電位を“H”レベルとし、トランジスタ24および26をオンとすることで、固定電位に対して互いに相補的な電位のデータ線Dおよび/Dにより書込まれた“H”レベルか“L”レベルかの情報により分極方向を変化させる。この分極は電源を絶った後も保持される。
【0063】再度、電源を立上げるときには、この保持された分極のために、電源電位投入後のノードAとBの電位上昇の度合が違ってくる。
【0064】たとえば、前電源投入中にノードAに“H”レベルが、ノードBに“L”レベルが書込まれていたとすると、電源再投入時にノードAは図14において電極の向きと同じ方向に電圧が印加される場合に相当し、電流が流れる量が少ないので、電位上昇の大きな方向に、ノードBは、ノードAとは反対に電流が流れる量が多いので、電位上昇の小さな方向に分極していることになる。このことにより、ノードAとBで電位上昇に相違が生じる。このアンバランスにより、双安定素子がより電位を増幅させる方向に働くため、前回保持されていた情報がそのまま再生される。」

c.「【0066】したがって、本構成によるメモリセルは再書込の必要がない。しかも、この場合、たとえば、固定電位V_(cｐ)の値として、電源電位V_(cc)の半分の値を取ることとすると、強誘電体キャパシタ36および38にかかる電圧は、どちらもV_(cc)/2となり、従来例の半分にできる。したがって、強誘電体キャパシタの疲労特性が大幅に改善される。」

d.「【0078】図6は、本発明の第3の実施例のメモリセルアレイに対する冗長回路の構成を示す図である。
【0079】メモリが大容量化していくにつれて、不良ビットを1ビットも含まないメモリアレイを製造することは急速に困難になってくる。特に新規の製造技術を用いて開発されるメモリの場合、初期の試作品の欠陥レベルが高く歩留りが極めて低い。
【0080】こうした問題を解決する方策として、現在実用的には、冗長の行や列を数本加えて、不良のセルや行、列を入換える冗長回路技術が用いられている。
【0081】図6の例は2本の冗長な行(スペア行)を持つメモリアレイの回路である。正規のアレイ200中に不良ビット224があった場合、その行212に対応するアドレス信号に対して、選択動作を行なうようにフェイルアドレスメモリ210をプログラミングする。こうすることにより、不良ビットを含むアドレスF_(11)F_(12)…F_(1n)、あるいはF_(21)F_(22)…F_(2n)が入力されると、スペアデコーダ208が選択され、同時に正規の行デコーダに対して選択禁止信号が選択禁止信号線214に出される。したがって、正規の行212の代わりに、スペア行アレイ202中の1つの行が選択されることになる。
【0082】このとき、読出/書込回路206は、正規のアレイ200に対するのと同様に、データの読出、あるいは書込を行なう。
【0083】従来は、フェイルアドレスメモリとしてたとえばヒューズ素子をレーザによりトリミングすることで不揮発性のメモリを構成していた。」

e.「【0084】図7は図6中のフェイルアドレスメモリを本発明の第1のメモリセルを用いた不揮発性メモリで構成した回路図を示す。
【0085】たとえば、ウェハプロセス終了後の、オンウェイテスト等で検出された不良ビットのアドレスF_(10)…F_(1n)が書込ワード線WLを活性化した後、相補なプログラミングアドレスF_(10)、/F_(10)、…、F_(1n)、/F_(1n)として、メモリセル230に書込まれる。この情報は常時比較回路232側に伝達されNチャネルMOSFETのゲートに入力されている。したがって、NチャネルMOSFETのいずれかはオンでいずれかはオフの状態になっている。動作開始前にはプリチャージ信号PRにより出力V_(ｏｕｔ)は“H”レベルにプリチャージされている。また、入力アドレス信号A_(0)…A_(n)を受けると装置内部で生成される相補な内部アドレスA_(0)、/A_(0)、…、A_(n)、/A_(n)は、“L”レベルとなっている。
【0086】したがって、動作開始前にはV_(ｏｕｔ)の電位が低下することはない。なお、回路構成中にはプログラムに必要なアドレス信号の組の数だけこのセットが用意される。
【0087】これに対して動作が開始され外部アドレスが入力されると、内部アドレスのA_(i)または/A_(i)(i=0、…、n)のいずれかが“H”レベルとなる。これがプログラミングアドレスと1個でも一致しない場合には、V_(ｏｕｔ)のレベルが低下し、スペアアドレスは選択されない。逆にすべてのアドレスが一致する場合には、V_(ｏｕｔ)のレベルが低下せず、選択されるメモリセルが不良であることを示す。この場合、スペアデコーダ208を活性化し、ノーマルデコーダ204を非活性化させる。
【0088】以上のような、冗長回路用のフェイルアドレスメモリに、第1の実施例あるいは第2の実施例で示した不揮発性メモリセルを用いた記憶素子を用いることにより、従来のヒューズ素子よりも面積を小さく、かつプログラミングを容易化することが可能である。」

(2-1-2)引用発明1
A.引用例1の0085段落の「【0085】たとえば、ウェハプロセス終了後の、オンウェイテスト等で検出された不良ビットのアドレスF_(10)…F_(1n)が書込ワード線WLを活性化した後、相補なプログラミングアドレスF_(10)、/F_(10)、…、F_(1n)、/F_(1n)として、メモリセル230に書込まれる。」という記載から、引用例1の図7に記載されている「メモリセル230」内には、「不良ビット」の「プログラミングアドレスF_(10)、/F_(10)、…、F_(1n)、/F_(1n)」が、それぞれ、書き込まれる単位メモリセルが複数存在しているものと認められる。

B.同0001段落の「【0001】【産業上の利用分野】本発明は、強誘導体キャパシタメモリセルおよびそのようなメモリセルを含む半導体記憶装置に関し、特に強誘電体の分極方向により情報を記憶するメモリセルおよびそのようなメモリセルを含む半導体記憶装置に関する。」という記載、0085段落の「この情報は常時比較回路232側に伝達されNチャネルMOSFETのゲートに入力されている。したがって、NチャネルMOSFETのいずれかはオンでいずれかはオフの状態になっている。動作開始前にはプリチャージ信号PRにより出力V_(ｏｕｔ)は“H”レベルにプリチャージされている。また、入力アドレス信号A_(0)…A_(n)を受けると装置内部で生成される相補な内部アドレスA_(0)、/A_(0)、…、A_(n)、/A_(n)は、“L”レベルとなっている。」という記載、及び、同0087段落の「【0087】これに対して動作が開始され外部アドレスが入力されると、内部アドレスのA_(i)または/A_(i)(i=0、…、n)のいずれかが“H”レベルとなる。これがプログラミングアドレスと1個でも一致しない場合には、V_(ｏｕｔ)のレベルが低下し、スペアアドレスは選択されない。逆にすべてのアドレスが一致する場合には、V_(ｏｕｔ)のレベルが低下せず、選択されるメモリセルが不良であることを示す。この場合、スペアデコーダ208を活性化し、ノーマルデコーダ204を非活性化させる。」という記載から、引用例1の「強誘導体キャパシタメモリセル」を含む「半導体記憶装置」において、図7に記載されている「比較回路232」内には、前記単位メモリセルに記憶された「プログラミングアドレスF_(10)、/F_(10)、…、F_(1n)、/F_(1n)」と、「入力アドレス信号A_(0)…A_(n)」から生成した「内部アドレス信号A_(0)、/A_(0)、…、A_(n)、/A_(n)」とが一致しない場合には、「動作開始前に」予め「プリチャージ信号PRにより」「“H”レベルにプリチャージされている」「出力V_(ｏｕｔ)」のノードを放電して「“L”レベル」にする、「NチャネルMOSFET」Q_(1i)、/Q_(1i)(i=0、1…n)を含む回路が複数有するものと認められる。
そして、引用例1の図7には、そのゲート端子に入力される前記「プリチャージ信号PR」により前記「出力V_(ｏｕｔ)」のノードを「“H”レベルにプリチャージ」するPチャネルMOSFETが記載されている。
また、前記単位メモリセルは欠陥アドレスを記憶するためのものであるから、本願明細書の0052段落の「冗長コード化セルは図12に示すように欠陥セルのアドレスデータ記録部120と欠陥セルのアドレススイッチ部121からなり」との記載を参酌すれば、前記単位メモリセルと、当該単位メモリセルに対応する「NチャネルMOSFET」Q_(1i)、/Q_(1i)を有する回路は、引用例1の「強誘導体キャパシタメモリセル」を含む「半導体記憶装置」における冗長コード化セルを構成しているといえる。
すなわち、引用例1には、「強誘導体キャパシタメモリセル」を含む「半導体記憶装置」には、不良ビットの「プログラミングアドレス」F_(1i)、/F_(1i)(i=0、1…n)がそれぞれ書き込まれる複数の単位メモリセルを有する「メモリセル230」と、前記不良ビットの「プログラミングアドレス」F_(1i)、/F_(1i)(i=0、1…n)と、「入力アドレス信号」A_(i)(i=0、1…n)から生成した「内部アドレス信号」A_(i)、/A_(i)(i=0、1…n)との比較をそれぞれ行う、「NチャネルMOSFET」Q_(1i)、/Q_(1i)(i=0、1…n)を含む回路を複数有し、前記「NチャネルMOSFET」Q_(1i)、/Q_(1i)(i=0、1…n)を含む回路が比較した各「アドレス」が「1個でも一致しない場合」には、「プリチャージ信号PR」がそのゲート端子に入力されるPチャネルMOSFETにより予め「“H”レベルにプリチャージされている」「出力V_(ｏｕｔ)」のノードを放電して「“L”レベル」に「低下」させ、「逆にすべて」の前記各「アドレスが一致する場合」には、前記「プリチャージされている」「出力V_(ｏｕｔ)」の「レベルが低下せず」、「選択されるメモリセルが不良であることを示す」ことで「スペアアドレス」を「選択」させる動作を行う、「比較回路232」が設けられ、前記単位メモリセルと当該単位メモリセルに対応する前記「NチャネルMOSFET」Q_(1i)、/Q_(1i)(i=0、1…n)を含む回路とが冗長コード化セルを構成していることが記載されている。

C.引用例1の図1及び0059段落の「2個のPチャネルMOSFET20、22」と同様に、引用例1の図7の前記単位メモリセルにおける第1の「PチャネルMOSFET」と第2の「PチャネルMOSFET」は、クロスカップル結合されているから、ラッチ回路を構成していることは当業者にとって明らかである。
そして、引用例1の図1には、前記単位メモリセルは、前記第1の「PチャネルMOSFET」のドレイン端子と第1の「NチャネルMOSFET」のドレイン端子との接続点を第3ノードとし、前記第2の「PチャネルMOSFET」のドレイン端子と第2の「NチャネルMOSFET」のドレイン端子との接続点を第2ノードとした場合、前記それぞれの「PチャネルMOSFET」は、各ソース端子が共通に接続されて「電源電位V_(cc)」が供給される第1ノードに接続され、各ドレイン端子が前記第2、第3ノードに連結されるとともに、前記第1及び第2のPチャネルMOSFETは第1ラッチを構成することが記載されていると認められる。

D.同0085段落の「【0085】たとえば、ウェハプロセス終了後の、オンウェイテスト等で検出された不良ビットのアドレスF_(10)…F_(1n)が書込ワード線WLを活性化した後、相補なプログラミングアドレスF_(10)、/F_(10)、…、F_(1n)、/F_(1n)として、メモリセル230に書込まれる。」という記載及び図7の記載から、引用例1の前記単位メモリセルには、「書込ワード線WL」にゲート端子が接続され、前記第3ノードにソース端子が接続され、ドレイン端子に書き込もうとする「プログラミングアドレス」F_(1i)(i=0、1…n)が入力される「NチャネルMOSFET」が設けられていることが記載されているとともに、前記「書込ワード線WL」にゲート端子が接続され、前記第2ノードにソース端子が接続され、ドレイン端子に書き込もうとする前記「プログラミングアドレス」F_(1i)(i=0、1…n)と相補の「プログラミングアドレス」/F_(1i)(i=0、1…n)が入力される「NチャネルMOSFET」が設けられていることが記載されている。

E.また、引用例1の図7の記載から、引用例1の前記単位メモリセルには、それぞれのソース端子が共通に接続されて接地電位が供給される第4ノードに接続され、それぞれのドレイン端子が前記第2、第3ノードに連結された前記第1の「NチャネルMOSFET」及び前記第2の「NチャネルMOSFET」からなる第2ラッチが設けられていると認められる。

F.図1を説明して、同0060段落には「【0060】PチャネルMOSFET20とNチャネルMOSFET16とからなるインバータの出力と第1の強誘電体キャパシタ38の一端が結合し、その他端は固定電位Vcｐと結合する。」と記載されているが、同様の回路構成は図7にも記載されている。
そして、同様に図1を説明して、同0062段落には「強誘電体キャパシタは、ワード線WLの電位を“H”レベルとし、トランジスタ24および26をオンとすることで、固定電位に対して互いに相補的な電位のデータ線Dおよび/Dにより書込まれた“H”レベルか“L”レベルかの情報により分極方向を変化させる。この分極は電源を絶った後も保持される。」と記載されているから、図7の前記回路構成も、当然に同0062段落に記載された動作を行うものと認められる。加えて、同0085段落には、図7を説明して「ウェハプロセス終了後の、オンウェイテスト等で検出された不良ビットのアドレスF_(10)…F_(1n)が書込ワード線WLを活性化した後、相補なプログラミングアドレスF_(10)、/F_(10)、…、F_(1n)、/F_(1n)として、メモリセル230に書込まれる。」と記載されている。
したがって、図7に記載された、「V_(cｐ)」は「固定電位V_(cｐ)」を表していることは、明らかである。
また、書込ワード線「WL」上の信号は、不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号であると認められる。ここで、図7のメモリセル230における各「強誘電体キャパシタ」に「保持」されて書込まれるのは、前記Dの各「NチャネルMOSFET」の、ドレイン端子に入力される「プログラミングアドレス」F_(1i)、/F_(1i)(i=0、1…n)ではなく、ソース端子から出力される信号である。
以上から、引用例1の前記単位メモリセルは、「固定電位V_(cｐ)」の供給端と前記第2ノードとの間に配置され、不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線「WL」上の信号により、前記「プログラミングアドレス」F_(1i)(i=0、1…n)がドレイン端子に入力される「NチャネルMOSFET」のソース端子から出力される不良ビットのアドレス信号F_(1i)(i=0、1…n)を保持する「第1の強誘電体キャパシタ」、及び、「固定電位V_(cｐ)」の供給端と前記第3ノードとの間に配置され、不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線「WL」上の信号により、前記「プログラミングアドレス」/F_(1i)(i=0、1…n)がドレイン端子に入力される「NチャネルMOSFET」のソース端子から出力される不良ビットのアドレス信号/F_(1i)(i=0、1…n)を保持する「第2の強誘電体キャパシタ」を、それぞれ、備えている。

G.そして、引用例1の図7には、前記「比較回路232」内には、各ゲート端子に前記第2ノードの電圧及び前記「内部アドレス」A_(i)(i=0、1…n)がそれぞれ供給され、前記「出力V_(ｏｕｔ)」のノードと接地との間に配置された直列接続の「NチャネルMOSFET」Q_(1i)(i=0、1…n)及び「NチャネルMOSFET」と、各ゲート端子に前記第3ノードの電圧及び前記「内部アドレス」/A_(i)(i=0、1…n)がそれぞれ供給され、前記「出力V_(ｏｕｔ)」のノードと接地との間に配置された直列接続の「NチャネルMOSFET」/Q_(1i)(i=0、1…n)及び「NチャネルMOSFET」とからなる回路が、複数個、前記BのNチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路として、互いに並列に配置されていることが示されている。

以上のA?Gから、引用例1には次の発明(以下「引用発明1」という。)が記載されているものと認められる。

「不良ビットのプログラミングアドレスF_(1i)、/F_(1i)(i=0、1…n)がそれぞれ書き込まれる複数の単位メモリセルを有するメモリセル230と、前記不良ビットのプログラミングアドレスF_(1i)、/F_(1i)(i=0、1…n)と、入力アドレス信号A_(i)(i=0、1…n)から生成した内部アドレス信号A_(i)、/A_(i)(i=0、1…n)との比較をそれぞれ行う、複数のNチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路が互いに並列に配置されて、前記複数のNチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路が比較した各アドレスが、1個でも一致しない場合にはプリチャージ信号PRがそのゲート端子に入力されるPチャネルMOSFETにより予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)のノードを放電して“L”レベルに低下させ、逆にすべての前記各アドレスが一致する場合には前記プリチャージされている出力V_(ｏｕｔ)のレベルを低下させず、選択されるメモリセルが不良であることを示すことでスペアアドレスを選択させる動作を行う比較回路232が設けられた強誘導体キャパシタメモリセルを含む半導体記憶装置であって、
前記単位メモリセルと、当該単位メモリセルに対応する前記NチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路とが冗長コード化セルを構成し、
前記冗長コード化セルのそれぞれは、
前記単位メモリセルにおける、第1のPチャネルMOSFETのドレイン端子と第1のNチャネルMOSFETのドレイン端子との接続点を第3ノードとし、第2のPチャネルMOSFETのドレイン端子と第2のNチャネルMOSFETのドレイン端子との接続点を第2ノードとした場合、
それぞれのソース端子が共通に接続されて電源電位V_(cc)が供給される前記第1ノードに接続され、それぞれのドレイン端子が前記第2、第3ノードに連結された前記第1及び第2のPチャネルMOSFETを有する第1ラッチと、
書込ワード線WLにゲート端子が接続され、前記第3ノードにソース端子が接続され、ドレイン端子に書き込もうとする前記不良ビットのプログラミングアドレスF_(1i)(i=0、1…n)が入力されるNチャネルMOSFETと、
前記書込ワード線WLにゲート端子が接続され、前記第2ノードにソース端子が接続され、ドレイン端子に書き込もうとする前記不良ビットのプログラミングアドレスF_(1i)(i=0、1…n)と相補のプログラミングアドレス/F_(1i)(i=0、1…n)が入力されるNチャネルMOSFETと、
それぞれのソース端子が共通に接続されて接地電位が供給される第4ノードに接続され、それぞれのドレイン端子が前記第2、第3ノードに連結された第1のNチャネルMOSFET及び第2のNチャネルMOSFETを有する第2ラッチと、
固定電位V_(cｐ)の供給端と前記第2ノードとの間に配置され、不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線WL上の信号により、前記プログラミングアドレスF_(1i)(i=0、1…n)がドレイン端子に入力される前記NチャネルMOSFETのソース端子から出力される不良ビットのアドレス信号F_(1i)(i=0、1…n)を保持する第1の強誘電体キャパシタと、
前記固定電位V_(cｐ)の供給端と前記第3ノードとの間に配置され、不良ビットのアドレスで活性化されて、前記書込ワード線WL上の信号により、前記プログラミングアドレス/F_(1i)(i=0、1…n)がドレイン端子に入力される前記NチャネルMOSFETのソース端子から出力される不良ビットのアドレス信号/F_(1i)(i=0、1…n)を保持する第2の強誘電体キャパシタと、
それぞれのゲート端子に前記第2ノードの電圧及び前記内部アドレスA_(i)(i=0、1…n)が供給され、前記出力V_(ｏｕｔ)のノードと接地との間に配置された直列接続の前記NチャネルMOSFETQ_(1i)(i=0、1…n)及びNチャネルMOSFETと、それぞれのゲート端子に前記第3ノードの電圧及び前記内部アドレス/A_(i)(i=0、1…n)が供給され、前記出力V_(ｏｕｔ)のノードと接地との間に配置された直列接続の前記NチャネルMOSFET/Q_(1i)(i=0、1…n)及びNチャネルMOSFETとからなる、前記NチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路と、
を備えることを特徴とする強誘導体キャパシタメモリセルを含む半導体記憶装置の冗長コード化セル。」

(2-2)引用例2
(2-2-1)引用例2:特開2001-135094号公報の記載
本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2001-135094号公報(以下「引用例2」という。)には、図18及び19とともに、次の記載がある。

a.「【0001】
【発明の属する技術分野】本発明は不揮発性強誘電体メモリ装置に関し、特に、カラム冗長回路を備えた不揮発性強誘電体メモリ装置及びその欠陥アドレス代替方法に関する。」

b.「【0077】次に、本発明実施形態のカラム冗長駆動回路部の構成について説明する。図18は本カラム冗長駆動回路部の詳細構成図である。カラム冗長駆動回路部125は、図18に示すように、複数の欠陥カラムアドレスが入力されると活性化信号を発生させる複数の欠陥アドレスコーディングフューズブロック180a、180b、…を備えた欠陥カラムアドレスコーディング部180と、各欠陥アドレスコーディングフューズブロック180a、180b、…にそれぞれ対応させて対を形成するようにされた複数の欠陥入/出力コーディングフューズブロック182a、182bを備えた欠陥入/出力コーディング部182と、活性化信号を受けて冗長カラムを活性化させ、欠陥カラムを不活性化させることで、正常動作とカラム代替動作を調整する代替カラム調整回路部181とで構成されている。このとき、それぞれの欠陥アドレスコーディングフューズ部180a、180b、…ではそれぞれ一つの欠陥カラムラインのアドレスを代替するための活性化信号を発生させる。
【0078】次に、欠陥カラムアドレスコーディング部の構成について説明する。図19は欠陥カラムアドレスコーディング部の詳細回路図である。欠陥カラムアドレスコーディング部180のうち一つの欠陥カラム活性化信号を出力させる単一欠陥アドレスコーディングフューズ部は、図19に示すように、代替活性化信号制御部190とアドレスフューズ切断コーディングブロック部191とアドレス出力部192とアドレス感知部193とで構成されている。
【0079】代替活性化信号制御部190は、フューズ(F1)と、プルアップキャパシタと、第1、第2、第3インバータ(IN1、IN2、IN3)と、第1PMOSトランジスタ(MP1)とで構成されている。ここで、プルアップキャパシタはPMOSキャパシタで構成させ、一端(ゲート端)をフューズ(F1)の一端と連結し、他端(ソース及びドレイン端)をVCC端に連結した構成である。そして、第1、第2、第3インバータ(IN1、IN2、IN3)はフューズ(F1)の一端から順に直列連結されており、第1PMOSトランジスタ(MP1)はVCC端とフューズ(F1)の一端との間に形成され、そのゲートは第1インバータ(IN1)の出力信号を受ける。」

c.「【0080】また、アドレスフューズ切断コーディングブロック部191は、単位アドレスフューズ切断コーディングブロックを多数形成させたものである。単位アドレスフューズ切断コーディングブロックは、一つのNMOSトランジスタと一つのフューズとが直列連結されたものが複数(8個)備えられており、直列連結されたNMOSトランジスタとフューズとが一対を形成している。そして、各NMOSトランジスタにはアドレス選択信号(Y＜0＞、YB＜0＞、…、Y＜3＞、YB＜3＞、…、Z＜0＞、ZB＜0＞、…、Z＜3＞、ZB＜3＞、…)が入力され、一対をなす各NMOSトランジスタは互いに反対位相の信号が入力される。そして、一対をなす直列連結されたNMOSトランジスタとフューズの両先端とはそれぞれ連結されている。そして、隣接した一対のNMOSトランジスタとフューズはその一端が互いに連結されている。
【0081】また、アドレス出力部192はプルアップスイッチ192a-1、192b-1とPMOSトランジスタとが並列連結され、各アドレスフューズ切断コーディングブロックの出力端に連結されている、それぞれの第1、第2アドレス出力部192a、192bで構成されている。また、アドレス感知部193は各アドレス出力部192の信号を論理和して反転させる第1NORゲート(NOR1)で構成され、NOR1を介してカラム代替アドレス信号(REDCOL)が出力される。
【0082】より詳細に説明すると、各単位アドレスフューズ切断コーディングブロックは第1ないし第8NMOSトランジスタ及び第1ないし第8フューズで構成されているが、NMOSトランジスタとフューズとは一対一にそれぞれ直列連結されている。そして、第1、第2NMOSトランジスタの一端が連結されており、第1、第2、第3、第4フューズの一端が連結されており、第3、第4、第5、第6NMOSトランジスタの一端が連結されており、第5、第6、第7、第8NMOSトランジスタの一端がフューズを介して連結されており、第7、第8NMOSトランジスタの一端は出力端に互いに連結されている。そして、NMOSトランジスタにはアドレス信号(Y＜0＞、YB＜0＞、Y＜1＞、YB＜1＞、Y＜2＞、YB＜2＞、Y＜3＞、YB＜3＞)が順に入力される。第1、第2NMOSトランジスタと、第3、第4NMOSトランジスタと、第5、第6NMOSトランジスタと、第7、第8NMOSトランジスタは、それぞれ対にされたトランジスタでありゲートに互いに反対位相を受けて動作する。」

d.「【0083】ビットラインに欠陥が生じていることが発見され、その欠陥カラムのアドレスが発生すると、代替活性化信号制御部190のフューズ(F1)がレーザビームで切断される。第1PMOSトランジスタ(MP1)のドレインには「ハイ」信号が伝達され、最終的に第3インバータを介して「ロー」信号が出力される。
【0084】上記のような構成を有する単位アドレスフューズ切断コーディングブロックでは、欠陥ラインのアドレス信号を受けたNMOSトランジスタと連結されたフューズはそのまま維持し、それと対をなす、反対の位相を有するNMOSトランジスタと連結されたフューズを切断する。そして、欠陥してないラインのアドレス信号を受けるNMOSトランジスタと連結されたフューズは切断させ、それと対をなす、反対の位相を有するNMOSトランジスタと連結されたフューズはそのまま維持する。
【0085】代替活性化信号発生部190とアドレスフューズ切断コーディングブロックが上述のように動作すると、欠陥アドレス発生時、単位フューズ切断コーディングブロックには「ロー」信号が出力され、最終的に、単位フューズ切断コーディングブロックに全て「ロー」信号が出力されると、第1NORゲート(NOR1)で構成されたアドレス感知部193から「ハイ」信号が出力され、欠陥カラムアドレス活性化信号が出力される。」

(2-2-2)引用発明2
A.引用例2の0001段落の「本発明は不揮発性強誘電体メモリ装置に関し、特に、カラム冗長回路を備えた不揮発性強誘電体メモリ装置……に関する。」という記載、同0079段落の「【0079】代替活性化信号制御部190は、フューズ(F1)と、プルアップキャパシタと、第1、第2、第3インバータ(IN1、IN2、IN3)と、第1PMOSトランジスタ(MP1)とで構成されている。」という記載、同0080段落の「【0080】また、アドレスフューズ切断コーディングブロック部191は、単位アドレスフューズ切断コーディングブロックを多数形成させたものである。」という記載、及び、同0083段落の「【0083】ビットラインに欠陥が生じていることが発見され、その欠陥カラムのアドレスが発生すると、代替活性化信号制御部190のフューズ(F1)がレーザビームで切断される。第1PMOSトランジスタ(MP1)のドレインには「ハイ」信号が伝達され、最終的に第3インバータを介して「ロー」信号が出力される。」という記載から、引用例2の図19には、「ビットラインに欠陥が生じていることが発見され、その欠陥カラムのアドレスが発生すると切断」される「フューズ(F1)」と、「プルアップキャパシタと、第1、第2、第3インバータ(IN1、IN2、IN3)と、第1PMOSトランジスタ(MP1)」とで構成されている「代替活性化信号制御部190」と、「単位アドレスフューズ切断コーディングブロックを多数形成させた」「アドレスフューズ切断コーディングブロック部191」とを備えた、「不揮発性強誘電体メモリ装置」における「カラム冗長回路」が記載されているものと認められる。

B.また、同0082段落の「【0082】より詳細に説明すると、各単位アドレスフューズ切断コーディングブロックは第1ないし第8NMOSトランジスタ及び第1ないし第8フューズで構成されているが、NMOSトランジスタとフューズとは一対一にそれぞれ直列連結されている。そして、第1、第2NMOSトランジスタの一端が連結されており、第1、第2、第3、第4フューズの一端が連結されており、第3、第4、第5、第6NMOSトランジスタの一端が連結されており、第5、第6、第7、第8NMOSトランジスタの一端がフューズを介して連結されており、第7、第8NMOSトランジスタの一端は出力端に互いに連結されている。そして、NMOSトランジスタにはアドレス信号(Y＜0＞、YB＜0＞、Y＜1＞、YB＜1＞、Y＜2＞、YB＜2＞、Y＜3＞、YB＜3＞)が順に入力される。第1、第2NMOSトランジスタと、第3、第4NMOSトランジスタと、第5、第6NMOSトランジスタと、第7、第8NMOSトランジスタは、それぞれ対にされたトランジスタでありゲートに互いに反対位相を受けて動作する。」という記載、同0083段落の「【0083】ビットラインに欠陥が生じていることが発見され、その欠陥カラムのアドレスが発生すると、代替活性化信号制御部190のフューズ(F1)がレーザビームで切断される。第1PMOSトランジスタ(MP1)のドレインには「ハイ」信号が伝達され、最終的に第3インバータを介して「ロー」信号が出力される。」という記載、同0084段落の「【0084】上記のような構成を有する単位アドレスフューズ切断コーディングブロックでは、欠陥ラインのアドレス信号を受けたNMOSトランジスタと連結されたフューズはそのまま維持し、それと対をなす、反対の位相を有するNMOSトランジスタと連結されたフューズを切断する。そして、欠陥してないラインのアドレス信号を受けるNMOSトランジスタと連結されたフューズは切断させ、それと対をなす、反対の位相を有するNMOSトランジスタと連結されたフューズはそのまま維持する。」という記載、及び、同0085段落の「【0085】代替活性化信号発生部190とアドレスフューズ切断コーディングブロックが上述のように動作すると、欠陥アドレス発生時、単位フューズ切断コーディングブロックには「ロー」信号が出力され、最終的に、単位フューズ切断コーディングブロックに全て「ロー」信号が出力されると、第1NORゲート(NOR1)で構成されたアドレス感知部193から「ハイ」信号が出力され、欠陥カラムアドレス活性化信号が出力される。」という記載から、引用例2の図19に示される「アドレスフューズ切断コーディングブロック部191」内の「単位アドレスフューズ切断コーディングブロック」は、互いに直列に接続されて、外部から入力される「アドレス信号(Y＜0＞、YB＜0＞、Y＜1＞、YB＜1＞、Y＜2＞、YB＜2＞、Y＜3＞、YB＜3＞)」と前記「単位アドレスフューズ切断コーディングブロック」内の「第1ないし第8フューズ」のそれぞれが記憶している「ビットライン」の欠陥情報とに応じて、「代替活性化信号制御部190」からの信号の「アドレス感知部193」への伝達の可否を決定しているものと認められる。

以上のA?Bから、引用例2には次の発明(以下「引用発明2」という。)が記載されているものと認める。

「ビットラインに欠陥が生じていることが発見され、その欠陥カラムのアドレスが発生すると切断されるフューズ(F1)と、プルアップキャパシタと、第1、第2、第3インバータ(IN1、IN2、IN3)と、第1PMOSトランジスタ(MP1)とで構成され、前記ビットラインに欠陥が生じていることが発見されると「ロー」信号を出力する代替活性化信号制御部190と、
単位アドレスフューズ切断コーディングブロックを多数形成させたアドレスフューズ切断コーディングブロック部191と、
前記単位アドレスフューズ切断コーディングブロックに全て「ロー」信号が出力されると、欠陥カラムアドレス活性化信号を出力するアドレス感知部193とを備え、
前記単位アドレスフューズ切断コーディングブロックは、互いに直列に接続されて、外部から入力されるアドレス信号(Y＜0＞、YB＜0＞、Y＜1＞、YB＜1＞、Y＜2＞、YB＜2＞、Y＜3＞、YB＜3＞)と、当該単位アドレスフューズ切断コーディングブロック内のフューズのそれぞれが記憶しているビットラインの欠陥情報とに応じて、前記代替活性化信号制御部190からの信号の前記アドレス感知部193への伝達の可否を決定する、
ことを特徴とする不揮発性強誘電体メモリ装置におけるカラム冗長回路。」

(2-3)引用例3
(2-3-1)引用例3:特開平08-279299号公報に記載
本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平8-279299号公報(以下「引用例3」という。)には、図1?2とともに、次の記載がある。

a.「【0001】
【産業上の利用分野】本発明は、半導体集積回路および半導体メモリに係り、例えば不良メモリセルの番地を記憶するための不良アドレス記憶回路を有する集積回路に使用される。」

b.「【0034】図1において、不良アドレス記憶回路20は、例えば図2に示すような構成を有し、強誘電体メモリセルのアレイと、上記メモリセルからの読み出しデータをセンス増幅するラッチ型センスアンプ201と、上記センスアンプの読み出し出力をラッチするラッチ回路202と、ビット線対に対するプリチャージおよびデータ書込みを行うプリチャージ・書込み回路203などを備えている。
【0035】図2において、複数個のメモリセルMCは、それぞれ電極間絶縁膜に強誘電体を用いた情報記憶用の強誘電体キャパシタCと電荷転送用のMOSトランジスタQとが直列に接続されてなる強誘電体メモリセルであり、例えば行列状に配列されてメモリセルアレイを構成している。
【0036】WLi、/WLiは、上記メモリセルアレイにおける同一行のメモリセルMCのトランジスタQのゲートに共通に接続されたワード線である。PLiは、上記メモリセルアレイにおける同一行のメモリセルMCのキャパシタCのプレートに共通に接続されたプレート線である。(BLi、/BLi)、(BLj、/BLj)は、上記メモリセルアレイにおける同一列のメモリセルのトランジスタの一端に共通に接続されたビット線である。
【0037】前記センスアンプ201は、例えばそれぞれ一対の入出力ノードを有し、それぞれの入出力ノード対が相補的なビット線対(BLi、/BLi)、(BLj、/BLj)に接続されたラッチ型のNチャネルセンスアンプ201NおよびPチャネルセンスアンプ201Pとからなり、ビット線対に読み出されたメモリセルの記憶データを検知した後にメモリセルに記憶データを書き戻すための書戻し回路を備えている。
【0038】前記Nチャネルセンスアンプ201Nは、ビット線対の電位差をセンス増幅するためのものであり、ビット線対に各一端が接続され、各他端が共通に接続され、互いのゲート・ドレインが交差接続された2個のNMOSトランジスタQ1、Q2を有し、さらに、上記共通接続ノードとVｓｓノードとの間には、Nチャネルセンスアンプ駆動信号FSANによりスイッチ駆動される駆動制御用のNMOSトランジスタQ3接続されている。
【0039】前記Pチャネルセンスアンプ201Pは、ビット線電位をリストアするためのものであり、ビット線対に各一端が接続され、各他端が共通に接続され、互いのゲート・ドレインが交差接続された2個のPMOSトランジスタQ3、Q4を有し、さらに、Vccノードと上記共通接続ノードとの間には、Pチャネルセンスアンプ駆動信号FSAPによりスイッチ駆動される駆動制御用のPMOSトランジスタQ6が接続されている。」

c.「【0098】次に、上記メモリの冗長回路の動作について図15を参照しながら概略的に説明する。
【0099】電源が投入されると、パワーオン信号PWRONが“L”レベルから“H”レベルに遷移し、このパワーオン信号PWRONがビット線電位発生回路や自己基板バイアス発生回路などを制御してそれぞれの電位(VBL、VBBなど)の発生を制御したり、アクセス制御回路の動作の停止、解除を制御することにより電源投入時の無意味なアクセスを防止している。また、パワーオン信号PWRONにより不良アドレス記憶回路の電源投入時プリチャージ回路である207をオンさせてビット線の全てをそれぞれVss電位に設定することにより、強誘電体の分極が反転するおそれをなくしている。
【0100】また、前記パワーオン信号PWRONの“H”レベルから“L”レベルへの遷移を受けて全ての不良アドレス記憶回路20のワード線、プレート線およびセンスアンプが駆動される。
【0101】この場合、不良アドレス記憶回路用ワード線駆動回路10は、パワーオン信号PWRONよりある時間(CR時定数分)遅延したパワーオン遅延信号PWRWLの遅延時間だけワード線信号FWLを生成する。これにより、前記ビット線のプリチャージ後にメモリセルのトランジスタをオン状態に駆動することが可能になる。また、前記不良アドレス記憶回路用プレートデコーダ回路11は、ワード線信号FWLを受けてプレート線電圧FV_(PL)をパルス駆動する。また、前記センスアンプ駆動回路12は、パワーオン遅延信号PWRWLを受けてセンスアンプ駆動信号FSAN、FSAPをパルス駆動する。
【0102】即ち、電源投入後にパワーオン信号PWRONを受けて冗長回路が一連の動作を行い、不良アドレス記憶回路20に記憶されている不良アドレスのデータを読み出すことになる。この読み出しデータは、ラッチ回路202によりラッチされ(電源がオフになるまで保持される)、予備カラムデコーダ回路30のゲート入力信号として使用される。そして、予備カラムデコーダ回路30のデコード出力SLにより、不良セルを予備セルで置換するように制御する。」

(2-3-2)引用発明3
引用例3の0037段落の「【0037】前記センスアンプ201は、例えばそれぞれ一対の入出力ノードを有し、それぞれの入出力ノード対が相補的なビット線対(BLi、/BLi)、(BLj、/BLj)に接続されたラッチ型のNチャネルセンスアンプ201NおよびPチャネルセンスアンプ201Pとからなり、ビット線対に読み出されたメモリセルの記憶データを検知した後にメモリセルに記憶データを書き戻すための書戻し回路を備えている。」という記載、同0038段落の「【0038】前記Nチャネルセンスアンプ201Nは、ビット線対の電位差をセンス増幅するためのものであり、ビット線対に各一端が接続され、各他端が共通に接続され、互いのゲート・ドレインが交差接続された2個のNMOSトランジスタQ1、Q2を有し、さらに、上記共通接続ノードとVｓｓノードとの間には、Nチャネルセンスアンプ駆動信号FSANによりスイッチ駆動される駆動制御用のNMOSトランジスタQ3接続されている。」という記載、及び、同0039段落の「【0039】前記Pチャネルセンスアンプ201Pは、ビット線電位をリストアするためのものであり、ビット線対に各一端が接続され、各他端が共通に接続され、互いのゲート・ドレインが交差接続された2個のPMOSトランジスタQ3、Q4を有し、さらに、Vccノードと上記共通接続ノードとの間には、Pチャネルセンスアンプ駆動信号FSAPによりスイッチ駆動される駆動制御用のPMOSトランジスタQ6が接続されている。」という記載から、引用例3には次の発明(以下「引用発明3」という。)が記載されているものと認められる。

「強誘電体メモリセルのアレイと、上記メモリセルからの読み出しデータをセンス増幅するラッチ型センスアンプ201と、上記センスアンプの読み出し出力をラッチするラッチ回路202と、ビット線対に対するプリチャージ及びデータ書込みを行うプリチャージ・書込み回路203を備えている不良アドレス記憶回路20において、
前記ラッチ型センスアンプ201は、
ラッチ型のNチャネルセンスアンプ201N及びPチャネルセンスアンプ201Pと、
Pチャネルセンスアンプ駆動信号FSAPを受けて、電源電圧Vccを前記センスアンプ201の第1の共通接続ノードに供給する駆動制御用のPMOSトランジスタQ6と、
Nチャネルセンスアンプ駆動信号FSANを受けて、接地電位Vｓｓを前記センスアンプ201の第2の共通接続ノードに供給するための駆動制御用のNMOSトランジスタQ3とを備え、
電源投入後にパワーオン信号PWRONを受けて冗長回路が一連の動作を行い、不良アドレス記憶回路20に記憶されている不良アドレスのデータを読み出すときに、Pチャネルセンスアンプ駆動信号FSAP及びNチャネルセンスアンプ駆動信号FSANがパルス駆動される不良アドレス記憶回路。」

(2-4)引用例4
(2-4-1)引用例4:特開2001-126469号公報の記載
本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2001-126469号公報(以下「引用例4」という。)には、図3とともに、次の記載がある。

a.「【0001】
【発明の属する技術分野】本発明は、一般的には、ラッチ回路に関する。特に、本発明は、不揮発性強誘電性記憶素子を含むラッチ回路に関する。」

b.「【0017】図3を参照すると、本発明に係わる強誘電性不揮発性ラッチの第2の実施の形態20が示されている。図3に回路図は、トランジスタおよび強誘電性キャパシタのレベルでラッチ回路20を示している。
【0018】ラッチ回路20は、示されるように、PチャネルトランジスタM1、M3、およびNチャネルトランジスタM2、M0、およびセルビット線CBL、CBLBを含む交差結合型のセンス増幅器を含む。センス増幅器は、制御されたVDDP電源信号と接地との間において電源供給されている。第1の完全トランスミッションゲートは、PチャネルトランジスタM11およびNチャネルトランジスタM9を含み、これらのトランジスタは、それぞれ、制御信号LATCHB、LATCHを受ける。第1のトランスミッションゲートは、以下に詳細に更に記述されるように、ノードCBLBとノードPLBLとを結合するように使用される。第2の完全トランスミッションゲートは、PチャネルトランジスタM10およびNチャネルトランジスタM8を含み、これらのトランジスタはまた、それぞれ、制御信号LATCHB、LATCHを受ける。第2のトランスミッションゲートは、以下に詳細に更に記述されるように、ノードCBLとノードPLBLBとを結合するように使用される。2つの強誘電性キャパシタZ0(記憶キャパシタ)、Z1(負荷キャパシタ)が、ノードPLBLと接地との間に直列に結合され、中心ノードは、ノードCBLに接続されている。2つの追加の強誘電性キャパシタZ2(記憶キャパシタ)、Z3(負荷キャパシタ)が、ノードPLBLBと接地との間に直列に結合され、中心ノードは、ノードCBLBに接続されている。PチャネルトランジスタM6、M7のゲートは、共に、PLGOB制御信号を受け、それらのソース/ドレインは、それぞれ、ノードPLBLBおよびPLBLと、電源供給電圧源との間に結合されている。最後に、NチャネルトランジスタM4、M5は、それぞれ、セルビット線CBLB、CBLをビット線ノードBLB、BLに結合し、それらのゲートは、ワード線WL制御信号によって駆動される。
【0019】ラッチ回路20は、ビット線のパルス駆動、データのラッチ、データの再書き込みを完了するために、時間を互にずらして組まれた事象を使用する。アップのみ検知が採用される。完全トランスミッションゲートM9、M11およびM8、M10は、それぞれ、CBL/CBLBノード上のデータをノードPLBLB/PLBLにおけるプレート線に戻すように使用される。このため、CBLの相補値がPLBL上に置かれる。強誘電性負荷キャパシタZ1、Z3は、増加された負荷/記憶キャパシタンス比を同等の大きさのMOSキャパシタに対して提供する。パスゲートトランジスタM4、M5は、外部へまたは外部から、データを転送する。
【0020】動作において、チップの電源が十分に高い電圧に達するとき、検出回路(不図示)がPLGOB信号を引き下げ、これにより、ノードPLBL、PLBLBにおける個々のプレート線がパルス駆動される。十分に大きな負荷/記憶キャパシタンス比の場合には、印加されたプレート線電圧の大部分は、強誘電性キャパシタZ0、Z2の両端にわたって降下される。第1のセルビット線がしきい値電圧に達すると、他方のセルビット線が引き下げられる。このときには、適切な負荷キャパシタ/記憶キャパシタ比が使用される場合、強誘電性キャパシタZ0、Z2の両端の電圧は向分極電圧よりも大きくあるべきであり、初期のセルビット電圧は、以前の書き込み状態に基づいて異なる。プルダウン分離に先立ってより大きな固有の信号分離を考慮するために、センス増幅器のトランジスタM2、M0を最小チャネル長より長くすることができる。センス増幅器の電源供給信号VDDPをハイにして、検知された状態を内的にラッチする。プルダウン分離がまだ生じていない場合、VDDP信号の立ち上がると、Pチャネルによる増幅が起こり、この結果、全電源信号分離になる。制御信号PLGOBはハイに戻され、プレート線PLBL、PLBLBがフローティングにされる。一旦、正しいデータ状態が十分に増幅されると、トランスミッションゲートは、再書き込みのために、LATCH、LATCHBを介して活性化される。」

c.「【0050】負荷の問題
強誘電性メモリでは、強誘電性記憶キャパシタのサイズと負荷キャパシタンスの大きさとの間に重要な関係が存在する。図13に示されるような、簡単なキャパシタ分圧器を考えよう。この単純化された例では、C_(S)は記憶キャパシタンス値を示し、C_(L)は負荷キャパシタンス値を示し、PLはプレート線を示す。そして、CBLはセルビット線を示す。CBLにおける電圧は、下記の式
V(cbl)=V(ｐl)/(1+C_(L)/C_(S))
によって与えられる。CLの両端にわたる電圧は単純にV(CBL)であり、またCSの両端にわたる電圧はV(PL)-V(CBL)である。C_(L)およびC_(S)の両端にわたる電圧は、比C_(L)/C_(S)の関数として図14にプロットされている。
【0051】C_(S)に対するC_(L)の大きな比に関しては、電圧の大部分は、C_(S)の両端にわたって降下する。ビット線CBL上には、ほとんどの信号はもたらされない。ビット線がより小さい開始電圧で開始される結果として、相補ビット線の電圧差分は小さくなり、これにより、小さいパラメータ的な不均衡に対して検知回路がさらに敏感になる。C_(S)に対するC_(L)の小さな比に関しては、電圧の大部分は、C_(L)の両端にわたって降下し、また電圧のほとんどは、C_(S)の両端にわたって降下しない。しかしながら、この場合、ビット線の開始電圧はより大きくなる。この点において、単純化された例示と実際の強誘電性キャパシタの動作との重要な区別がなされなければならない。」

(2-4-2)引用発明4
A.引用例4の0018段落の「【0018】ラッチ回路20は、示されるように、PチャネルトランジスタM1、M3、およびNチャネルトランジスタM2、M0、およびセルビット線CBL、CBLBを含む交差結合型のセンス増幅器を含む。」という記載、及び、同0018段落の「第2のトランスミッションゲートは、以下に詳細に更に記述されるように、ノードCBLとノードPLBLBとを結合するように使用される。2つの強誘電性キャパシタZ0(記憶キャパシタ)、Z1(負荷キャパシタ)が、ノードPLBLと接地との間に直列に結合され、中心ノードは、ノードCBLに接続されている。2つの追加の強誘電性キャパシタZ2(記憶キャパシタ)、Z3(負荷キャパシタ)が、ノードPLBLBと接地との間に直列に結合され、中心ノードは、ノードCBLBに接続されている。PチャネルトランジスタM6、M7のゲートは、共に、PLGOB制御信号を受け、それらのソース/ドレインは、それぞれ、ノードPLBLBおよびPLBLと、電源供給電圧源との間に結合されている。最後に、NチャネルトランジスタM4、M5は、それぞれ、セルビット線CBLB、CBLをビット線ノードBLB、BLに結合し、それらのゲートは、ワード線WL制御信号によって駆動される。」という記載、及び、引用例4の図3から、「ラッチ回路20」に、「PLGOB制御信号」を受ける「PチャネルトランジスタM6」の「ゲート」により「パルス駆動」される「ノードPLBLB」と、「交差結合」された「センス増幅器」の「ノードCBLB」との間に接続され、「ワード線WL制御信号」によって「ビット線ノードBLB」上の情報を格納する「強誘電性キャパシタZ2(記憶キャパシタ)」を設けること、及び、「PLGOB制御信号」を受ける「PチャネルトランジスタM7」の「ゲート」により「パルス駆動」される「ノードPLBL」と、「交差結合」された「センス増幅器」の「ノードCBL」との間に接続され、「ワード線WL制御信号」によって「ビット線ノードBL」上の情報を格納する「強誘電性キャパシタZ0(記憶キャパシタ)」を設けること、が記載されていることは明らかである。

B.0018段落の「2つの強誘電性キャパシタZ0(記憶キャパシタ)、Z1(負荷キャパシタ)が、ノードPLBLと接地との間に直列に結合され、中心ノードは、ノードCBLに接続されている。2つの追加の強誘電性キャパシタZ2(記憶キャパシタ)、Z3(負荷キャパシタ)が、ノードPLBLBと接地との間に直列に結合され、中心ノードは、ノードCBLBに接続されている。」という記載、及び引用例4の図3から、「ノードCBLB」と「接地」との間に接続され、増加された負荷/記憶キャパシタンス比を提供する「強誘電性キャパシタ」「Z3(負荷キャパシタ)」と、「ノードCBL」と「接地」との間に接続され、増加された負荷/記憶キャパシタンス比を提供する「強誘電性キャパシタ」「Z1(負荷キャパシタ)」が記載されている。

以上A、Bから、引用例4には次の発明(以下「引用発明4」という。)が記載されているものと認められる。

「PLGOB制御信号を受けるPチャネルトランジスタM6のゲートによりパルス駆動されるノードPLBLBと、交差結合されたセンス増幅器のノードCBLBとの間に接続され、ワード線WL制御信号によってビット線ノードBLB上の情報を格納する強誘電性キャパシタZ2(記憶キャパシタ)と、
前記PLGOB制御信号を受けるPチャネルトランジスタM7のゲートによりパルス駆動されるノードPLBLと、交差結合されたセンス増幅器のノードCBLとの間に接続され、ワード線WL制御信号によってビット線ノードBL上の情報を格納する強誘電性キャパシタZ0(記憶キャパシタ)と、
前記ノードCBLBと接地との間に接続され、増加された負荷/記憶キャパシタンス比を提供する強誘電性キャパシタZ3(負荷キャパシタ)と、
前記ノードCBLと前記接地との間に接続され、増加された負荷/記憶キャパシタンス比を提供する強誘電性キャパシタZ1(負荷キャパシタ)と、
を有し、
十分に大きな前記負荷/記憶キャパシタンス比により、印加された前記ノードPLBLB及びCBLBの電圧の大部分は、前記強誘電性キャパシタZ0、Z2の両端にわたって降下することで、前記センス増幅器をさらに敏感にさせることを特徴とする不揮発性強誘電性記憶素子を含むラッチ回路20。」

(3)対比
(3-1)補正発明と引用発明1との対比
ア.引用発明1は、「不良ビットのプログラミングアドレスF_(1i)、/F_(1i)(i=0、1…n)がそれぞれ書き込まれる」「単位メモリセル」と、「前記不良ビットのプログラミングアドレスF_(1i)、/F_(1i)(i=0、1…n)と、入力アドレス信号A_(i)(i=0、1…n)から生成した内部アドレス信号A_(i)、/A_(i)(i=0、1…n)との比較をそれぞれ行う」「NチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路」とを、それぞれ、「複数」備えている。
そして、各1つの「前記単位メモリセル」と「当該単位メモリセルに対応する前記NチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路」とで「冗長コード化セル」を「構成し」ている。
したがって、引用発明1の「不良ビットのプログラミングアドレスF_(1i)、/F_(1i)(i=0、1……n)がそれぞれ書き込まれる複数の単位メモリセル」と、「前記不良ビットのプログラミングアドレスF_(1i)、/F_(1i)(i=0、1……n)と、入力アドレス信号A_(i)(i=0、1…n)から生成した内部アドレス信号A_(i)、/A_(i)(i=0、1……n)との比較をそれぞれ行う、複数のNチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1……n)を含む回路が互いに並列に配置されて」いる「強誘導体キャパシタメモリセルを含む半導体記憶装置」は、補正発明の「複数の冗長コード化セルを備えた不揮発性強誘電体メモリ装置」に相当する。

イ.補正発明において「冗長マスタセル」とは、如何なるものであるか、本願明細書の記載を参酌すると、0044段落に「冗長マスタセル80は複数の冗長コード化セルの全体を活性化させるか又は非活性化させるかを決めるためのものである。……冗長マスタセル80がデフォルト状態の場合には非活性化状態で‘ハイ’レベルのマスタ信号が出力される。……冗長マスタセル80が活性化状態であれば‘ロー’レベルのマスタ信号が出力される。」と、0061段落に「従って、冗長使用中にはマスタ信号がPRECの信号によって‘ロー’レベルとなったり‘ハイ’レベルとなるが、冗長動作が行われない場合には第11ノードが‘ロー’レベルであるので第11NMOSトランジスタNM11が常にターンオフ状態となる。」と、0081段落に「前述したように冗長を用いるときにはトランジスタNM11がONであるので、PRECの信号によってマスタ信号が‘ロー’レベルとなったり‘ハイ’レベルとなり得る。」と、それぞれ、記載されている。
したがって、補正発明の「冗長マスタセル」とは、本願明細書の記載を参酌すれば、「冗長を用いるとき」に「活性化状態」にされて、「複数の冗長コード化セルの全体を活性化させる」ための信号を生成する「セル」であると解される。
これに対して、引用発明1の「プリチャージ信号PRがそのゲート端子に入力され」て「出力V_(ｏｕｔ)のノード」を「予め“H”レベルにプリチャージ」する「PチャネルMOSFETにより」は、もし、「プリチャージ信号PRがそのゲート端子に入力され」ないときは「出力V_(ｏｕｔ)のノード」を「“H”レベルにプリチャージ」することができない。そして、「出力V_(ｏｕｔ)のノード」が「“H”レベルにプリチャージ」されないときは、引用発明1の「冗長コード化セル」における「当該単位メモリセルに対応する前記NチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1……n)を含む回路」は、「予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)のノードを放電して“L”レベルに低下させ」ることができないことは、明らかである。
したがって、引用発明1の「プリチャージ信号PRがそのゲート端子に入力される」と「予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)のノードを放電して“L”レベル」にする「PチャネルMOSFET」と、補正発明の「冗長マスタセル」とは、「複数の冗長コード化セルの全体を活性化させる」ための信号を生成する回路である点で共通する。

ウ.引用発明1の、「前記単位メモリセルにおける、第1のPチャネルMOSFETのドレイン端子と第1のNチャネルMOSFETのドレイン端子との接続点を第3ノードとし、第2のPチャネルMOSFETのドレイン端子と第2のNチャネルMOSFETのドレイン端子との接続点を第2ノードとした場合」における、前記「第1ノード」、「第2ノード」及び「第3ノード」は、それぞれ、補正発明の「第1ノード」、「第2ノード」及び「第3ノード」に、相当する。
したがって、引用発明1の「それぞれのソース端子が共通に接続されて電源電位Vccが供給される前記第1ノードに接続され、それぞれのドレイン端子が前記第2、第3ノードに連結された前記第1及び第2のPチャネルMOSFETを有する第1ラッチ」は、補正発明の「一方のノードが前記第1ノードに連結され、他方の2つのノードが第2,第3ノードと1対1に連結された第1ラッチ」に相当する。

エ.引用発明1の「書込ワード線WL」上の信号は、補正発明の「ライト制御信号」に相当する。
また、引用発明1の「書き込もうとする前記プログラミングアドレスF_(1i)(i=0、1……n)」の信号、及び、「書き込もうとする前記プログラミングアドレスF_(1i)(i=0、1……n)と相補のプログラミングアドレス/F_(1i)(i=0、1……n)」は、「書き込まれる」「不良ビットのプログラミングアドレスF_(1i)、/F_(1i)(i=0、1…n)」である。これに対して、補正発明の「ライトする第1データ信号」、及び、「ライトする、前記第1データ信号と逆の第2データ信号」は、図7及び本願明細書の0030段落の「第1、第2アドレス信号(ADD、ADDB)」との記載から、いずれも、アドレス「データ」の信号であると解される。
よって、引用発明1の「不良ビットのプログラミングアドレス」である、「書き込もうとする前記プログラミングアドレスF_(1i)(i=0、1……n)」の信号、及び、「書き込もうとする前記プログラミングアドレスF_(1i)(i=0、1……n)と相補のプログラミングアドレス/F_(1i)(i=0、1……n)」と、補正発明の「ライトする第1データ信号」、及び、「ライトする、前記第1データ信号と逆の第2データ信号」は、ライトする第1アドレスデータ信号、及び、ライトする前記第1アドレスデータ信号と逆の第2アドレスデータ信号である点で共通する。
したがって、引用発明1の「書込ワード線WLにゲート端子が接続され、前記第3ノードにソース端子が接続され、ドレイン端子に書き込もうとする前記プログラミングアドレスF_(1i)(i=0、1……n)が入力されるNチャネルMOSFET」と、補正発明の「ゲート端にライト制御信号が入力され、ソース端に前記第2ノードの信号が伝達され、ドレイン端にライトする第1データ信号が入力される第1NMOSトランジスタ」とは、ゲート端にライト制御信号が入力され、ソース端に前記第2ノードの信号が伝達され、ドレイン端にライトする第1アドレスデータ信号が入力される第1NMOSトランジスタである点で共通する。
そして、引用発明1の「前記書込ワード線WLにゲート端子が接続され、前記第2ノードにソース端子が接続され、ドレイン端子に書き込もうとする前記プログラミングアドレスF_(1i)(i=0、1……n)と相補のプログラミングアドレス/F_(1i)(i=0、1……n)が入力されるNチャネルMOSFET」と、補正発明の「ゲート端にライト制御信号が入力され、ソース端に前記第3ノードの信号が伝達され、ドレイン端にライトする、前記第1データ信号と逆の第2データ信号が入力される第2NMOSトランジスタ」とは、ゲート端にライト制御信号が入力され、ソース端に前記第3ノードの信号が伝達され、ドレイン端にライトする、第1アドレスデータ信号と逆の第2アドレスデータ信号が入力される第2NMOSトランジスタである点で共通する。

オ.引用発明1の「第2ラッチ」における「それぞれのソース端子が共通に接続され」た当該「接続」点は、補正発明の「一方のノード」が「連結され」た「第4ノード」に相当する。
したがって、引用発明1の「それぞれのソース端子が共通に接続されて接地電位が供給される第4ノードに接続され、それぞれのドレイン端子が前記第2、第3ノードに連結された第1のNチャネルMOSFET及び第2のNチャネルMOSFETを有する第2ラッチ」は、補正発明の「一方のノードが前記第4ノードに連結され、他方の2つのノードが第2,第3ノードと1対1に連結された第2ラッチ」に相当する。

カ.引用発明1の「固定電位V_(cｐ)」は、「電位」信号であるといえる。したがって、引用発明1の「固定電位V_(cｐ)の供給端」と、補正発明の「第3制御信号の入力ノード」とは、第3信号の入力ノードである点で共通する。
また、引用発明1の「不良ビットのアドレス信号F_(1i)(i=0、1…n)」は、「前記プログラミングアドレスF_(1i)(i=0、1…n)がドレイン端子に入力される前記NチャネルMOSFETのソース端子から出力される」信号であるが、この点は、補正発明の「欠陥セルの第1アドレス信号」が、本願の図12に記載される「第1NMOSトランジスタNM1」のソース端子から出力される信号であることと同じであるから、補正発明の「欠陥セルの第1アドレス信号」に相当する。
したがって、引用発明1の「固定電位V_(cｐ)の供給端と前記第2ノードとの間に配置され、不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線WL上の信号により、前記プログラミングアドレスF_(1i)(i=0、1…n)がドレイン端子に入力される前記NチャネルMOSFETのソース端子から出力される不良ビットのアドレス信号F_(1i)(i=0、1…n)を保持する第1の強誘電体キャパシタ」と、補正発明の「第3制御信号の入力ノードと前記第2ノードの間に構成され、前記ライト制御信号により欠陥セルの第1アドレス信号が格納される第1強誘電体キャパシタ」とは、第3信号の入力ノードと前記第2ノードの間に構成され、前記ライト制御信号により欠陥セルの第1アドレス信号が格納される第1強誘電体キャパシタである点で共通する。
そして、引用発明1の「前記固定電位V_(cｐ)の供給端と前記第3ノードとの間に配置され、不良ビットのアドレスで活性化されて、前記書込ワード線WL上の信号により、前記プログラミングアドレス/F_(1i)(i=0、1…n)がドレイン端子に入力される前記NチャネルMOSFETのソース端子から出力される不良ビットのアドレス信号/F_(1i)(i=0、1…n)を保持する第2の強誘電体キャパシタ」と、補正発明の「前記第3制御信号の入力ノードと前記第3ノードの間に構成され、前記ライト制御信号により前記第1アドレス信号と反対の第2アドレス信号が格納される第2強誘電体キャパシタ」とは、第3信号の入力ノードと前記第3ノードの間に構成され、前記ライト制御信号により前記第1アドレス信号と反対の第2アドレス信号が格納される第2強誘電体キャパシタである点で共通する。

キ.引用発明1の「単位メモリセル」は、「不良ビットのプログラミングアドレスF_(1i)、/FF_(1i)(i=0、1…n)」を「保持」するものであるから、補正発明の「データ記録部」に相当する。

ク.引用発明1の「前記NチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路」における「直列接続の前記NチャネルMOSFETQ_(1i)(i=0、1…n)及びNチャネルMOSFET」及び「直列接続の前記NチャネルMOSFET/Q_(1i)(i=0、1…n)及びNチャネルMOSFET」とは、いずれもスイッチ機能を有することは明らかである。
そして、「前記複数のNチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路」が「比較した各アドレス」が「1個でも一致しない場合にはプリチャージ信号PRがそのゲート端子に入力されるPチャネルMOSFETにより予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)のノードを放電して“L”レベルに低下させ、逆にすべての前記各アドレスが一致する場合には前記プリチャージされている出力V_(ｏｕｔ)のレベルを低下させず、選択されるメモリセルが不良であることを示すことでスペアアドレスを選択させる」ものである。
すなわち、前記「直列接続の前記NチャネルMOSFETQ_(1i)(i=0、1…n)及びNチャネルMOSFET」及び「直列接続の前記NチャネルMOSFET/Q_(1i)(i=0、1…n)及びNチャネルMOSFET」は、「プリチャージ信号PRがそのゲート端子に入力されるPチャネルMOSFETにより予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)」を後段に伝達させるか否かを決定することで、「選択されるメモリセルが不良であることを示すことでスペアアドレスを選択させる」という冗長切り替え動作を行わせるか否かを決定するためのスイッチとしての機能を有していることは明らかである。
そして、引用例1の図7から、前記「直列接続の前記NチャネルMOSFETQ_(1i)(i=0、1…n)及びNチャネルMOSFET」及び「直列接続の前記NチャネルMOSFET/Q_(1i)(i=0、1…n)及びNチャネルMOSFET」は、「内部アドレス信号」A_(i)、/A_(i)(i=0、1…n)と、「第1の強誘電体キャパシタ」と「第2強誘電体キャパシタ」が保持した「不良ビットのアドレス信号」F_(1i)、/F_(1i)(i=0、1…n)により、導通制御されることは、明らかである。
したがって、引用発明1の「前記NチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1……n)を含む回路」における「直列接続の前記NチャネルMOSFETQ_(1i)(i=0、1……n)及びNチャネルMOSFET」及び「直列接続の前記NチャネルMOSFET/Q_(1i)(i=0、1……n)及びNチャネルMOSFET」と、補正発明の「他の冗長コード化セルのスイッチ部と直列に接続され、前記第1データ信号および前記第2データ信号と、前記第1アドレス信号および前記第2アドレス信号とに応じて、前記冗長マスタセルからのマスタ信号の伝達の可否を決定するためのスイッチ部」とは、前記第1アドレス信号および前記第2アドレス信号とに応じて、「複数の冗長コード化セルの全体を活性化させる」ための信号を生成する回路が出力した信号の伝達の可否を決定するためのスイッチ部である点で共通する。

ケ.そして、引用発明1の「不揮発性強誘電体メモリ装置」と、補正発明の「不揮発性強誘電体メモリ装置」とは、不揮発性強誘電体メモリ装置である点で一致する。

(3-2)一致点と相違点
以上を総合すると、補正発明と引用発明1とは、
(一致点)
「複数の冗長コード化セルの全体を活性化させるための信号を生成する回路と複数の冗長コード化セルを備えた不揮発性強誘電体メモリ装置の冗長コード化セルであって、
前記冗長コード化セルのそれぞれは、
一方のノードが前記第1ノードに連結され、他方の2つのノードが第2,第3ノードと1対1に連結された第1ラッチと、
ゲート端にライト制御信号が入力され、ソース端に前記第2ノードの信号が伝達され、ドレイン端にライトする第1アドレスデータ信号が入力される第1NMOSトランジスタと、
ゲート端にライト制御信号が入力され、ソース端に前記第3ノードの信号が伝達され、ドレイン端にライトする、前記第1アドレスデータ信号と逆の第2アドレスデータ信号が入力される第2NMOSトランジスタと、
一方のノードが前記第4ノードに連結され、他方の2つのノードが第2,第3ノードと1対1に連結された第2ラッチと、
第3信号の入力ノードと前記第2ノードの間に構成され、前記ライト制御信号により欠陥セルの第1アドレス信号が格納される第1強誘電体キャパシタ
前記第3信号の入力ノードと前記第3ノードの間に構成され、前記ライト制御信号により前記第1アドレス信号と反対の第2アドレス信号が格納される第2強誘電体キャパシタと、
を備えたデータ記録部と、
前記第1アドレス信号及び前記第2アドレス信号とに応じて、複数の冗長コード化セルの全体を活性化させるための信号を生成する回路が出力した信号の伝達の可否を決定するためのスイッチ部と、
から構成されることを特徴とする不揮発性強誘電体メモリ装置の冗長コード化セル。」
である点で一致し、次の各点で相違する。

(相違点1)
補正発明は「冗長マスタセル」を備えているのに対して、引用発明1の「プリチャージ信号PRがそのゲート端子に入力される」と「予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)のノードを放電して“L”レベル」にする「PチャネルMOSFET」は、複数の「冗長コード化セル」の全体を活性化させるための信号を生成する回路であるものの、冗長セルであるとまでは言えない点。

(相違点2)
補正発明は、「第1制御信号ENPを受けて電源電圧を第1ノードに伝達するための第1PMOSトランジスタ」及び「第2制御信号を受けて接地電圧を第4ノードに伝達するための第5NMOSトランジスタ」を備えているのに対して、引用発明1は、このような構成を備えていない点。

(相違点3)
補正発明は、「ドレイン端にライトする第1データ信号が入力される第1NMOSトランジスタ」と「ドレイン端にライトする、前記第1データ信号と逆の第2データ信号が入力される第2NMOSトランジスタ」を備えるのに対して、引用発明1は「ドレイン端子に書き込もうとする前記不良ビットのプログラミングアドレスF_(1i)(i=0、1…n)が入力されるNチャネルMOSFET」と「ドレイン端子に書き込もうとする前記不良ビットのプログラミングアドレスF_(1i)(i=0、1…n)と相補のプログラミングアドレス/F_(1i)(i=0、1…n)が入力されるNチャネルMOSFET」を備える点。

(相違点4)
補正発明の「第1強誘電体キャパシタ」と「第2強誘電体キャパシタ」は、「第3制御信号の入力ノード」と「前記第2ノード」または「前記第3ノード」の間に「構成され」ているのに対して、引用発明の「第1の強誘電体キャパシタ」と「第2の強誘電体キャパシタ」は、「固定電位V_(cｐ)の供給端」と「前記第2ノード」または「前記第3ノード」との間に「配置され」ている点。

(相違点5)
補正発明は、「前記第2ノードと電圧端の間に構成された第3強誘電体キャパシタ」及び「前記第3ノードと電圧端の間に構成された第4強誘電体キャパシタ」を備えているのに対して、引用発明1には、このような構成が備えられていない点。

(相違点6)
補正発明は、「他の冗長コード化セルのスイッチ部と直列に接続され、前記第1データ信号および前記第2データ信号と、前記第1アドレス信号および前記第2アドレス信号とに応じて、前記冗長マスタセルからのマスタ信号の伝達の可否を決定するためのスイッチ部」を有するのに対して、引用発明1は、「互いに並列に配置されて」いるとともに、「前記第2ノードの電圧及び前記内部アドレスA_(i)(i=0、1…n)」及び「前記第3ノードの電圧及び前記内部アドレス/A_(i)(i=0、1…n)」が「供給され」て、「プリチャージ信号PRがそのゲート端子に入力される」と「予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)のノードを放電して“L”レベル」にする「PチャネルMOSFET」の前記「出力V_(ｏｕｔ)」を後段に伝達させるか否かを決定するスイッチ部として、「直列接続の前記NチャネルMOSFETQ_(1i)(i=0、1……n)及びNチャネルMOSFET」及び「直列接続の前記NチャネルMOSFET/Q_(1i)(i=0、1……n)及びNチャネルMOSFET」を備える点。

(4)相違点についての当審の判断
(4-1)相違点1、3及び6について
ア.相違点1、3及び6は互いに関連しているのでまとめて検討する。

イ.引用発明2に記載されているように、
「ビットラインに欠陥が生じていることが発見され、その欠陥カラムのアドレスが発生すると切断されるフューズ(F1)と、プルアップキャパシタと、第1、第2、第3インバータ(IN1、IN2、IN3)と、第1PMOSトランジスタ(MP1)とで構成され、前記ビットラインに欠陥が生じていることが発見されると「ロー」信号を出力する代替活性化信号制御部190と、
単位アドレスフューズ切断コーディングブロックを多数形成させたアドレスフューズ切断コーディングブロック部191と、
前記単位アドレスフューズ切断コーディングブロックに全て「ロー」信号が出力されると、欠陥カラムアドレス活性化信号を出力するアドレス感知部193とを備え、
前記単位アドレスフューズ切断コーディングブロックは、互いに直列に接続されて、外部から入力されるアドレス信号(Y＜0＞、YB＜0＞、Y＜1＞、YB＜1＞、Y＜2＞、YB＜2＞、Y＜3＞、YB＜3＞)と、当該単位アドレスフューズ切断コーディングブロック内のフューズのそれぞれが記憶しているビットラインの欠陥情報とに応じて、前記代替活性化信号制御部190からの信号の前記アドレス感知部193への伝達の可否を決定する、
ことを特徴とする不揮発性強誘電体メモリ装置におけるカラム冗長回路。」は従来公知の技術事項である。
ここで、前記代替活性化信号制御部190は、「ビットラインに欠陥が生じていることが発見され」た場合にだけ、「互いに直列に接続され」た「単位アドレスフューズ切断コーディングブロック」を「活性化」して動作させていることは明らかである。

ウ.上記引用発明2における「代替活性化信号制御部190」及び「アドレスフューズ切断コーディングブロック部191」は、補正発明の「冗長マスタセル」及び「前記冗長マスタセルからのマスタ信号の伝達の可否を決定するためのスイッチ部」にそれぞれ相当してものと認められる。

エ.そして、処理の効率化や低消費電力化は、引用発明1の「強誘導体キャパシタメモリセルを含む半導体記憶装置の冗長コード化セル」も当然に有する課題であると認められる。
してみれば、引用発明1において、「プリチャージ信号PRがそのゲート端子に入力されるPチャネルMOSFET」は、いかなる場合に「プリチャージ信号PR」が供給されて「プリチャージ」動作を行うか不明であるが、これを、「ビットラインに欠陥が生じていることが発見され」た場合にだけ「プリチャージ」動作を行わせることで、「ビットラインに欠陥が生じていることが発見され」た場合にだけ前記「複数のNチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路」を動作させて、前記動作を効率化させ、低消費電力化を図ろうと想起することは、引用例2に接した当業者であれば、当然に想起し得たものと認められる。

オ.ところで、引用発明1の「前記不良ビットのプログラミングアドレスF_(1i)、/F_(1i)(i=0、1…n)と、入力アドレス信号A_(i)(i=0、1…n)から生成した内部アドレス信号A_(i)、/A_(i)(i=0、1…n)との比較をそれぞれ行う、複数のNチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路」は、「互いに並列に配置されて」、「前記複数のNチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路が比較した各アドレスが、1個でも一致しない場合にはプリチャージ信号PRがそのゲート端子に入力されるPチャネルMOSFETにより予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)のノードを放電して“L”レベルに低下させ、逆にすべての前記各アドレスが一致する場合には前記プリチャージされている出力V_(ｏｕｔ)のレベルを低下させ」ない、という動作を行う。すなわち、「スイッチ部」として動作する前記「NチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路」は、「複数」が「互いに並列に配置され」ることで、NAND回路を構成している。
しかしながら、「外部から入力されるアドレス信号(Y＜0＞、YB＜0＞、Y＜1＞、YB＜1＞、Y＜2＞、YB＜2＞、Y＜3＞、YB＜3＞)と、当該単位アドレスフューズ切断コーディングブロック内のフューズのそれぞれが記憶しているビットラインの欠陥情報とに応じて、前記代替活性化信号制御部190からの信号の前記アドレス感知部193への伝達の可否を決定する」「単位アドレスフューズ切断コーディングブロック」を、「互いに直列に接続」することは、引用例2に記載されている。
さらに、電子回路技術において、複数のスイッチ部を直列に接続して、NAND回路ないしAND回路を構成することは、以下に示す周知例1?2に記載されるように、周知技術にすぎない。
してみれば、「前記複数のNチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路が比較した各アドレスが、1個でも一致しない場合にはプリチャージ信号PRがそのゲート端子に入力されるPチャネルMOSFETにより予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)のノードを放電して“L”レベルに低下させ、逆にすべての前記各アドレスが一致する場合には前記プリチャージされている出力V_(ｏｕｔ)のレベルを低下させ」ない、という動作を行わせるために、前記「複数のNチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路」を、「互いに並列」に接続するか、互いに直列に接続して「出力V_(ｏｕｔ)」を後段に順次に伝達させるかは、当業者が必要に応じて適宜に選択し得た事項であると認められる。

カ.また、引用発明1の「前記NチャネルMOSFETQ_(1i)(i=0、1…n)」に「直列接続」された「NチャネルMOSFET」、及び、「前記NチャネルMOSFET/Q_(1i)(i=0、1…n)」に「直列接続」された「NチャネルMOSFET」の「ゲート端子」には、「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」の各「ドレイン端子」に入力される「相補」の「不良ビットのプログラミングアドレス」F_(1i)、/F_(1i)「(i=0、1…n)」ではなく、「内部アドレス信号A_(i)、/A_(i)(i=0、1…n)」が入力される。
ここで、前記「不良ビットのプログラミングアドレス」F_(1i)、/F_(1i)「(i=0、1…n)」とは、指定された「入力アドレス信号A_(i)(i=0、1…n)」の「ビット」が「不良」であったときの、当該「入力アドレス信号A_(i)(i=0、1…n)」から生成した「内部アドレス信号A_(i)、/A_(i)(i=0、1…n)」であることは、明らかである。
そして、前記「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」は、当該各「ゲート端子」に供給される「不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線WL上の信号」が「活性化」されたときに導通すると認められる。すなわち、指定された「入力アドレス信号A_(i)(i=0、1…n)」の「ビット」に「不良」がなければ、前記2つの「NチャネルMOSFET」は遮断しているから、この時、前記2つの「NチャネルMOSFET」の「ドレイン端子」に何らかのアドレス信号を入力しても、「第1の強誘電体キャパシタ」及び「第2の強誘電体キャパシタ」が「保持」する情報は影響されない。
してみれば、引用例1の図7において、「メモリセル230」に「不良ビットのプログラミングアドレス」F_(1i)、/F_(1i)が供給しているが、これは、前記「メモリセル230」に前記「不良ビットのプログラミングアドレス」F_(1i)、/F_(1i)を記憶させるときの状態を示したものであって、実際には、前記「メモリセル230」に、同図の「比較回路232」と同様に、「内部アドレス信号A_(i)、/A_(i)」が供給され、「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」が、当該「ゲート端子」に「不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線WL上の信号」が供給されて「活性化」され導通するときに、前記「メモリセル230」は、「不良ビット」の前記「内部アドレス信号A_(i)、/A_(i)」を、「不良ビットのプログラミングアドレス」F_(1i)、/F_(1i)として取り込んでいる蓋然性が高い。

キ.なお、半導体装置において、入力ポート数を減らそうとすることは、きわめて一般的な技術課題である。
したがって、仮に、引用例1には、「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」の各「ドレイン端子」に「内部アドレス信号A_(i)、/A_(i)」を供給することが記載されていなかったとしても、引用発明1において、「前記NチャネルMOSFETQ_(1i)(i=0、1…n)」に「直列接続」された「NチャネルMOSFET」及び「前記NチャネルMOSFET/Q_(1i)(i=0、1…n)」に「直列接続」された「NチャネルMOSFET」の各「ゲート端子」に加え、前記「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」の各「ドレイン端子」にも、前記「内部アドレス信号A_(i)、/A_(i)(i=0、1…n)」を入力して、前記「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」の各「ゲート端子」に、「不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線WL上の信号」が入力された場合にのみ、前記2つの「NチャネルMOSFET」の各「ソート端子」に「不良ビットのプログラミングアドレスF_(1i)、/F_(1i)(i=0、1…n)」が現れるようになすことで、入力ポート数を減らすことは、当業者であれば、当然になし得たものと認められる。

ク.以上から、引用発明1において、「プリチャージ信号PRがそのゲート端子に入力される」と「予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)のノードを放電して“L”レベル」にする「PチャネルMOSFET」を、ビットラインに欠陥が生じていることが発見された場合にだけ「プリチャージ」動作を行わせるという、冗長機能を有するセルとするとともに、「直列接続の前記NチャネルMOSFETQ_(1i)(i=0、1……n)及びNチャネルMOSFET」及び「直列接続の前記NチャネルMOSFET/Q_(1i)(i=0、1……n)及びNチャネルMOSFET」をそれぞれ備える「複数のNチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路」を互いに直列に配置し、「前記NチャネルMOSFETQ_(1i)(i=0、1…n)」に「直列接続」された「NチャネルMOSFET」及び「前記NチャネルMOSFET/Q_(1i)(i=0、1…n)」に「直列接続」された「NチャネルMOSFET」の各「ゲート端子」に加え、前記「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」の各「ドレイン端子」にも、前記「内部アドレス信号A_(i)、/A_(i)(i=0、1…n)」を入力することで、前記「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」の各「ドレイン端子」に入力される前記「内部アドレス信号A_(i)、/A_(i)(i=0、1…n)」と、「第1の強誘電体キャパシタ」と「第2強誘電体キャパシタ」が保持した「前記不良ビットのプログラミングアドレスF_(1i)、/F_(1i)(i=0、1……n)」との比較をそれぞれ行わせて、前記冗長機能を有するセルが出力した信号を後段の回路に伝達させるか否かを決定させることは、当業者が容易に想到し得たものと認められる。

ケ.周知例1:特開昭63-175297号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭63-175297号公報には、第3図とともに次の記載がある。
・「2.特許請求の範囲
(1)少なくとも周辺回路がNチャネル型トランジスタとPチャネル型トランジスタで構成され、
メモリアレイが複数のスイッチングFETを直列に接続したNANDメモリとデコード機能を備えたセレクトトランジスタとを有し……(以下、省略)」(第1頁下左欄第4?9行)

・「〔従来の技術〕
従来のCMOSマスクROM装置におけるNANDメモリからセンスアンプまでの回路として第3図に示す回路がある。図においてQl、Q4、Q6はPチャネル型トランジスタ(以下、P型Tｒという)、Q2、Q3、Q5、Q7、QB、Ql0?Ql3、Ql5?Q19、Q21、Q22、Q24?Q28はNチャネル型トランジスタ(以下、N型Tｒという)、Q9、Ql4、Q20、Q23はディプレッション型トランジスタ(以下、D型Tｒという)、CEはチップイネーブル信号で、Y1?Y3、XI?X8はおのおのY、Xアドレスデコーダ入力である。
次に動作について説明する。
Yアドレスデコーダ入力Y1?Y3によって8段積NANDメモリの一列が選択される。たとえば、Yl=Y2=“H”、Y3=“L”で、Q10がOFFとなり、Q20がONとなってQ21?Q8側がコモンビット線Aと接続される。ここで一般的にN型Tｒのしきい値電圧V_(ｔh)は-0.5?-1.0V、P型TｒのV_(ｔh)は-0.5?-1.OV、D型TｒのV_(ｔh)は-2?-5ｖ程度が用いられる。このときXアドレスデコーダ入力X1?X8は選択された1つのみが“L”となり残りはすべて“H”となる。ここでX3を選択“L”とした場合、Q23はD型TｒなのでONとなり、Q21、Q22、Q24?Q28のゲートは“H”が入力されているのですべてONとなり、コモンビット線Aの電位をGNDへ放電させる。」(第1頁下右欄第8行?第2頁上左欄第16行)

コ.周知例2:特開平03-115082号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である特開平03-115082号公報には、第6図とともに次の記載がある。

・「〔従来の技術〕
第8図に従来例を示す。図において、(1)は各階の扉対応に設けられて、その扉が閉じている時に入となるスイッチ群(1a)?(1n)を直列に接続したAND回路構成の安全回路である。(2)は安全回路(1)が導通状態にある時すなわちスイッチ群(1a)?(1n)が閉じている時にのみエレベータの駆動条件を演算処理してエレベータ駆動回路(図示せず)に駆動信号を送信するモニター回路である。
次に動作の説明を行う。
いま乗客の乗降が終り扉が閉じると、その扉対応のスイッチ群(1a)?(1n)のスイッチが閉じて安全回路(1)が導通状態となり、これを見張っていたモニター回路(2)は上か下かの行き先や、何階に止まるのか、何階で呼ばれているのか等の情報を整理しその整理した情報をエレベータ駆動回路(図示せず)へその駆動信号として送信する。結果、エレベータは所定の動作に入る。もし運転中に安全回路(1)のスイッチのどれか1つでも接点圧不足や異物かみ或いは、経年変化による接点の接触不良などにより導通不具合が生じると、モニター回路(2)はこれを感知し停止信号を送信しエレベータはただちに停止する。」(第1頁下左欄第4行?第2頁上左欄第6行)

(4-2)相違点2について
ア.上記引用発明3に示されるように、
「強誘電体メモリセルのアレイと、上記メモリセルからの読み出しデータをセンス増幅するラッチ型センスアンプ201と、上記センスアンプの読み出し出力をラッチするラッチ回路202と、ビット線対に対するプリチャージ及びデータ書込みを行うプリチャージ・書込み回路203を備えている不良アドレス記憶回路20において、
前記ラッチ型センスアンプ201は、
ラッチ型のNチャネルセンスアンプ201N及びPチャネルセンスアンプ201Pと、
Pチャネルセンスアンプ駆動信号FSAPを受けて、電源電圧Vccを前記センスアンプ201の第1の共通接続ノードに供給する駆動制御用のPMOSトランジスタQ6と、
Nチャネルセンスアンプ駆動信号FSANを受けて、接地電位Vｓｓを前記センスアンプ201の第2の共通接続ノードに供給するための駆動制御用のNMOSトランジスタQ3とを備え、
電源投入後にパワーオン信号PWRONを受けて冗長回路が一連の動作を行い、不良アドレス記憶回路20に記憶されている不良アドレスのデータを読み出すときに、Pチャネルセンスアンプ駆動信号FSAP及びNチャネルセンスアンプ駆動信号FSANがパルス駆動される不良アドレス記憶回路。」は従来から良く知られている技術事項である。
すなわち、不良アドレスを記憶する記憶メモリセルからの読み出しデータをセンス増幅するラッチ型センスアンプを、不良アドレスのデータを読み出すときに駆動することは、従来から良く知られている技術事項である。

イ.そして、処理の効率化や低消費電力化は、引用発明1の「強誘導体キャパシタメモリセルを含む半導体記憶装置の冗長コード化セル」も当然に有する課題であると認められる。

ウ.したがって、引用発明3の「PMOSトランジスタQ6」及び「NMOSトランジスタQ3」は、補正発明の「第1PMOSトランジスタ」及び「第5NMOSトランジスタ」にそれぞれ相当しているから、引用発明1及び3に接した当業者が、引用発明1の「単位メモリセル」の「第1ノード」と「電源電位V_(cc)」との間に第1制御信号ENPを受けて「電源電位V_(cc)」を「第1ノード」に伝達するためのPMOSトランジスタを挿入し、「第4ノード」と「接地電位」との間に第2制御信号を受けて「第4ノード」を「接地電位」に接続するためのNMOSトランジスタを挿入して、補正発明のように構成することは、当業者が容易に想到し得たものと認められる。

(4-3)相違点4、5について
ア.上記引用発明4に示されるように、
「PLGOB制御信号を受けるPチャネルトランジスタM6のゲートによりパルス駆動されるノードPLBLBと、交差結合されたセンス増幅器のノードCBLBとの間に接続され、ワード線WL制御信号によってビット線ノードBLB上の情報を格納する強誘電性キャパシタZ2(記憶キャパシタ)と、
前記PLGOB制御信号を受けるPチャネルトランジスタM7のゲートによりパルス駆動されるノードPLBLと、交差結合されたセンス増幅器のノードCBLとの間に接続され、ワード線WL制御信号によってビット線ノードBL上の情報を格納する強誘電性キャパシタZ0(記憶キャパシタ)と、
前記ノードCBLBと接地との間に接続され、増加された負荷/記憶キャパシタンス比を提供する強誘電性キャパシタZ3(負荷キャパシタ)と、
前記ノードCBLと前記接地との間に接続され、増加された負荷/記憶キャパシタンス比を提供する強誘電性キャパシタZ1(負荷キャパシタ)と、
を有し、
十分に大きな前記負荷/記憶キャパシタンス比により、印加された前記ノードPLBLB及びCBLBの電圧の大部分は、前記強誘電性キャパシタZ0、Z2の両端にわたって降下することで、前記センス増幅器をさらに敏感にさせることを特徴とする不揮発性強誘電性記憶素子を含むラッチ回路20。」は従来知られている技術事項である。

イ.引用発明4において、「PLGOB制御信号を受けるPチャネルトランジスタM6のゲートによりパルス駆動されるノードPLBLB」ないし「前記PLGOB制御信号を受けるPチャネルトランジスタM7のゲートによりパルス駆動されるノードPLBL」上の各電圧は、「強誘電性キャパシタZ2(記憶キャパシタ)」ないし「強誘電性キャパシタZ0(記憶キャパシタ)」に前記各電圧を印加することで、前記「強誘電性キャパシタZ2(記憶キャパシタ)」ないし「強誘電性キャパシタZ0(記憶キャパシタ)」への「ビット線ノードBLB上の情報」ないし「ビット線ノードBL上の情報」の「格納」を制御するするための電圧であるから、「ワード線WL制御信号」とともに、前記「格納」の「制御信号」であると解される。
すなわち、「強誘電性キャパシタZ2(記憶キャパシタ)」ないし「強誘電性キャパシタZ0(記憶キャパシタ)」への「情報」の「格納」の「制御信号」の入力ノードと、「交差結合されたセンス増幅器のノードCBLB」ないし「交差結合されたセンス増幅器のノードCBL」との間に、前記「強誘電性キャパシタZ2(記憶キャパシタ)」ないし「強誘電性キャパシタZ0(記憶キャパシタ)」を接続することは、不揮発性強誘電性記憶素子を含むラッチ回路において従来知られている技術事項である。
また、「前記センス増幅器をさらに敏感にさせる」ために、「前記ノードCBLBと接地との間に接続され、増加された負荷/記憶キャパシタンス比を提供する強誘電性キャパシタZ3(負荷キャパシタ)」と「前記ノードCBLと前記接地との間に接続され、増加された負荷/記憶キャパシタンス比を提供する強誘電性キャパシタZ1(負荷キャパシタ)」とを設けることも、不揮発性強誘電性記憶素子を含むラッチ回路において従来知られている技術事項である。

ウ.これに対し、本願明細書には、補正発明の「第3制御信号」に関して、0009段落に「前記第1,第2強誘電体キャパシタに貯蔵された前記第1,第2データを、前記第3,第4強誘電体キャパシタを用いて電圧差を引き起こしてセンシングし、前記第3制御信号CPLがロジックハイ電圧レベルである場合、前記第1データを前記第1強誘電体キャパシタに再貯蔵し、前記第3制御信号が接地電圧レベルである場合、前記第2データを前記第2強誘電体キャパシタに再貯蔵することを特徴とする。」と、0010段落の「ライトプログラムモード時に前記ライト制御信号がハイ電圧レベルであり、前記第3制御信号CPLがハイ電圧レベルである場合、第3データを前記第1又は第2強誘電体キャパシタに記録し、前記第3制御信号CPL及び前記ライト制御信号が接地電圧レベルである場合、第4データを前記第1又は第2強誘電体キャパシタに記録する」と記載されている。
すなわち、本願明細書には、「第3制御信号CPL」は、「ライト制御信号」とともに、「第1強誘電体キャパシタ」または「第2強誘電体キャパシタ」へのデータの「貯蔵」ないし「記録」を制御する制御信号であることが記載されている。

一方、補正発明の「電圧端」に関して、本願明細書には、0052段落に「CPL信号入力端と第5ノード間に構成された第1強誘電体キャパシタFC1と、CPL信号入力端と第6ノードN6の間に構成された第2強誘電体キャパシタFC2と、第5ノードN5と接地電圧VSS端の間に構成された第3強誘電体キャパシタFC3と、第6ノードN6と接地電圧VSS端の間に構成された第4強誘電体キャパシタFC4」と記載されている。
すなわち、補正発明の「電圧端」は、「接地電圧VSS端」であることが、本願明細書には記載されている。

エ.したがって、引用発明4の「ノードPLBLB」と「ノードPLBL」、「強誘電性キャパシタZ3(負荷キャパシタ)」及び「強誘電性キャパシタZ1(負荷キャパシタ)」は、補正発明の「第3制御信号」、「第1強誘電体キャパシタ」及び「第1強誘電体キャパシタ」にそれぞれ相当しているものと認められる。

オ.処理の効率化や低消費電力化は、引用発明1の「強誘導体キャパシタメモリセルを含む半導体記憶装置の冗長コード化セル」も当然に有する課題であると認められる。
また、引用例1の図7を見ると、引用発明1の「単位メモリセル」における「第1ラッチ」及び「第2ラッチ」は、引用発明4と同じく「交差結合」を有している。そして、引用例1の0064段落には「このことにより、ノードAとBで電位上昇に相違が生じる。このアンバランスにより、双安定素子がより電位を増幅させる方向に働くため、前回保持されていた情報がそのまま再生される。」と記載されている。してみれば、引用発明1の前記「第1ラッチ」及び「第2ラッチ」は、引用発明4と同じく「交差結合されたセンス増幅器」を構成していると認められる。
この「交差結合されたセンス増幅器」をさらに敏感にさせることも、引用発明1の「強誘導体キャパシタメモリセルを含む半導体記憶装置の冗長コード化セル」も当然に有する課題であると認められる。

カ.以上から、引用発明1及び4に接した当業者であれば、引用発明1において、「第1の強誘電体キャパシタ」と「第2の強誘電体キャパシタ」を、「固定電位V_(cｐ)の供給端」に接続することに代えて、前記「第1の強誘電体キャパシタ」または前記「第2強誘電体キャパシタ」への「アドレス信号」の「保持」を制御する制御信号の電圧の「供給端」に接続することで、前記「第1の強誘電体キャパシタ」を前記制御信号の電圧の「供給端」と「前記第2ノード」との間に「配置」するともに、前記「第2の強誘電体キャパシタ」を前記制御信号の電圧の「供給端」と「前記第3ノード」との間に「配置」し、さらに、「前記第2ノード」と接地との間に接続さる強誘電性キャパシタ(負荷キャパシタ)と、「前記第3ノード」と接地との間に接続さる強誘電性キャパシタ(負荷キャパシタ)とを設けることは、当業者が容易に想到し得たものと認められる。

(4-4)判断のまとめ
以上検討したとおりであるから、補正発明と引用発明1との各相違点は、周知技術を勘案して、当業者が引用発明1?4から容易になし得た範囲に含まれる程度のものである。
したがって、補正発明は、周知技術を勘案することにより、引用発明1?4に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
以上から、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定の規定に適合しない。

4.小括
以上検討したとおり、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3.本願発明について
1.本願発明
前記のとおり、平成23年12月9日に提出された手続補正書によりなされた手続補正は却下されたので、本願の請求項1?4に係る発明は、平成21年12月15日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?4に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載されている事項により特定される次のとおりである。

「 【請求項1】
不揮発性メモリ装置のコード化セルにおいて、
前記コード化セルは、
第1制御信号ENPを受けて電源電圧を第1ノードに伝達するための第1PMOSトランジスタと、
一方のノードが前記第1ノードに連結され、他方のノードの第1の端子が第2ノードに連結され、前記他方のノードの第2の端子が第3ノードに連結された第1ラッチと、
ゲート端にライト制御信号が入力され、ソース端に前記第2ノードの信号が伝達され、ドレイン端にライトする第1データ信号が入力される第1NMOSトランジスタと、
ゲート端にライト制御信号が入力され、ソース端に前記第3ノードの信号が伝達され、ドレイン端にライトする、前記第1データ信号と逆の第2データ信号が入力される第2NMOSトランジスタと、
第2制御信号を受けて接地電圧を第4ノードに伝達するための第3NMOSトランジスタと、
一方のノードが前記第4ノードに連結され、他方の2つのノードが第2,第3ノードと1対1に連結された第2ラッチと、
第3制御信号の入力ノードと前記第2ノードの間に構成された第1強誘電体キャパシタと、
前記第3制御信号の入力ノードと前記第3ノードの間に構成された第2強誘電体キャパシタと、
前記第2ノードと電圧端の間に構成された第3強誘電体キャパシタと、
前記第3ノードと電圧端の間に構成された第4強誘電体キャパシタと、
前記第1データ信号および前記第2データ信号と前記第2,第3ノードの信号に応じて、複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するためのマスタセルのマスタ信号の伝達の可否を決定するためのスイッチ部と
から構成されることを特徴とする不揮発性強誘電体メモリ装置のコード化セル。」

2.引用刊行物及び引用発明
引用例1?4の記載については、前記「第2.補正の却下の決定」の「4.独立特許要件」の「(2)引用刊行物及び引用発明」における「(2-1-1)引用例1:特開平08-180672号公報の記載」、「(2-2-1)引用例2:特開2001-135094号公報の記載」、「(2-3-1)引用例3:特開平08-279299号公報に記載」及び「(2-4-1)引用例4:特開2001-126469号公報の記載」の項で摘記したとおりである。
そして、引用発明1?4については、同「(2-1-2)引用発明1」、「(2-2-2)引用発明2」、「(2-3-2)引用発明3」及び「(2-4-2)引用発明4」の項において認定したとおりである。

3.対比
(3-1)本願発明と引用発明1との対比
ア.引用発明1の「不良ビットのプログラミングアドレスF_(1i)、/F_(1i)(i=0、1…n)がそれぞれ書き込まれる複数の単位メモリセルを有するメモリセル230と、前記不良ビットのプログラミングアドレスF_(1i)、/F_(1i)(i=0、1…n)と、入力アドレス信号A_(i)(i=0、1…n)から生成した内部アドレス信号A_(i)、/A_(i)(i=0、1…n)との比較をそれぞれ行う、複数のNチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路が互いに並列に配置されて、前記複数のNチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路が比較した各アドレスが、1個でも一致しない場合にはプリチャージ信号PRがそのゲート端子に入力されるPチャネルMOSFETにより予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)のノードを放電して“L”レベルに低下させ、逆にすべての前記各アドレスが一致する場合には前記プリチャージされている出力V_(ｏｕｔ)のレベルを低下させず、選択されるメモリセルが不良であることを示すことでスペアアドレスを選択させる動作を行う比較回路232が設けられた」「半導体記憶装置」の「強誘導体キャパシタメモリセル」は、本願発明の「不揮発性メモリ装置のコード化セル」に相当する。

イ.引用発明1の、「前記単位メモリセルにおける、第1のPチャネルMOSFETのドレイン端子と第1のNチャネルMOSFETのドレイン端子との接続点を第3ノードとし、第2のPチャネルMOSFETのドレイン端子と第2のNチャネルMOSFETのドレイン端子との接続点を第2ノードとした場合」における前記「第1ノード」、「第2ノード」及び「第3ノード」は、それぞれ、本願発明の「第1ノード」、「第2ノード」及び「第3ノード」に、それぞれ、相当する。
したがって、引用発明1の「それぞれのソース端子が共通に接続されて電源電位Vccが供給される前記第1ノードに接続され、それぞれのドレイン端子が前記第2、第3ノードに連結された前記第1及び第2のPチャネルMOSFETを有する第1ラッチ」は、本願発明の「一方のノードが前記第1ノードに連結され、他方のノードの第1の端子が第2ノードに連結され、前記他方のノードの第2の端子が第3ノードに連結された第1ラッチ」に相当する。

ウ.前記「第2.補正の却下の決定」の「4.独立特許要件」の「(3)対比」の「(3-1)補正発明と引用発明1との対比」の項において、「エ.」で指摘したように、引用発明1の「書込ワード線WLにゲート端子が接続され、前記第3ノードにソース端子が接続され、ドレイン端子に書き込もうとする前記プログラミングアドレスF_(1i)(i=0、1……n)が入力されるNチャネルMOSFET」と、本願発明の「ゲート端にライト制御信号が入力され、ソース端に前記第2ノードの信号が伝達され、ドレイン端にライトする第1データ信号が入力される第1NMOSトランジスタ」とは、ゲート端にライト制御信号が入力され、ソース端に前記第2ノードの信号が伝達され、ドレイン端にライトする第1アドレスデータ信号が入力される第1NMOSトランジスタである点で共通する。
そして、同じ理由により、引用発明1の「前記書込ワード線WLにゲート端子が接続され、前記第2ノードにソース端子が接続され、ドレイン端子に書き込もうとする前記不良ビットのプログラミングアドレスF_(1i)(i=0、1…n)と相補のプログラミングアドレス/F_(1i)(i=0、1…n)が入力されるNチャネルMOSFET」と、本願発明の「ゲート端にライト制御信号が入力され、ソース端に前記第3ノードの信号が伝達され、ドレイン端にライトする、前記第1データ信号と逆の第2データ信号が入力される第2NMOSトランジスタ」とは、ゲート端にライト制御信号が入力され、ソース端に前記第3ノードの信号が伝達され、ドレイン端にライトする、第1アドレスデータ信号と逆の第2アドレスデータ信号が入力される第2NMOSトランジスタである点で共通する。

エ.前記「(3-1)補正発明と引用発明1との対比」の項において、「オ.」で指摘したように、引用発明1の「それぞれのソース端子が共通に接続されて接地電位が供給される第4ノードに接続され、それぞれのドレイン端子が前記第2、第3ノードに連結された第1のNチャネルMOSFET及び第2のNチャネルMOSFETを有する第2ラッチ」は、本願発明の「一方のノードが前記第4ノードに連結され、他方の2つのノードが第2,第3ノードと1対1に連結された第2ラッチ」に相当する。

オ.前記「(3-1)補正発明と引用発明1との対比」の項において、「カ.」で指摘したように、引用発明1の「固定電位V_(cｐ)の供給端と前記第2ノードとの間に配置され、不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線WL上の信号により、前記プログラミングアドレスF_(1i)(i=0、1…n)がドレイン端子に入力される前記NチャネルMOSFETのソース端子から出力される不良ビットのアドレス信号F_(1i)(i=0、1…n)を保持する第1の強誘電体キャパシタ」と、本願発明の「第3制御信号の入力ノードと前記第2ノードの間に構成された第1強誘電体キャパシタ」とは、第3信号の入力ノードと前記第2ノードの間に構成された第1強誘電体キャパシタである点で共通する。
そして、引用発明1の「前記固定電位V_(cｐ)の供給端と前記第3ノードとの間に配置され、不良ビットのアドレスで活性化されて、前記書込ワード線WL上の信号により、前記プログラミングアドレス/F_(1i)(i=0、1…n)がドレイン端子に入力される前記NチャネルMOSFETのソース端子から出力される不良ビットのアドレス信号/F_(1i)(i=0、1…n)を保持する第2の強誘電体キャパシタ」と、本願発明の「前記第3制御信号の入力ノードと前記第3ノードの間に構成された第2強誘電体キャパシタ」とは、第3信号の入力ノードと前記第3ノードの間に構成された第2強誘電体キャパシタである点で共通する。

カ.引用発明1の「前記NチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路」における「直列接続の前記NチャネルMOSFETQ_(1i)(i=0、1…n)及びNチャネルMOSFET」及び「直列接続の前記NチャネルMOSFET/Q_(1i)(i=0、1…n)及びNチャネルMOSFET」とは、いずれもスイッチ機能を有することは明らかである。
そして、「前記複数のNチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路」が「比較した各アドレスが、1個でも一致しない場合にはプリチャージ信号PRがそのゲート端子に入力されるPチャネルMOSFETにより予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)のノードを放電して“L”レベルに低下させ、逆にすべての前記各アドレスが一致する場合には前記プリチャージされている出力V_(ｏｕｔ)のレベルを低下させず、選択されるメモリセルが不良であることを示すことでスペアアドレスを選択させる」ものである。すなわち、前記「直列接続の前記NチャネルMOSFETQ_(1i)(i=0、1…n)及びNチャネルMOSFET」及び「直列接続の前記NチャネルMOSFET/Q_(1i)(i=0、1…n)及びNチャネルMOSFET」は、「プリチャージ信号PRがそのゲート端子に入力されるPチャネルMOSFETにより予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)」を後段の回路に伝達させるか否かを決定することで、「選択されるメモリセルが不良であることを示すことでスペアアドレスを選択させる」という冗長切り替え動作を行わせるか否かを決定するためのスイッチとしての機能を有していることは明らかである。
ここで、本願発明の「複数のリダンダンシコーディングセル」は、本願明細書に記載の「冗長コード化セル」、すなわち、本願発明の複数の「コード化セル」を指すものと認められる。よって、前記「第2.補正の却下の決定」の「4.独立特許要件」の「(3)対比」の「(3-1)補正発明と引用発明1との対比」の項において、「イ.」で指摘したように、引用発明1の「プリチャージ信号PRがそのゲート端子に入力される」と「予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)のノードを放電して“L”レベル」にする「PチャネルMOSFET」の前記「出力V_(ｏｕｔ)」と、本願発明の「複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するためのマスタセルのマスタ信号」とは、複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するための回路が出力した信号である点で共通する。
また、引用例1の図7から、前記「直列接続の前記NチャネルMOSFETQ_(1i)(i=0、1…n)及びNチャネルMOSFET」及び「直列接続の前記NチャネルMOSFET/Q_(1i)(i=0、1…n)及びNチャネルMOSFET」は、「内部アドレス信号」A_(i)、/A_(i)(i=0、1…n)と、「第2、第3ノードの信号」とにより、導通制御されることは、明らかである。
したがって、引用発明1の「前記NチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1……n)を含む回路」における「直列接続の前記NチャネルMOSFETQ_(1i)(i=0、1……n)及びNチャネルMOSFET」及び「直列接続の前記NチャネルMOSFET/Q_(1i)(i=0、1……n)及びNチャネルMOSFET」と、本願発明の「前記第1データ信号および前記第2データ信号と前記第2,第3ノードの信号に応じて、複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するためのマスタセルのマスタ信号の伝達の可否を決定するためのスイッチ部」とは、前記第2,第3ノードの信号に応じて、複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するための回路が出力した信号の伝達の可否を決定するためのスイッチ部である点で共通する。

キ.そして、引用発明1の「不揮発性強誘電体メモリ装置」と、本願発明の「不揮発性強誘電体メモリ装置」とは、不揮発性強誘電体メモリ装置である点で一致する。

(3-2)一致点と相違点
以上を総合すると、本願発明と引用発明1とは、
(一致点)
「不揮発性メモリ装置のコード化セルにおいて、
前記コード化セルは、
一方のノードが第1ノードに連結され、他方のノードの第1の端子が第2ノードに連結され、前記他方のノードの第2の端子が第3ノードに連結された第1ラッチと、
ゲート端にライト制御信号が入力され、ソース端に前記第2ノードの信号が伝達され、ドレイン端にライトする第1アドレスデータ信号が入力される第1NMOSトランジスタと、
ゲート端にライト制御信号が入力され、ソース端に前記第3ノードの信号が伝達され、ドレイン端にライトする、前記第1アドレスデータ信号と逆の第2アドレスデータ信号が入力される第2NMOSトランジスタと、
一方のノードが前記第4ノードに連結され、他方の2つのノードが第2,第3ノードと1対1に連結された第2ラッチと、
第3信号の入力ノードと前記第2ノードの間に構成された第1強誘電体キャパシタと、
前記第3信号の入力ノードと前記第3ノードの間に構成された第2強誘電体キャパシタと、
前記第2,第3ノードの信号に応じて、複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するための回路が出力した信号の伝達の可否を決定するためのスイッチ部と、
から構成されることを特徴とする不揮発性強誘電体メモリ装置のコード化セル。」、
である点で一致し、次の点で相違する。

(相違点1)
本願発明は、「第1制御信号ENPを受けて電源電圧を第1ノードに伝達するための第1PMOSトランジスタ」及び「第2制御信号を受けて接地電圧を第4ノードに伝達するための第3NMOSトランジスタ」を備えているのに対して、引用発明1には、このような構成が備えられていない点。

(相違点2)
本願発明は、「ドレイン端にライトする第1データ信号が入力される第1NMOSトランジスタ」と「ドレイン端にライトする、前記第1データ信号と逆の第2データ信号が入力される第2NMOSトランジスタ」を備えるのに対して、引用発明1は「ドレイン端子に書き込もうとする前記不良ビットのプログラミングアドレスF_(1i)(i=0、1…n)が入力されるNチャネルMOSFET」と「ドレイン端子に書き込もうとする前記不良ビットのプログラミングアドレスF_(1i)(i=0、1…n)と相補のプログラミングアドレス/F_(1i)(i=0、1…n)が入力されるNチャネルMOSFET」を備える点。

(相違点3)
本願発明の「第1強誘電体キャパシタ」と「第2強誘電体キャパシタ」は、「第3制御信号の入力ノード」と「前記第2ノード」または「前記第3ノード」の間に「構成され」ているのに対して、引用発明の「第1の強誘電体キャパシタ」と「第2の強誘電体キャパシタ」は、「固定電位V_(cｐ)の供給端」と「前記第2ノード」または「前記第3ノード」との間に「配置され」ている点。

(相違点4)
本願発明は、「前記第2ノードと電圧端の間に構成された第3強誘電体キャパシタ」及び「前記第3ノードと電圧端の間に構成された第4強誘電体キャパシタ」を備えているのに対して、引用発明1には、このような構成が備えられていない点。

(相違点5)
本願発明は、「前記第1データ信号および前記第2データ信号と前記第2,第3ノードの信号に応じて、複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するためのマスタセルのマスタ信号の伝達の可否を決定するためのスイッチ部」を有するのに対して、引用発明1は、「前記第2ノードの電圧及び前記内部アドレスA_(i)(i=0、1…n)」及び「前記第3ノードの電圧及び前記内部アドレス/A_(i)(i=0、1…n)」が「供給され」て、「プリチャージ信号PRがそのゲート端子に入力される」と「予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)のノードを放電して“L”レベル」にする「PチャネルMOSFET」の前記「出力V_(ｏｕｔ)」を後段の回路に伝達させるか否かを決定するスイッチ部として、「直列接続の前記NチャネルMOSFETQ_(1i)(i=0、1……n)及びNチャネルMOSFET」及び「直列接続の前記NチャネルMOSFET/Q_(1i)(i=0、1……n)及びNチャネルMOSFET」を備える点。

(4)相違点についての当審の判断
(4-1)相違点1について
ア.前記「第2.補正の却下の決定」の「2.新規事項の追加の有無及び補正の目的の適否」における「(5)補正事項5について」の項において指摘したように、補正後の請求項1に係る発明において、補正前の「第2制御信号を受けて接地電圧を第4ノードに伝達するための第3NMOSトランジスタ」との記載を、「第2制御信号を受けて接地電圧を第4ノードに伝達するための第5NMOSトランジスタ」と補正したのは、補正前の請求項1に係る発明の発明特定事項である「第1NMOSトランジスタ」及び「第2NMOSトランジスタ」の次のNMOSトランジスタである「第3NMOSトランジスタ」を、本願明細書の0052段落の「欠陥セルのアドレスデータ記録部120は……NMOSイネーブル信号ENNを受けて接地電圧VSSを第4ノードN4に伝える第5NMOSトランジスタNM5と……からなっている。」との記載に整合させて、「第5NMOSトランジスタ」と補正したものと認められる。

イ.すなわち、補正前の前記「第3NMOSトランジスタ」も、補正後の前記「第5NMOSトランジスタ」も、いずれも、同じ本願明細書に記載の「第5NMOSトランジスタNM5」を指しているから、本願発明と引用発明1との相違点1と、補正発明と引用発明1との相違点2とは、実質的には同じ相違点である。

ウ.したがって、前記「第2.補正の却下の決定」の「3.独立特許要件」の「(4)相違点についての当審の判断」における「(4-2)相違点2について」の項で述べたとおり、引用発明1及び3に接した当業者が、引用発明1の「単位メモリセル」の「第1ノード」と「電源電位V_(cc)」との間に第1制御信号ENPを受けて「電源電位V_(cc)」を「第1ノード」に伝達するためのPMOSトランジスタを挿入し、「第4ノード」と「接地電位」との間に第2制御信号を受けて「第4ノード」を「接地電位」に接続するためのNMOSトランジスタを挿入して、補正発明のように構成することは、当業者が容易に想到し得たものと認められる。

(4-2)相違点2、5について
ア.引用発明2に記載されているように、
「ビットラインに欠陥が生じていることが発見され、その欠陥カラムのアドレスが発生すると切断されるフューズ(F1)と、プルアップキャパシタと、第1、第2、第3インバータ(IN1、IN2、IN3)と、第1PMOSトランジスタ(MP1)とで構成され、前記ビットラインに欠陥が生じていることが発見されると「ロー」信号を出力する代替活性化信号制御部190と、
単位アドレスフューズ切断コーディングブロックを多数形成させたアドレスフューズ切断コーディングブロック部191と、
前記単位アドレスフューズ切断コーディングブロックに全て「ロー」信号が出力されると、欠陥カラムアドレス活性化信号を出力するアドレス感知部193とを備え、
前記単位アドレスフューズ切断コーディングブロックは、互いに直列に接続されて、外部から入力されるアドレス信号(Y＜0＞、YB＜0＞、Y＜1＞、YB＜1＞、Y＜2＞、YB＜2＞、Y＜3＞、YB＜3＞)と、当該単位アドレスフューズ切断コーディングブロック内のフューズのそれぞれが記憶しているビットラインの欠陥情報とに応じて、前記代替活性化信号制御部190からの信号の前記アドレス感知部193への伝達の可否を決定する、
ことを特徴とする不揮発性強誘電体メモリ装置におけるカラム冗長回路。」は従来公知の技術事項である。
ここで、前記代替活性化信号制御部190は、「ビットラインに欠陥が生じていることが発見され」た場合にだけ、「互いに直列に接続され」た「単位アドレスフューズ切断コーディングブロック」を「活性化」して動作させていることは明らかである。

イ.上記引用発明2における「代替活性化信号制御部190」及び「アドレスフューズ切断コーディングブロック部191」は、補正発明の「冗長マスタセル」及び「前記冗長マスタセルからのマスタ信号の伝達の可否を決定するためのスイッチ部」にそれぞれ相当しているものと認められる。

ウ.そして、処理の効率化や低消費電力化は、引用発明1の「強誘導体キャパシタメモリセルを含む半導体記憶装置の冗長コード化セル」も当然に有する課題であると認められる。
してみれば、引用発明1において、「プリチャージ信号PRがそのゲート端子に入力されるPチャネルMOSFET」は、いかなる場合に「プリチャージ信号PR」が供給されて「プリチャージ」動作を行うか不明であるが、これを、「ビットラインに欠陥が生じていることが発見され」た場合にだけ「プリチャージ」動作を行わせることで、「ビットラインに欠陥が生じていることが発見され」た場合にだけ前記「複数のNチャネルMOSFETQ_(1i)、/Q_(1i)(i=0、1…n)を含む回路」を動作させて、前記動作を効率化させ、低消費電力化を図ろうと想起することは、引用例2に接した当業者であれば、当然に想起し得たものと認められる。

エ.また、引用発明1の「前記NチャネルMOSFETQ_(1i)(i=0、1…n)」に「直列接続」された「NチャネルMOSFET」、及び、「前記NチャネルMOSFET/Q_(1i)(i=0、1…n)」に「直列接続」された「NチャネルMOSFET」の「ゲート端子」には、「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」の各「ドレイン端子」に入力される「相補」の「不良ビットのプログラミングアドレス」F_(1i)、/F_(1i)「(i=0、1…n)」ではなく、「内部アドレス信号A_(i)、/A_(i)(i=0、1…n)」が入力される。
ここで、前記「不良ビットのプログラミングアドレス」F_(1i)、/F_(1i)「(i=0、1…n)」とは、指定された「入力アドレス信号A_(i)(i=0、1…n)」の「ビット」が「不良」であったときの、当該「入力アドレス信号A_(i)(i=0、1…n)」から生成した「内部アドレス信号A_(i)、/A_(i)(i=0、1…n)」であることは、明らかである。
そして、前記「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」は、当該各「ゲート端子」に供給される「不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線WL上の信号」が「活性化」されたときに導通すると認められる。すなわち、指定された「入力アドレス信号A_(i)(i=0、1…n)」の「ビット」に「不良」がなければ、前記2つの「NチャネルMOSFET」は遮断しているから、この時、前記2つの「NチャネルMOSFET」の「ドレイン端子」に何らかのアドレス信号を入力しても、「第1の強誘電体キャパシタ」及び「第2の強誘電体キャパシタ」が「保持」する情報は影響されない。
してみれば、引用例1の図7において、「メモリセル230」に「不良ビットのプログラミングアドレス」F_(1i)、/F_(1i)が供給しているが、これは、前記「メモリセル230」に前記「不良ビットのプログラミングアドレス」F_(1i)、/F_(1i)を記憶させるときの状態を示したものであって、実際には、前記「メモリセル230」に、同図の「比較回路232」と同様に、「内部アドレス信号A_(i)、/A_(i)」が供給され、「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」が、当該「ゲート端子」に「不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線WL上の信号」が供給されて「活性化」され導通するときに、前記「メモリセル230」は、「不良ビット」の前記「内部アドレス信号A_(i)、/A_(i)」を、「不良ビットのプログラミングアドレス」F_(1i)、/F_(1i)として取り込んでいる蓋然性が高い。

オ.なお、半導体装置において、入力ポート数を減らそうとすることは、きわめて一般的な技術課題である。
したがって、仮に、引用例1には、「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」の各「ドレイン端子」に「内部アドレス信号A_(i)、/A_(i)」を供給することが記載されていなかったとしても、引用発明1において、「前記NチャネルMOSFETQ_(1i)(i=0、1…n)」に「直列接続」された「NチャネルMOSFET」及び「前記NチャネルMOSFET/Q_(1i)(i=0、1…n)」に「直列接続」された「NチャネルMOSFET」の各「ゲート端子」に加え、前記「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」の各「ドレイン端子」にも、前記「内部アドレス信号A_(i)、/A_(i)(i=0、1…n)」を入力して、前記「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」の各「ゲート端子」に、「不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線WL上の信号」が入力された場合にのみ、前記2つの「NチャネルMOSFET」の各「ソート端子」に「不良ビットのプログラミングアドレスF_(1i)、/F_(1i)(i=0、1…n)」が現れるようになすことで、入力ポート数を減らすことは、当業者であれば、当然になし得たものと認められる。

カ.以上から、引用発明1において、「プリチャージ信号PRがそのゲート端子に入力される」と「予め“H”レベルにプリチャージされている出力V_(ｏｕｔ)のノードを放電して“L”レベル」にする「PチャネルMOSFET」を、ビットラインに欠陥が生じていることが発見された場合にだけ「プリチャージ」動作を行わせるという、冗長機能を有するセルとするとともに、「前記NチャネルMOSFETQ_(1i)(i=0、1…n)」に「直列接続」された前記「NチャネルMOSFET」及び「前記NチャネルMOSFET/Q_(1i)(i=0、1…n)」に「直列接続」された前記「NチャネルMOSFET」の各「ゲート端子」に加え、前記「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」の各「ドレイン端子」にも、前記「内部アドレス信号A_(i)、/A_(i)(i=0、1…n)」を入力することで、前記「書込ワード線WLにゲート端子が接続され」た2つの「NチャネルMOSFET」の各「ドレイン端子」に入力される前記「内部アドレス信号A_(i)、/A_(i)(i=0、1…n)」と、「第1の強誘電体キャパシタ」と「第2強誘電体キャパシタ」が保持した「前記不良ビットのプログラミングアドレスF_(1i)、/F_(1i)(i=0、1……n)」との比較をそれぞれ行わせて、前記冗長機能を有するセルが出力した信号を後段の回路に伝達させるか否かを決定させることは、当業者が容易に想到し得たものと認められる。

(4-3)相違点3、4について
ア.本願発明と引用発明1との相違点3及び4と、補正発明と引用発明1との相違点4及び5とは、同じ相違点である。

イ.したがって、前記「第2.補正の却下の決定」の「3.独立特許要件」の「(4)相違点についての当審の判断」における「(4-3)相違点4、5について」の項で述べたとおり、引用発明1及び4に接した当業者が引用発明1において、「第1の強誘電体キャパシタ」と「第2の強誘電体キャパシタ」を、「固定電位V_(cｐ)の供給端」に接続することに代えて、前記「第1の強誘電体キャパシタ」または前記「第2強誘電体キャパシタ」への「アドレス信号」の「保持」を制御する制御信号の電圧の「供給端」に接続することで、前記「第1の強誘電体キャパシタ」を前記制御信号の電圧の「供給端」と「前記第2ノード」との間に「配置」するともに、前記「第2の強誘電体キャパシタ」を前記制御信号の電圧の「供給端」と「前記第3ノード」との間に「配置」し、さらに、「前記第2ノード」と接地との間に接続さる強誘電性キャパシタ(負荷キャパシタ)と、「前記第3ノード」と接地との間に接続さる強誘電性キャパシタ(負荷キャパシタ)とを設けることは、当業者が容易に想到し得たものと認められる。

(4-4)判断のまとめ
以上のとおりであるから、本願発明は引用発明1?4に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおり、本願発明は、引用発明1?4に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2013-01-18 
結審通知日 2013-01-29 
審決日 2013-02-12 
出願番号 特願2007-37672(P2007-37672)
審決分類 P 1 8・ 575- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 酒井 恭信  
特許庁審判長 鈴木 匡明
特許庁審判官 早川 朋一
池渕 立
発明の名称 不揮発性強誘電体メモリ装置のコード化セル及びその駆動方法  
代理人 黒川 弘朗  
代理人 山川 政樹  
代理人 山川 茂樹  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ