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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1276918
審判番号 不服2011-27889  
総通号数 165 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-09-27 
種別 拒絶査定不服の審決 
審判請求日 2011-12-26 
確定日 2013-07-16 
事件の表示 特願2004-555310「ソース領域の下にp型埋込み層を備えたトランジスタ及びその作製方法。」拒絶査定不服審判事件〔平成16年6月10日国際公開、WO2004/049454、平成18年3月2日国内公表、特表2006-507683〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、2003年10月2日(パリ条約による優先権主張 外国庁受理2002年11月26日、アメリカ合衆国)を国際出願とする特許出願であって、平成22年8月23日付けの拒絶理由通知に対して、同年12月27日に意見書及び手続補正書が提出されたが、平成23年8月18日付けで拒絶査定がなされた。
それに対して、同年12月26日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成24年4月23日付けで審尋がなされ、同年8月17日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成23年12月26日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成23年12月26日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?92を補正して、補正後の特許請求の範囲の請求項1?92とするものであり、補正前後の請求項1は、各々次のとおりである。

(補正前)
「【請求項1】
ソースとドレインとゲートとを備え、前記ゲートが、前記ソースと前記ドレインの間及びn導電型チャネル層上に設けられ、
前記ソースの下にあり、前記ドレインに向かって延びる端部を備えるp導電型領域であって、介在半導体層によって前記n導電型チャネル層から隔てられ、前記ソースに隣接し前記p導電型領域を露出させるコンタクトビアホールを介して前記ソースに電気的に結合されている前記p導電型領域を備えたことを特徴とする金属半導体電界効果トランジスタ。」

(補正後)
「【請求項1】
ソースとドレインとゲートとを備え、前記ゲートが、前記ソースと前記ドレインの間及びn導電型チャネル層上に設けられ、
前記ソースの下にあり、前記ドレインに向かって延びる端部を備えるp導電型領域であって、p導電型介在半導体層によって前記n導電型チャネル層から隔てられ、前記ソースに隣接し前記p導電型領域を露出させるコンタクトビアホールを介して前記ソースに電気的に結合されている前記p導電型領域を備えたことを特徴とする金属半導体電界効果トランジスタ。」

2.補正事項の整理
本件補正による補正事項を整理すると、次のとおりである。

(1)補正事項1
補正前の請求項1の「介在半導体層」を、「p導電型介在半導体層」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の請求項46の「介在半導体層」を、「p導電型介在半導体層」と補正して、補正後の請求項46とすること。

(3)補正事項3
補正前の請求項48の「介在半導体層」を、「p導電型介在半導体層」と補正して、補正後の請求項48とすること。

(4)補正事項4
補正前の請求項85の「前記SiC基板」を、「SiC基板」と補正して、補正後の請求項85とすること。

(5)補正事項5
補正前の請求項85の「介在半導体層」を、「p導電型介在半導体層」と補正して、補正後の請求項85とすること。

(6)補正事項6
補正前の請求項86の「介在半導体層」を、「p導電型介在半導体層」と補正して、補正後の請求項86とすること。

3.新規事項の追加の有無、及び補正目的の適否について
(1)補正事項1?3、5及び6について
補正事項1?3、5及び6により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0042段落等に記載されているものと認められるから、補正事項1?3、5及び6は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1?3、5及び6は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。
また、補正事項1?3、5及び6は、各々請求項1、46、48、85及び86に係る発明の発明特定事項である「介在半導体層」に対して技術的限定を加えるものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1?3、5及び6は、特許法第17条の2第4項に規定する要件を満たす。

(2)補正事項4について
補正事項4は、補正前の請求項85に含まれている誤記を修正するものであるから、特許法第17条の2第4項第3号に掲げる誤記の訂正を目的とするものに該当する。
したがって、補正事項4は、特許法第17条の2第4項に規定する要件を満たす。
また、補正事項4が特許法第17条の2第3項に規定する要件を満たすことは明らかである。

(3)新規事項の追加の有無、及び補正の目的の適否についてのまとめ
以上検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。

4.独立特許要件について
(1)補正後の発明
本願の本件補正による補正後の請求項1?92に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?92に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものであり、再掲すると次のとおりである。

「【請求項1】
ソースとドレインとゲートとを備え、前記ゲートが、前記ソースと前記ドレインの間及びn導電型チャネル層上に設けられ、
前記ソースの下にあり、前記ドレインに向かって延びる端部を備えるp導電型領域であって、p導電型介在半導体層によって前記n導電型チャネル層から隔てられ、前記ソースに隣接し前記p導電型領域を露出させるコンタクトビアホールを介して前記ソースに電気的に結合されている前記p導電型領域を備えたことを特徴とする金属半導体電界効果トランジスタ。」

(2)引用刊行物に記載された発明
(2-1)引用例1:特開平8-222578号公報
(2-1-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平8-222578号公報(以下「引用例1」という。)には、図1?3、5、7、9及び10とともに次の記載がある(ここにおいて、下線は当合議体が付加したものである。)。

a.「【0001】
【産業上の利用分野】本発明は、化合物半導体からなる電界効果トランジスタおよびその製造方法に関するものである。」
【0002】
【従来の技術】図9は、従来の化合物半導体からなる電界効果トランジスタの構成の一例を示す断面図である。図9おいて、この電界効果トランジスタは、InPで形成された半絶縁性半導体基板81上にアンドープで膜厚2000ÅのInAlAs層82と、アンドープで膜厚150ÅのInGaAs層83と、アンドープで膜厚20ÅのInAlAs層84と、Siを1×10^(19)cm^(-3)ドープしてn型とした膜厚50ÅのInAlAs層85と、アンドープで膜厚150ÅのInAlAs層86と、Siを1×10^(19)cm^(-3)ドープしてn型とした膜厚150ÅのInAlAs層87と、Siを1×10^(19)cm^(-3)ドープしてn型とした膜厚150ÅのInGaAs層88とが順次積層されて半導体多層構造が形成されいる。
【0003】また、この半導体多層構造には、この半導体多層構造の一部分が表面から少なくともInAlAs層86に達する深さまで除去されて窓状のゲート領域93が形成されており、このゲート領域93の底面上にゲートショットキー電極(以下、ゲート電極という)89が形成され、さらにInGaAs層88上のゲート電極89を挟んだ両側の位置にソースオーミック電極(以下、ソース電極という)90とドレインオーミック電極(以下、ドレイン電極という)91とがそれぞれ形成されている。
【0004】このように構成された電界効果トランジスタを動作させるには、ゲート電極89に印加した電圧を変化させることにより、ゲート電極89の直下における電子の濃度を変化させ、ソース電極90からドレイン電極91へ流れる電子の流量、すなわちドレイン電流を変化させる。」

b.「【0005】
【発明が解決しようとする課題】しかしながら、このように構成された電界効果トランジスタは、以下に説明するような問題があった。
(1)ドレイン電圧を上昇させていくと、ある電圧付近でドレイン電流が急激に上昇する、いわゆるキンクと称する現象が起こる。図10は、このキンクの発現機構を説明するための電界効果トランジスタの断面図である。まず、図10(a)に示すようにゲート領域93下のアンドープInAlAs層86の表面には空乏層95が広がり、ゲート電極89の電圧によりこの空乏層95の厚さを変化させることができる。
【0006】ここで、ドレイン電極91にソース電極90に対して正の電圧(以下、ドレイン電圧という)を印加すると、電子はソース電極90側からドレイン電極91側へ加速されるが、ゲート領域93下ではn型にドープされたInGaAs層88および同じくn型にドープされたInAlAs層87が除去されているため、ゲート直下にはチャネル抵抗97が、ゲート両側の領域92の直下にはソース抵抗96,ドレイン抵抗98がそれぞれ存在し、電子の流れを制限する。
【0007】ここで、ドレイン電圧を上昇させていくと、図10(b)に示すように加速された電子99は高いエネルギーを持つようになり、アンドープInGaAs層83中の半導体原子の価電子に衝突し、自由電子100と正孔101との対を生成するようになる。このようにして生成された自由電子100は、ドレイン電極91を通ってトランジスタ外へ出てゆくが、正孔101は周囲がn型または半絶縁性のため、アンドープInGaAs層83中の特にゲート電極下のソース電極側に残り、やがて電子と再結合して消滅する。
【0008】しかし、さらにドレイン電圧を上昇させると、電子-正孔対が生成される頻度が正孔が電子と再結合して消滅する頻度を上回り、図10(c)に示すようにアンドープInGaAs層83中に正孔101の蓄積が起こる。このように正孔101の蓄積が起こるようになると、チャネルの静電ポテンシャルの低下によりチャネル中の電子が増加し、ソース抵抗96が低下するとともに閾値電圧も低下するため、ドレイン電流の急増、すなわちキンクが起こる。
【0009】(2)キンクが起こると、ドレイン耐圧が低下する。これは前記(1)で説明した正孔の蓄積により、ドレイン電流が増加するが、この結果、衝突イオン化による正孔の発生が増加し、さらに正孔の蓄積が加速される。この繰り返しによりドレイン電流が急激に増加し、電界効果トランジスタを破壊してしまう。
【0010】したがって本発明は、前述した従来の課題を解決するためになされたものであり、その目的は、正孔の蓄積によるキンクおよび耐圧低下を回避することができる電界効果トランジスタおよびその製造方法を提供することにある。」

c.「【0013】
【作用】本発明においては、n型導電チャネル下にp型不純物半導体層を導入し、このp型不純物半導体層に接する高濃度p型不純物半導体領域を設け、このこの高濃度p型不純物半導体領域に接するオーミック電極を設けることにより、n型導電チャネル層内で発生した正孔を半絶縁性基板側に引き出すとともにこの高濃度p型不純物半導体領域を通し、オーミック電極を介して半絶縁性基板外に効率的に取り出す。」

d.「【0014】
【実施例】以下、図面を用いて本発明の実施例を詳細に説明する。
(実施例1)図1は、本発明による電界効果トランジスタの一実施例による構成を示す図であり、図1(a)は上方から見た平面図,図1(b)は図1(a)のA-A′線の断面図である。図1において、半絶縁性基板1上には、アンドープInAlAs層2,p型ドープInAlAs層3,アンドープInAlAs層4,アンドープInGaAs層5,アンドープInAlAs層6,n型ドープInAlAs層7,アンドープInAlAs層8,n型ドープInAlAs層9およびn型ドープInGaAs層10が順次積層されて半導体多層構造が形成されている。
【0015】また、この半導体多層構造上には、この半導体多層構造の一部分が表面から少なくともInAlAs層8に達する深さまで除去されて窓状のゲート領域が形成されており、このゲート領域の底面上にゲートショットキー電極(以下、ゲート電極という)11が形成されている。さらにInGaAs層10上のゲート電極11を挟んだ両側の位置には、ソースオーミック電極(以下、ソース電極という)12とドレインオーミック電極(以下、ドレイン電極という)13とが形成されている。また、この半導体多層構造の一部分には、表面からこれらの各層4?10を貫通し、InAlAs層3に達する深さでZn拡散などによる約1×10^(20)cm^(-3)の高濃度のp型不純物をドープした高濃度p型ドープ領域14が形成され、さらにこの高濃度p型ドープ領域14上にはオーミック電極15が形成されている。
【0016】このように構成された電界効果トランジスタを動作させるには、ゲート電極11に印加した電圧を変化させることにより、ゲート電極11直下における電子の濃度を変化させ、ソース電極12からドレイン電極13へ流れるドレイン電流を変化させる。同時に高濃度p型ドープ領域14に接続されたオーミック電極15を接地し、蓄積された正孔を電界効果トランジスタの外に放出させることができる。
【0017】このような構成によれば、p型ドープInAlAs層3を設けたことによって図2に示すように電子に対する静電ポテンシャルAは、従来構成における静電ポテンシャルBに比べて半絶縁性基板1側で大きくなり、ゲート電極11側で小さくなる。これにより、導電チャネルの存在するアンドープInGaAs層5に蓄積された正孔101は、正孔にとってよりポテンシャルの低いp型ドープInAlAs層3の方へ移動する。さらに高濃度p型ドープ領域14に接するオーミック電極15に負の電圧を印加することによってp型ドープInAlAs層3中に移動した正孔は高濃度p型ドープ領域14を通ってオーミック電極15から電界効果トランジスタ外へ放出され、正孔の蓄積を阻止することができる。したがってキンクを抑制することができ、また、耐圧の低下を防止することができる。
【0018】図3は、このように構成された電界効果トランジスタのドレイン電流-ドレイン電圧特性を示す図である。図中、点線で示すように従来ではドレイン電流-ドレイン電圧特性にキンクが発生していた閾値においても、図中、実線で示すようにキンクのない良好な特性を得ることができる。また、従来の電界効果トランジスタに比較して高い耐圧を得ることができる。」

e.「【0022】(実施例2)図5は、本発明による電界効果トランジスタの他の実施例による構成を示す図であり、図5(a)は上方から見た平面図,図5(b)は図5(a)のA-A′線の断面図であり、前述した図1と同一部分には同一符号を付し、その説明は省略する。図5において、図1と異なる点は、高濃度p型ドープ領域14と接する電極を独立して設けることなく、ソース電極12下に高濃度p型ドープ領域14が形成されて電気的に接続されている。このような構成によれば、正孔はソース電極12から供給される電子と再結合することが容易となり、正孔引き抜き効果が期待できる。」

f.「【0029】(実施例6)図7は、本発明による電界効果トランジスタの他の実施例による構成を示す断面図である。図7において、41は例えばGaAsなど半絶縁性基板、42は例えばBeを1×10^(17)cm^(-3)ドープしたp型ドープ層、43は例えばSiを1×10^(18)cm^(-3)ドープしたn型導電チャネルであり、このn型導電チャネル43はゲート電極45と接している。また、44はSiを5×10^(18)cm^(-3)ドープしたn^(+)層であり、このn^(+)層44はソース電極46およびドレイン電極47と接している。また、ソース電極46下には、例えばZnを1×10^(20)cm^(-3)ドープした高濃度p型ドープ領域48がp型ドープ層42に達する深さまで形成されている。」

g.「【0034】
【発明の効果】以上、説明したように本発明による電界効果トランジスタによれば、ドレイン電流-ドレイン電圧特性にキンクが発生していた閾値においても、キンクのない良好な特性を得ることができる。また、従来の電界効果トランジスタに比較して高い耐圧の電界効果トランジスタが得られる。したがって高速,高周波,低雑音の各種の集積回路に応用することができる。」

(2-1-2)ここにおいて、0022段落及び図5に記載された「実施例2」に注目すると、0022段落の「図5は、本発明による電界効果トランジスタの他の実施例による構成を示す図であり、・・・前述した図1と同一部分には同一符号を付し、その説明は省略する。図5において、図1と異なる点は、高濃度p型ドープ領域14と接する電極を独立して設けることなく、ソース電極12下に高濃度p型ドープ領域14が形成されて電気的に接続されている。」という記載から、「実施例2」は、「高濃度p型ドープ領域14と接する電極を独立して設けることなく、ソース電極12下に高濃度p型ドープ領域14が形成されて電気的に接続されている」という点を除き、0014段落?0018段落及び図1に記載された「実施例1」と同じであることが明らかである。
そして、0017段落の「これにより、導電チャネルの存在するアンドープInGaAs層5に蓄積された正孔101は、正孔にとってよりポテンシャルの低いp型ドープInAlAs層3の方へ移動する。さらに高濃度p型ドープ領域14に接するオーミック電極15に負の電圧を印加することによってp型ドープInAlAs層3中に移動した正孔は高濃度p型ドープ領域14を通ってオーミック電極15から電界効果トランジスタ外へ放出され、正孔の蓄積を阻止することができる。」という記載、及び0022段落の「図5において、・・・ソース電極12下に高濃度p型ドープ領域14が形成されて電気的に接続されている。このような構成によれば、正孔はソース電極12から供給される電子と再結合することが容易となり、正孔引き抜き効果が期待できる。」という記載を合わせて見れば、「実施例2」に係る「電界効果トランジスタ」においては、「p型ドープInAlAs層3」が、「高濃度p型ドープ領域14」を介して「ソース電極12」と電気的に接続されていることが明らかである。

(2-1-3)したがって、引用例1には、「実施例2」として、次の発明(以下「引用発明1」という。)が記載されているものと認められる。

「ソース電極12と接続しているn型ドープInGaAs層10と、ドレイン電極13と接続しているn型ドープInGaAs層10と、ゲートショットキー電極11とを備え、前記ゲートショットキー電極11を挟んだ両側の位置には、前記ソース電極12と前記ドレイン電極13とが形成されており、前記ゲートショットキー電極11が、導電チャネルの存在するアンドープInGaAs層5の上に設けられ、
前記ソース電極12と接続しているn型ドープInGaAs層10の下にあるp型ドープInAlAs層3であって、前記p型ドープInAlAs層3と前記アンドープInGaAs層5の間には、アンドープInAlAs層4が存在しており、
前記p型ドープInAlAs層3は、高濃度p型ドープ領域14を介して前記ソース電極12と電気的に接続されていることを特徴とする電界効果トランジスタ。」

(2-2)引用例2:特開2000-349096号公報
(2-2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2000-349096号公報(以下「引用例2」という。)には、図1、5及び7?11とともに、次の記載がある。

a.「【0001】
【発明の属する技術分野】本発明は、化合物電界効果トランジスタに関し、特に高出力用途に適した化合物電界効果トランジスタに関する。
【0002】
【従来の技術】化合物半導体を用いた電界効果トランジスタ(以下、化合物FETと呼ぶ)は、移動体通信などの高周波用トランジスタとして用いられている。化合物FETは、一般にMESFET(Metal Semiconductor FET)またはMISFET(Metal Semiconductor Insulator FET)である。これは、化合物半導体基板の表面に、安定で且つ表面順位の少ない半導体-絶縁体接合が得られる酸化膜を形成することが極めて困難なので、シリコンのようにMOSFETを作製するとができないからである。従って、MESFETおよびMISFETは、導電性基板上に形成されるシリコンFETと異なり、絶縁性または半絶縁性の化合物半導体基板を用いて形成される。以下、本願明細書において、『半絶縁性』は、少なくとも半絶縁性であることを表し、絶縁性をも包含するものとする。」

b.「【0005】以下に、化合物FETにおけるI-V特性が変動する原因を説明する。
【0006】化合物FETの内部に高電界が発生すると、電子が高電界によって加速され高いエネルギーを持つようになる。この様な高エネルギーの電子が格子と衝突すると電子-正孔対(イオン)が生成される。この現象は衝突電離と呼ばれている。典型的には、動作層はn型化合物半導体層であり、発生した電子-正孔対のうちの電子は動作層のキャリアと合流し、高電位側、すなわちドレイン側に流れる。一方、生成された正孔は基板に注入され、基板の電位を上昇させたり、基板のゲート下付近に蓄積される。この正孔による影響よって、動作層内の空乏層の幅が変化し、FETの電流-電圧特性に変動が生じる。」

c.「【0017】本発明は、上記課題を解決するためになされたものであり、その目的とするところは、高周波領域で高出力を実現できる化合物FETおよびその製造方法を提供することにある。」

d.「【0035】(実施形態1)実施形態1の化合物電界効果トランジスタ100の断面を図1に模式的に示す。化合物電界効果トランジスタ100はMESFETである。
【0036】化合物FET100は、半絶縁性表面を有する半絶縁性化合物半導体基板22上に形成された電荷吸収層(第1導電型化合物半導体層;例えば、厚さ約100nmのp-GaAs層)24と、電荷吸収層24および半絶縁性基板22の半絶縁性表面の電荷吸収層24が形成されていない領域を覆うように形成された、動作層(第1導電型と異なる第2導電型化合物半導体層;例えば、厚さ約200nmのn-GaAs層)26を少なくとも含む半導体積層構造とを有する。化合物FET100は、電荷吸収層24の上部に位置する半導体積層構造(動作層26)の上に形成されたソース電極28と、半絶縁性基板22の半絶縁性表面の電荷吸収層24が形成されていない領域の上に位置する動作層26の上に形成されたゲート電極32およびドレイン電極34とをさらに有している。最も単純な半導体積層構造は、図1に示したように、動作層26のみからなるが、例えば半絶縁性化合物半導体層(真性化合物半導体層)を含む積層構造としてもよい。動作層26の、ソース電極28の下部およびドレイン電極34の下部にそれぞれソース領域Sおよびドレイン領域Dが形成されている。ゲート電極32の下部に位置する動作層26にチャネル26cが形成される。チャネル26cの断面積は、ゲート電極32に印加される電圧の変化によるゲート下空乏層(不図示)の断面積の変化に伴って変化する。
【0037】ソース電極28は、例えば、電荷吸収層24と動作層26とにオーミック接触を形成する金属材料で形成されている。ソース電極28は、動作層26の下に形成されている電荷吸収層24と電気的に接続されている。ソース電極28と電荷吸収層24とは、以下の機構によって電気的に接続されている。動作層26上に形成されたソース電極28を熱処することによって、ソース電極28を構成する金属材料が熱拡散する結果形成されたオーミック接触領域28aが、電荷吸収層24の一部に侵入し、このオーミック接触領域28aを介してソース電極28と電荷吸収層24との間に電流が流れる。または、ソース電極28と電荷吸収層24および動作層26との間の(更にオーミック接触領域28aを介する)トンネル効果によって電流が流れる。本願明細書における『オーミック接触領域』は厳密な意味でのオーミック接触による電導だけでなくトンネル電流による電導が生じる領域を含む。
【0038】ドレイン電極34と動作層26との間にはオーミック接触領域34aが形成されており、オーミック接触領域34aは半絶縁性基板22の一部に侵入している。図1に示した例においては、オーミック接触領域28a及び34aは、互いに同じ厚さを有しており、それぞれ動作層26の下の層まで至っている。ドレイン電極34はソース電極28と同じ材料を用いて形成することができる。」

e.「【0058】(実施形態2)本実施形態では、ソース電極と電荷吸収層(動作層にn型化合物半導体層を用いた場合にはp型化合物半導体層)との電気的な接続をより確実にするために、ソース電極と電荷吸収層とを接続するための付加電極および付加電極とソース電極とを電気的に接続する接続電極を形成する。
【0059】図7、図8、図9および図10に、本実施形態の化合物FET500、600、700および800の断面を模式的に示す。これらのFETの基本的な構造は、実施形態1の化合物FET100、200、300および400にそれぞれ対応し、FETのソース側の電極構造だけが異なる。また、それぞれの製造方法は、付加電極および接続電極を形成するための工程が付加される以外は、実施形態1の各化合物FETの製造方法と実質的に同じである。実施形態1の化合物FETの構成要素と実質的に同一の機能を有する構成要素は同じ参照符号で示し、ここではその詳細な説明を省略する。
【0060】図7、図8、図9及び図10に示した化合物FET500、600、700および800において、ソース電極28は、電荷吸収層24の上部に位置する動作層(n型化合物半導体層)26上に形成されており、動作層26とオーミック接触を形成している。付加電極52は、電荷吸収層24の上部に位置する動作層26上に、ソース電極28と互いに隣接して設けられていおり、電荷吸収層24と電気的に接続されている。また、付加電極52は、接続電極54を介してソース電極28と電気的に接続されている。ソース電極28は、付加電極52のゲート電極32側に形成されている。
【0061】付加電極52を形成することによって、ソース電極28のオーミック接触領域28aが電荷吸収層24にまで到達していない場合においても、付加電極52および付加電極52のオーミック接触領域52aとを介して、ソース電極28と電荷吸収層24とが電気的に接続される。ソース電極28のオーミック接触領域28aが電荷吸収層24にまで到達している場合においても、付加電極を設けることによって、ソース電極28と電荷吸収層24との間の電気抵抗をより低くできるという効果が得られる。」

f.「【0064】(実施形態3)図11に本実施形態3の化合物FET900の断面を模式的に示す。本実施形態3の化合物FET900は、ソース側の電極構造において実施形態1および実施形態2の化合物FETと異なる。実施形態2の化合物FETにおいて、付加電極52と電荷吸収層24とがオーミック接触領域52aを介して電気的に接続されているのに対し、本実施形態の化合物FETにおいては、電荷吸収層24上の半導体層(または半導体積層構造)にコンタクトホール58が形成されており、付加電極52’の一端がコンタクトホール58内で電荷吸収層24と電気的に接続されている。付加電極52の他端は、実施形態2と同様に、接続電極54を介してソース電極34(審決注:「ソース電極28」の誤記)と電気的に接続されている。
【0065】化合物FET900の基本的な構造は、実施形態2の化合物FET400(図5A)に対応し、FETのソース側の電極構造だけが異なる。また、化合物FET900の製造方法は、コンタクトホール58および付加電極52’の形成工程が異なる以外は、実施形態2の化合物FET400の製造方法と実質的に同じである。実施形態2の化合物FET400の構成要素と実質的に同一の機能を有する構成要素は同じ参照符号で示し、ここではその詳細な説明を省略する。」

g.「【0090】
【発明の効果】本発明による化合物FETは、動作層(典型的にはn型化合物半導体層)の下に電荷吸収層(典型的にはp型化合物半導体層)を有するため、動作層内で衝突電離によって電子-正孔対が発生しても、電荷吸収層が不要な電荷(電子-正孔対のうちのキャリアとして機能しない電荷;典型的には正孔)を吸収するので、発生した不要な電荷によるゲート-ソース間の表面空乏層の幅の変化が抑制・防止される。その結果、化合物FETの電流-電圧特性におけるキンクの発生が抑制・防止される。」

(2-2-2)0058段落?0061段落及び0090段落並びに図7の記載に留意しつつ上記記載を総合すると、上記引用例2には、次の発明(以下「引用発明2」という。)が記載されているものと認められる。

「MESFETにおいて、不要な電荷である正孔を吸収し、電流-電圧特性におけるキンクの発生を抑制・防止するために、電荷吸収層24を、ソース領域の下部から、当該ソース領域とゲート電極32との間の領域の下部にかけて設けたMESEFT。」

(3)補正発明と引用発明1との対比
(3-1)補正発明と引用発明1とを対比する。
引用発明1の「ソース電極12と接続しているn型ドープInGaAs層10」、「ドレイン電極13と接続しているn型ドープInGaAs層10」、「ゲートショットキー電極11」は、各々補正発明の「ソース」、「ドレイン」、「ゲート」に相当する。

(3-2)引用発明1の「前記ゲートショットキー電極11を挟んだ両側の位置には、前記ソース電極12と前記ドレイン電極13とが形成されており」という構成は、補正発明の「『前記ゲートが、前記ソースと前記ドレインの間』『に設けられ』」という構成に相当する。
また、引用発明1の「前記ゲートショットキー電極11が、導電チャネルの存在するアンドープInGaAs層5の上に設けられ」という構成と、補正発明の「『前記ゲートが、』『n導電型チャネル層上に設けられ』」という構成とは、「『前記ゲートが、』『チャネル層上に設けられ』」という構成である点で一致する。

(3-3)引用発明1の「前記ソース電極12と接続しているn型ドープInGaAs層10の下にあるp型ドープInAlAs層3」と、補正発明の「前記ソースの下にあり、前記ドレインに向かって延びる端部を備えるp導電型領域」とは、「『前記ソースの下にあり、前記ドレインに向かって延びる』『p導電型領域』」である点で一致する。

(3-4)引用発明1は、「前記p型ドープInAlAs層3と前記アンドープInGaAs層5の間には、アンドープInAlAs層4が存在」する構成となっているから、引用発明1の「アンドープInAlAs層4」と、補正発明の「p導電型介在半導体層」とは、「介在半導体層」である点で一致する。
したがって、補正発明と引用発明1とは、「『介在半導体層によって前記』『チャネル層から隔てられ』」ている構成を備える点で一致する。

(3-5)引用発明1の「前記p型ドープInAlAs層3は、高濃度p型ドープ領域14を介して前記ソース電極12と電気的に接続されている」という構成と、補正発明の「前記ソースに隣接し前記p導電型領域を露出させるコンタクトビアホールを介して前記ソースに電気的に結合されている前記p導電型領域を備え」ているという構成とは、「前記ソースに電気的に結合されている前記p導電型領域を備え」ている構成である点で一致する。

(3-6)引用発明1の「電界効果トランジスタ」は、「ゲートショットキー電極11」を備えているから、補正発明の「金属半導体電界効果トランジスタ」に相当する。

(3-7)以上を総合すると、補正発明と引用発明1とは、

「ソースとドレインとゲートとを備え、前記ゲートが、前記ソースと前記ドレインの間及びチャネル層上に設けられ、
前記ソースの下にあり、前記ドレインに向かって延びるp導電型領域であって、介在半導体層によって前記チャネル層から隔てられ、前記ソースに電気的に結合されている前記p導電型領域を備えたことを特徴とする金属半導体電界効果トランジスタ。」

である点で一致し、次の点で相違する。

(相違点1)
補正発明は、「チャネル層」が「n導電型」であるのに対して、引用発明1は、チャネル層である「アンドープInGaAs層5」が「アンドープ」である点。

(相違点2)
補正発明は、「p導電型領域」が「前記ドレインに向かって延びる端部を備える」ものであるのに対して、引用発明1は、「p型ドープInAlAs層3」が端部を備えることが特定されていない点。

(相違点3)
補正発明は、「介在半導体層」が「p導電型」であるのに対して、引用発明1は、介在半導体層である「InAlAs層4」が「アンドープ」である点。

(相違点4)
補正発明は、「前記p導電型領域」が「前記ソースに隣接し前記p導電型領域を露出させるコンタクトビアホールを介して前記ソースに電気的に結合されている」のに対して、引用発明1は、「前記p型ドープInAlAs層3」が「高濃度p型ドープ領域14を介して前記ソース電極12と電気的に接続されている」点。

(4)相違点についての当審の判断
(4-1)相違点1について
相違点1は、補正発明が通常のNチャネルMESFETであるのに対して、引用発明1がHEMTと呼ばれるNチャネルMESFETであるというFETの種類の違いに起因する相違点であると認められるが、引用発明1が解決しようとする「正孔の蓄積によるキンクおよび耐圧低下を回避する」(引用例1の0010段落)という課題が、HEMTに限らず通常のNチャネルMESFETにおいても存在し、引用発明1の構成が通常のNチャネルMESFETにも適用可能であることは、両者がNチャネルMESFETという共通の素子であり、ともに正孔の蓄積が起こり得ることからみても、また、引用例1の0029段落及び図7に、(イオン注入により不純物領域を作成するものであって、引用発明1とは具体的構成が異なるものの)通常のNチャネルMESFETについての実施例が記載されていることからみても、当業者であれば直ちに察知し得たことである。
したがって、引用発明1の構成を通常のNチャネルMESFETに適用すること、すなわち、補正発明のように、「チャネル層」が「n導電型」である構成とすることは、当業者が容易になし得たことである。
したがって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-2)相違点2について
(4-2-1)引用例1の図5(a)及び(b)の記載から分かるように、引用発明1の「p型ドープInAlAs層3」は、引用例1の図5(a)において「1?10」と記載された略長方形の領域に形成されており、「ドレイン電極13」の下部において、破線で示された端部を有していることは明らかである。
したがって、引用発明1も、補正発明と同様に、「前記ドレインに向かって延びる端部を備えるp導電型領域」を備えているから、相違点2は実質的なものではない。

(4-2-2)相違点2については以上のとおりであるが、(いささか不自然な解釈ではあるが)補正発明の「前記ドレインに向かって延びる端部を備えるp導電型領域」が、「『前記ドレインに向かって延び』、前記ドレインの下部までには至らない『端部を備えるp導電型領域』」を意味するものであると解釈した場合についても予備的に検討する。
引用例1の0010段落の記載から明らかなように、引用発明1は、「正孔の蓄積によるキンクおよび耐圧低下を回避することができる電界効果トランジスタおよびその製造方法を提供すること」であり、引用例1の0013段落の記載等から明らかなように、引用発明1の「p型ドープInAlAs層3」は、「導電チャネル」に蓄積された正孔を除去するために設けられるものである。
一方、上記(2)(2-2)において検討したとおり、引用例2には、「MESFETにおいて、不要な電荷である正孔を吸収し、電流-電圧特性におけるキンクの発生を抑制・防止するために、電荷吸収層24を、ソース領域の下部から、当該ソース領域とゲート電極32との間の領域の下部にかけて設けたMESEFT。」(引用発明2)が記載されているものと認められる。

(4-2-3)したがって、引用発明1及び引用例発明2は、MESFETにおいて、正孔を吸収し、正孔の蓄積によるキンクを防止するという共通の課題を有している。
そして、引用例1の「正孔101は周囲がn型または半絶縁性のため、アンドープInGaAs層83中の特にゲート電極下のソース電極側に残り、・・・」という記載等から、引用発明1において、「p型ドープInAlAs層3」により除去しようとする正孔は、「導電チャネルの存在するアンドープInGaAs層5」中の、特に「ゲートショットキー電極11」下の「ソース電極12」側に残るものであることをも勘案すると、引用発明1に対して、引用発明2を適用し、「p型ドープInAlAs層3」を、「ソース電極12と接続しているn型ドープInGaAs層10」の下部から、当該「ソース電極12と接続しているn型ドープInGaAs層10」と「ゲートショットキー電極11」との間の領域の下部にかけて設ける構成とすること、すなわち、補正発明のように、「『前記ドレインに向かって延び』、前記ドレインの下部までには至らない『端部を備えるp導電型領域』」を備える構成とすることは、当業者が容易になし得たことである。
したがって、たとえ、補正発明の「前記ドレインに向かって延びる端部を備えるp導電型領域」が、「『前記ドレインに向かって延び』、前記ドレインの下部までには至らない『端部を備えるp導電型領域』」を意味するものであると解釈した場合であっても、相違点2は、引用発明2を適用することにより、当業者が容易になし得た範囲に含まれる程度のものである。

(4-3)相違点3について
(4-3-1)一般に、NチャネルFETにおいて、余剰キャリアを外部に放出する等の目的で所定の電位を与えるために設けられるp導電型層と、チャネル領域との間に介在させる層をi型とするかp型とするかは、当業者が適宜選択できる設計的事項であり、p型の層を介在させることは、例えば本願の優先権主張の日前に日本国内において頒布された刊行物である周知例1及び2にも記載されているように、当業者における周知技術である。

a.周知例1:特開平1-304785号公報
周知例1には、第1図、第2図及び第5図?第7図とともに次の記載がある。
「第6図および第7図は上記ソフトエラーの問題を解決した装置を示し、これらはそれぞれ特開昭62-214672号の第1図および第2図に示されている。第6図において第5図と同一符号は同一または相当部分を示す。28はp型高濃度(p^(+))埋込み層、27はp型低濃度(p^(-))埋込み層である。第7図において、29は制御電極である。
第6図および第7図の装置においては、以下に述べるメカニズムによりソフトエラーが抑制されると該特許公開公報では述べられている。即ち、たとえ上述したように正孔のみが基板内に残っているとしても、p^(+)型埋込み層28内の中性領域(空乏化していない層)の正孔によるバリアによって基板側のポテンシャルの低下を防ぐことができる。制御電極29をp^(+)埋込み層28の電圧を制御するようp^(+)型埋込み層28と接触して設けている第7図の構造においては、残留する正孔はすべて制御電極29を通って流れ、このソフトエラー防止の効果はより向上される。」(3ページ左上欄13行?右上欄11行)
「nチャネル層22およびn^(+)ソースおよびドレイン層25および26、ゲート電極24およびソースおよびドレイン電極23からなるFET素子はp^(+)型埋込み層28内の各々に形成されている。低濃度p型(p^(-))層27はp^(+)型埋込み層28内においてn^(+)ドレインおよびソース領域25および26の間のnチャネル層22の直下に設けられている。制御電極29はp^(+)層28の電位を制御出来るようp^(+)型埋込み層28と接触して設けられている。ここでp^(+)型埋込み層28は完全には空乏化されない条件で形成する。
この第1の実施例においてはp^(+)型埋込み層28は選択的に形成されているので、素子間分離は半絶縁性GaAs基板21の機能によって完全に達成される。さらにn^(+)型ソースおよびドレイン層25および26は完全にp^(+)型埋込み層28によって囲まれている。したがってソフトエラー耐性に関し第6図および第7図の装置の効果と同じ効果が得られるのに加えて、α線の入射による半絶縁性GaAs基板21の領域で発生した電子のドレインへの流れ込みが妨げられ、ソフトエラー耐性が大きく改善される。」(4ページ左上欄2行?右上欄4行)

上記記載から、周知例1には、NチャネルFETにおいて、余剰の正孔を外部に放出する目的で所定の電位を与えるために設けたp^(+)型埋込み層28とチャネル領域との間に、低濃度p型(p^(-))層27を設けることが記載されているものと認められる。

b.周知例2:特開平7-45695号公報
周知例2には、図2とともに次の記載がある。

「【0001】
【産業上の利用分野】本発明は、化合物半導体を用いたメタルセミコンダクタ型の電界効果トランジスタ(MESFET)に係わり、特にその素子構造の改善に関するものである。
【0002】
【従来の技術】本願出願人は、特願平3-304888において、例えば温度変化や光照射によってドレイン電流が変動する、等のバックゲート効果を抑制する技術を提案しているが、この技術を用いたMESFETの一例を従来例として、以下、図2に示し説明する。
【0003】図2は従来のMESFETの縦断面図である。図2において、MESFETは、半絶縁性GaAs基板11と、ガード層としてのP^(-)型GaAs層20と、このP^(-)型GaAs層20の取り出し層としてのP^(+)型GaAs層21と、動作層としてのN型GaAs層30と、ガード層の取り出し電極としてのガード電極81と、ノンアロイオーミック接触層としてのN^(+)型InGaAs層40と、オーミック電極としてのソース電極50及びドレイン電極60と、ショットキー障壁としてのゲート電極70とで構成されている。
【0004】P^(+)型GaAs層21、P^(-)型GaAs層20、N型GaAs層30、N^(+)型InGaAs層40は、半絶縁性GaAs基板11上に順次積層され、例えばAuGe/WSi/Auからなるソース電極50及びドレイン電極60はN^(+)型InGaAs層40上に形成され、N型GaAs層30に対してオーミック性を有している。
【0005】また、第一溝部41がソース電極50とドレイン電極60の間のN^(+)型InGaAs層40をエッチングすることによって形成され、例えばPtからなるゲート電極70は第一溝部41の底面に表出したN型GaAs層30上に形成されて、N型GaAs層30との間にショットキー障壁を形成している。
【0006】そして、第二溝部42がN^(+)型InGaAs層40と、N型GaAs層30と、P^(-)型GaAs層20とをエッチングすることによって形成され、例えばZnSi/WSi/Auからなるガード電極81は第二溝部42の底面に表出したP^(+)型GaAs層21上に形成されて、P^(-)型GaAs層20に外部から電位を与えることを可能にしている。
【0007】そして、P^(-)型GaAs層20は、その電位が固定された場合、半絶縁性GaAs基板11からのリーク電流、深い準位、少数キャリア、等の影響からN型GaAs層30をシールドし、バックゲート効果を抑制する。
【0008】また、このようなMESFETの素子分離を行う方法には、素子間にプロトンを選択的にイオン注入して、半絶縁性GaAs基板11に達する注入層を形成する方法と、素子の外側を基板11に達するまで掘り下げてエッチングするメサ分離の方法が一般的である。」

ここにおいて、図2に記載されたMESFETがNチャネル型であることは明らかであるから、周知例2には、NチャネルMESFETにおいて、小数キャリア等の影響からN型GaAs層30をシールドする目的で所定の電位を与えるために設けられる高濃度のP^(+)型GaAs層21と、チャネルが形成されるN型GaAs層30との間に、P^(-)型GaAs層20を介在させることが記載されているものと認められる。

(4-3-2)一方、本願の明細書には、補正発明の「p導電型介在半導体層」に対応する「第2バッファ層16」について、「この第2バッファ層16は、上述したように、p導電型炭化ケイ素として説明したが、本発明をこの構成に限定すべきでない。例えば、その代わりに、バッファ層12に関して上述したように、この第2バッファ層16はn導電型のもの、例えば、極めて低濃度にドープされたn導電型SiC又は未ドープSiCでよい。」(0042段落)と記載されており、補正発明において、「介在半導体層」を「p導電型」とすることにより、未ドープ(アンドープ)又は極めて低濃度にドープされたn導電型とした場合と比較して、格別の効果が奏されているとは認められない。

(4-3-3)したがって、上記周知技術に接した当業者であれば、引用発明1において、「InAlAs層4」を、「アンドープ」ではなく、補正発明のように「p導電型」とすることは、適宜なし得たことである。
よって、相違点3は、当業者が適宜なし得た範囲に含まれる程度のものである。

(4-4)相違点4について
(4-4-1)一般に、半導体装置において、埋め込まれて形成されてる不純物層に表面から電位を与える場合に、補正発明のように、当該不純物層を露出させるコンタクトビアホールを介して表面から電位を与えるか、あるいは引用発明1のように、当該不純物層に到達する高濃度不純物層を介して表面から電位を与えるかは、当業者が適宜選択し得る設計的事項であり、当該不純物層を露出させるコンタクトビアホールを介して表面から電位を与えることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である上記引用例2及び周知例3にも記載されているように、当業者における周知技術である。

a.引用例2(再掲):特開2000-349096号公報
引用例2には、図11とともに次の記載がある。

「【0064】(実施形態3)図11に本実施形態3の化合物FET900の断面を模式的に示す。本実施形態3の化合物FET900は、ソース側の電極構造において実施形態1および実施形態2の化合物FETと異なる。実施形態2の化合物FETにおいて、付加電極52と電荷吸収層24とがオーミック接触領域52aを介して電気的に接続されているのに対し、本実施形態の化合物FETにおいては、電荷吸収層24上の半導体層(または半導体積層構造)にコンタクトホール58が形成されており、付加電極52’の一端がコンタクトホール58内で電荷吸収層24と電気的に接続されている。付加電極52の他端は、実施形態2と同様に、接続電極54を介してソース電極34と電気的に接続されている。」

上記記載及び図11の記載から、引用例2には、埋め込まれて形成されている電荷吸収層24に、ソース電極28と同じ電位を表面から与えるに際して、電荷吸収層24を露出させるコンタクトビアホールであるコンタクトホール58を介して表面から電位を与えることが記載されているものと認められる。

b.周知例3:特開2000-150538号公報
周知例3には、図4とともに次の記載がある。
「【0001】
【発明の属する技術分野】本発明は電界効果トランジスタ及びその製造方法に関し、特に高耐圧で大電流を流すデバイス、トランジスタの構造及びその製法に関する。」
「【0044】図4は基板14の表面に高濃度のp型層29を成長させ、デバイス作成後にコンタクトホール30を設け、p型層29の表面を選択的に露出させてオーミック電極となる電極31を設けた例である。p型層の濃度は10^(19)cm^(-3)以上、厚さは抵抗を下げるためにできるだけ厚い方が望ましいが、成長速度の制約から1ミクロンとしている。金属はTiとAuとの合金を用いているが、p型層の濃度が高いので制約は少ない。こうすることで、p型基板でなく半絶縁性基板でもこれまで述べたバリア層の効果が得られる。」

上記記載及び図4の記載から、周知例3には、埋め込まれて形成されている高濃度のp型層29に、表面から電位を与えるに際して、高濃度のp型層29を露出させるコンタクトビアホールであるコンタクトホール30を介して表面から電位を与えることが記載されているものと認められる。

(4-4-2)したがって、引用発明1に接した当業者であれば、上記周知技術を勘案することにより、「前記p型ドープInAlAs層3」が、「高濃度p型ドープ領域14を介して前記ソース電極12と電気的に接続されている」構成に換えて、「前記p型ドープInAlAs層3」を露出させるコンタクトビアホールを介して「ソース電極12と電気的に接続されている」構成とすることは、適宜なし得たことである。
そして、その際、コンタクトビアホールを、当該コンタクトビアホールにより電気的に接続する「ソース電極12」からわざわざ離れた位置に設けるのではなく、「ソース電極12」に隣接した位置に設けることは、当業者であれば当然になし得たことである。
したがって、引用発明1において、補正発明のように、「前記p導電型領域」が、「前記ソースに隣接し前記p導電型領域を露出させるコンタクトビアホールを介して前記ソースに電気的に結合されている」構成とすることは、当業者が適宜なし得たことであるから、相違点4は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-5)相違点についての判断のまとめ
以上のとおりであるから、補正発明は、周知技術を勘案することにより引用発明1に基づいて当業者が容易に発明をすることができたもの、又は、周知技術を勘案することにより引用発明1及び2に基づいて当業者が容易に発明をすることができたものである。

(5)独立特許要件についてのまとめ
以上検討したとおりであるから、補正発明は、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。
したがって、本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
以上のとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成23年12月26日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?92に係る発明は、平成22年12月27日に提出された手続補正書により補正された明細書、特許請求に範囲及び図面の記載からみて、その特許請求の範囲の請求項1?92に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。
一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平8-222578号公報(引用例1)及び特開2000-349096号公報(引用例2)には、各々上記第2.4.(2)(2-1)及び(2-2)に記載したとおりの事項及び発明(引用発明1及び2)が記載されているものと認められる。
そして、本願発明に対して技術的事項を加えた発明である補正発明は、上記第2.4.において検討したとおり、周知技術を勘案することにより引用発明1に基づいて当業者が容易に発明をすることができたもの、又は周知技術を勘案することにより引用発明1及び2に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、周知技術を勘案することにより引用発明1に基づいて当業者が容易に発明をすることができたもの、又は周知技術を勘案することにより引用発明1及び2に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-02-12 
結審通知日 2013-02-15 
審決日 2013-03-01 
出願番号 特願2004-555310(P2004-555310)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 池渕 立原 和秀  
特許庁審判長 北島 健次
特許庁審判官 恩田 春香
早川 朋一
発明の名称 ソース領域の下にp型埋込み層を備えたトランジスタ及びその作製方法。  
代理人 浅村 皓  
代理人 大日方 和幸  
代理人 特許業務法人浅村特許事務所  
代理人 浅村 肇  
代理人 林 鉐三  
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