• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 訂正 ただし書き2号誤記又は誤訳の訂正 訂正する H01L
審判 訂正 ただし書き3号明りょうでない記載の釈明 訂正する H01L
審判 訂正 (特120条の4,3項)(平成8年1月1日以降) 訂正する H01L
審判 訂正 3項(134条5項)特許請求の範囲の実質的拡張 訂正する H01L
審判 訂正 4項(134条6項)独立特許用件 訂正する H01L
審判 訂正 ただし書き1号特許請求の範囲の減縮 訂正する H01L
管理番号 1278006
審判番号 訂正2013-390088  
総通号数 166 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-10-25 
種別 訂正の審決 
審判請求日 2013-06-07 
確定日 2013-08-08 
訂正明細書 有 
事件の表示 特許第4643146号に関する訂正審判事件について,次のとおり審決する。 
結論 特許第4643146号に係る明細書及び図面を本件審判請求書に添付された訂正明細書及び図面のとおり訂正することを認める。 
理由 1 手続の経緯

特許第4643146号(以下「本件特許」という。)の手続の経緯は次のとおりである。

平成16年 1月 5日 特許出願
(原出願:特願平10-74578号
出願日:平成10年3月23日)
平成16年 6月 3日 出願公開
平成20年 2月12日 拒絶査定(発送日)
平成20年 3月13日 拒絶査定不服審判請求
平成22年 8月 3日 拒絶理由の通知(発送日)
平成22年10月 4日 意見書及び手続補正書の提出
平成22年11月 2日 審決(送達日)
平成22年12月10日 特許権の設定登録
平成25年 6月 7日 訂正審判請求

2 請求の要旨及び訂正の内容
本件審判請求の要旨は,本件特許の明細書及び特許請求の範囲(以下それぞれ「本件特許明細書」及び「本件特許請求の範囲」という)を本件審判請求書に添付した訂正明細書及び訂正特許請求の範囲のとおり一群の請求項ごとに訂正しようとするものであって,その訂正(以下「本件訂正」という。)の内容は,以下のとおりのものと認める。なお,訂正箇所に下線を付した。

(1)訂正事項1
特許請求の範囲の請求項1に「前記ソース層および前記第2ベース層に設けられたソース電極とを具備してなり,」とあるのを,「前記ソース層および前記第2ベース層の上に設けられたソース電極とを具備してなり,」に訂正する。

(2)訂正事項2
特許請求の範囲の請求項1に「前記第1ソース層と前記第1ベース層はpn接合を形成し,かつ,前記第2ソース層と前記第1ベース層はpn接合を形成している」とあるのを,「前記第1ソース層と前記第2ベース層はpn接合を形成し,かつ,前記第2ソース層と前記第2ベース層はpn接合を形成している」に訂正する。

(3)訂正事項3
特許請求の範囲の請求項3に「前記ベース層から前記トレンチ底部までの距離をa[cm]としたときに,」とあるのを,「前記第1ベース層と前記第2ベース層との接合部から前記トレンチ底部までの距離をa[cm]としたときに,」に訂正する。

(4)訂正事項4
願書に添付した明細書の段落【0014】に記載された「前記ソース層および前記第2ベース層に設けられたソース電極とを具備してなり,」を,「前記ソース層および前記第2ベース層の上に設けられたソース電極とを具備してなり,
」に訂正する。

(5)訂正事項5
願書に添付した明細書の段落【0014】に記載された「前記第1ソース層と前記第1ベース層はpn接合を形成し,かつ,前記第2ソース層と前記第1ベース層はpn接合を形成している」を,「前記第1ソース層と前記第2ベース層はpn接合を形成し,かつ,前記第2ソース層と前記第2ベース層はpn接合を形成している」に訂正する。

(6)訂正事項6
願書に添付した明細書の段落【0016】に記載された「前記ベース層から前記トレンチ底部までの距離をa[cm]としたときに,」を,「前記第1ベース層と前記第2ベース層との接合部から前記トレンチ底部までの距離をa[cm]としたときに,」に訂正し,また,願書に添付した明細書の段落【0024】に記載された「ベース層からトレンチ底部までの距離をa[cm]としたときに,」を,「第1ベース層と第2ベース層との接合部からトレンチ底部までの距離をa[cm]としたときに,」に訂正する。

(7)訂正事項7
願書に添付した明細書の段落【0016】【0024】にそれぞれ記載された「a^(2) ≦(1.315×10^(7) )/N[/cm^(2) ]」を,「a^(2) ≦(1.315×10^(7) )/N[cm^(2) ]」に訂正する。

3 当審の判断

(1) 本件訂正の目的の適否,特許請求の範囲の拡張・変更の存否及び新規事項の追加の有無について

ア 訂正事項1について
(ア)訂正の目的
訂正事項1は,訂正前の請求項1に「前記ソース層および前記第2ベース層に設けられたソース電極」として,ソース電極が前記ソース層および前記第2ベース層に設けられることのみを特定していたが,訂正後の請求項1では,ソース電極が前記ソース層および前記第2ベース層の上に設けられる構成を明らかにするもので,これは,「前記ソース層および前記第2ベース層に設けられたソース電極」という上位概念を,「前記ソース層および前記第2ベース層の上に設けられたソース電極」という下位概念に変更しているものといえ,特許請求の範囲を減縮しているものである
以上から,訂正事項1は,特許法第126条第1項ただし書第1号に規定する特許請求の範囲の減縮を目的とするものである。

(イ)特許請求の範囲の拡張・変更の存否
訂正事項1は,ソース電極の場所に関して上位概念を下位概念化するものであるから,実質上特許請求の範囲を拡張し,又は変更するいずれの訂正でもない。
以上から,訂正事項1は,特許法第126条第6項に適合する。

(ウ)新規事項の追加の有無
a 願書に添付した図1,4,17,19(e)には,「n型ソース層5」(ソース層に相当)および「p型ベース層4」(第2べース層に相当)の上に「ソース電極12」(ソース電極に相当)が設けられた構成が看取できる。

b 願書に添付した明細書の段落【0032】に,「次にn型ベース層3の表面にp型ベース層4を形成した後,このp型ベース層4の表面に複数のn型ソース層5を選択的に形成する。」と記載され,段落【0035】に,「 次に全面に層間絶縁膜10を形成し,この層間絶縁膜10にn型ソース層5およびp型コンタクト層9に対してのコンタクトホール11を開口した後,このコンタクトホール11を介してn型ソース層5およびp型コンタクト層9にコンタクトする例えばAlからなるソース電極12を形成する。」と記載されている。

c 以上の記載から,訂正事項1は,願書に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内の訂正であり,特許法第126条第5項に適合する。

イ 訂正事項2について
(ア)訂正の目的
訂正前の請求項1では,「第1導電型の第1ソース層」と「第1導電型の第2ソース層」の双方とpn接合するのが,「第1導電型の第1ベース層」として記載されている。しかしながら,pn接合は,異なる導電型による接合であることが技術常識である。
一方,明細書の段落【0079】?【0081】及び図16?19によれば,「第1ソース層」及び「第2ソース層」と「第1ベース層」との間には「第2ベース層」が介在し,「第1ソース層」及び「第2ソース層」と接してるのは,「第2ベース層」であって,「第1ソース層」及び「第2ソース層」と「第1ベース層」とは直接接しておらず,両者の間に接合面は存在しないことが分かる。
以上から,「第1導電型の第1ソース層」及び「第1導電型の第2ソース層」とpn接合を形成する層は,これらの層と直接接し,かつ,第1導電型と異なる導電型の第2導電型であるものであるから,「第1導電型の第1ベース層」ではなく「第2導電型の第2ベース層」であることは明らかである。
したがって,訂正事項2は,錯誤により本来の意を表示していないものとなっていた記載を,本来の意を表す記載に訂正するものである。
よって,訂正事項2は,特許法第126条第1項ただし書第2号に規定する誤記又は誤訳の訂正を目的とするものである。

(イ)特許請求の範囲の拡張・変更の存否
誤りを正しい記載にする訂正は,実質上特許請求の範囲を拡張し,又
は変更するものではないことは明らかである。
以上から,訂正事項2は,特許法第126条第6項に適合する。

(ウ)新規事項の追加の有無
訂正事項2は,願書に最初に添付した明細書に第6の実施形態に係る説明として,明細書の段落【0079】?【0081】及び図16?19には,第1n型ソース層5a(第1導電型の第1ソース層)及び第2n型ソース層5b(第1導電型の第2ソース層)は,p型ベース層4(第2導電型の第2ベース層)の表面に形成されていることが記載されており,n型ソース層5a及び5bとp型ベース層4がpn接合をそれぞれ形成していることは自明な事項である。
よって,訂正事項2は,願書に最初に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内の訂正であり,特許法第126条第5項に適合する。

ウ 訂正事項3について
(ア)訂正の目的
a 訂正前の請求項3の「前記ベース層」は,第1ベース層と第2ベース層のいずれを規定しているのか不明瞭である。さらに,トレンチ底部までの距離aを規定する基準となる箇所が,ベース層のどの位置であるかも不明瞭である。
したがって,特許がされた訂正前の請求項3の「前記ベース層から前記トレンチ底部までの距離をa[cm]としたときに,」のうちの「前記ベース層」は,明瞭でない記載となっている。

b 特許掲載公報の明細書の段落【0047】及び【0051】には,トレンチ底部までの距離aを規定する基準となる箇所は,「p型ベース層4とn型ベース層3との接合部」であることが,具体的に記載されており,さらに,図1には,距離aが矢印で記載され,この矢印の一端は,「p型ベース層4とn型ベース層3との接合部」を指し,矢印の他端は,「トレンチ6の先端部(トレンチ底部)」を指していることから,距離aは,「p型ベース層4とn型ベース層3との接合部」からトレンチ6の先端部(トレンチ底部)までの距離であることが明確である。

c 上記a,bから,訂正前の請求項3には,特許掲載公報の明細書の段落【0047】及び【0051】,図1の記載との関係で不合理が生じており,このため,訂正前の請求項3には不明瞭となっている記載が存在している。

d 以上のように,訂正事項3は,訂正前の請求項3の「前記ベース層から前記トレンチ底部までの距離」という明りょうでない記載を訂正し,その本来の意を明らかにするものであるので,訂正事項3は,特許法第126条第1項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。

(イ)特許請求の範囲の拡張・変更の存否
訂正事項3は,訂正前の請求項3の不明瞭な記載を,本来の意図になるように訂正し,もって明瞭な記載にしたにすぎず,請求項3に係る発明の範囲を実質上拡張及び変更するものには該当しない。
よって,訂正事項3は,実質上特許請求の範囲を拡張し,又は変更するものには該当せず,特許法第126条第6項に適合する。

(ウ)新規事項の追加の有無
訂正事項3の内容は,(ア)に記載したように,明細書の段落【0047】,【0051】及び図1に記載されている。
したがって,訂正事項3は,願書に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内の訂正であり,特許法第126条第5項に適合する。

エ 訂正事項4について
(ア)訂正の目的
訂正事項4は,訂正事項1において特許請求の範囲を減縮したため,これに伴って明細書の記載を訂正するものであり,特許法第126条第1項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。

(イ)特許請求の範囲の拡張・変更の存否
訂正事項4は,上記訂正事項1と同様に,実質上特許請求の範囲を拡張し,又は変更するものには該当せず,特許法第126条第6項に適合する。

(ウ)新規事項の追加の有無
訂正事項4は,上記訂正事項1と同様に,特許掲載公報における図1,4,17,19(e)および明細書の段落【0032】【0035】に記載された内容に基づくものである。
したがって,当該訂正事項4は,願書に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内の訂正であり,特許法第126条第5項に適合する。

オ 訂正事項5について
(ア)訂正の目的
訂正事項5は,訂正事項2と同様に,誤記を訂正するものであるから,特許法第126条第1項ただし書第2号に規定する誤記又は誤訳の訂正を目的とするものである。

(イ)特許請求の範囲の拡張・変更の存否
訂正事項5は,訂正事項2と同様に,その誤りを正しい記載にする訂正であるため,実質上特許請求の範囲を拡張し,又は変更するものには該当せず,特許法第126条第6項に適合する。

(ウ)新規事項の追加の有無
訂正事項5は,訂正事項2と同様に,特許掲載公報における明細書の段落【0079】?【0081】,図16?19に記載された内容に基づくものである。
よって,訂正事項5は,願書に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内の訂正であり,特許法第126条第5項に適合する。

カ 訂正事項6について
(ア)訂正の目的
訂正事項6は,訂正事項3と同様に,明瞭でない記載を訂正するものであるから,特許法第126条第1項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。

(イ)特許請求の範囲の拡張・変更の存否
訂正事項6は,訂正事項3と同様に,実質上特許請求の範囲を拡張し,又は変更するものには該当せず,特許法第126条第6項に適合する。

(ウ)新規事項の追加の有無
訂正事項6は,訂正事項3と同様に,特許掲載公報における明細書の段落【0047】及び【0051】,図1に記載された内容に基づくものである。
したがって,訂正事項6は,願書に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内の訂正であり,特許法第126条第5項に適合する。

カ 訂正事項7について
(ア)訂正の目的
訂正事項7は,願書に添付した明細書の段落【0016】,【0024】,【0047】,【0052】の数式を,請求項3の数式と整合させるためのものであり,特許法第126条第1項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。

(イ)特許請求の範囲の拡張・変更の存否
訂正事項7は,願書に添付した明細書の段落【0016】【0024】【0047】【0052】と特許掲載公報における請求項3との間で不整合であった記載を整合させるための訂正であるため,実質上特許請求の範囲を拡張し,又は変更するものには該当せず,特許法第126条第6項に適合する。

(ウ)新規事項の追加の有無
訂正事項7は,特許掲載公報における請求項3に記載された内容に基づくものであり,加えて,明細書の段落【0016】などにおいて「a」の単位が「cm^(2)」と記載されていることから,訂正事項7は,願書に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内の訂正であり,特許法第126条第5項に適合する。

(2) 独立特許要件について
訂正事項1は,特許請求の範囲の減縮を目的とするものであり,また訂正事項2は誤記又は誤訳の訂正を目的とするものであるので,訂正後における特許請求の範囲に記載されている事項により特定される発明が,特許出願の際独立して特許を受けることができるものであるか否かについて以下に検討する。

ア 訂正後の発明
訂正後における特許請求の範囲の請求項1?5に係る発明(以下「本件訂正発明1?5」という。)は,平成25年6月7日付けの審判請求書に添付された訂正明細書の特許請求の範囲の請求項1?5に記載された事項により特定されるとおりのものである。

イ 特許請求の範囲に関する2(1)?(3)の訂正事項は,願書に添付した明細書又は図面に記載した事項の範囲内のものであって,実質上特許請求の範囲を拡張し又は変更するものではなく,本件訂正発明1?5が,特許出願の際独立して特許を受けることができない発明ともいえない。

ウ 以上から,本件訂正発明1?5は,特許出願の際に独立して特許を受けることができ,特許法第126条第7項の規定に適合する。

4 むすび
したがって,本件審判の請求は,特許法第126条第1項ただし書第1号ないし第3号に掲げる事項を目的とし,かつ,同条ただし書第5項ないし第7項の規定に適合する。

よって,結論のとおり審決する。
 
発明の名称 (54)【発明の名称】
半導体装置および半導体装置の製造方法
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に係わり、特にトレンチゲート構造を有する縦型で高耐圧の半導体素子を用いた高耐圧の半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
高耐圧半導体素子の1つとしてIGBT(Insulated Gate Bipolar Transistor)が知られている。図33に、従来のIGBTとして、トレンチゲート構造を有する縦型IGBTの断面図を示す。
【0003】
図中、81は高不純物濃度のp型シリコン基板(p型ドレイン層)を示しており、このp型シリコン基板81上にはn型バッファ層82、高抵抗のn型ベース層(ドリフト層)83、p型ベース層84が順次設けられている。
【0004】
このp型ベース層84の表面にはn型ソース拡散層85が選択的に形成されている。このn型ソース拡散層85が形成された領域にはn型ベース層83の途中の深さまで達したトレンチが形成され、このトレンチ内にはゲート酸化膜86を介してゲート電極87が埋込み形成されている。
【0005】
また、p型ベース層84の表面には高不純物濃度のp型コンタクト層88が形成されている。このp型コンタクト層88およびn型ソース層85にはソース電極89が配設されている。一方、p型シリコン基板81の裏面にはドレイン電極90が配設されている。
【0006】
なお、図中、91はn型ソース層85およびp型コンタクト層88に対するコンタクトホールが形成された層間絶縁膜を示している。
【0007】
この種のトレンチゲート構造のIGBTによれば、プレーナ構造のIGBTに比べて素子特性が格段に改善され、十分に低いオン電圧を得ることが可能であるが、現状ではオン電圧は十分に低減化されていないという問題があった。
【0008】
また、素子内に大電流(過電流)が流れると、n型ソース層85下のp型コンタクト層88で大きな電圧降下が生じて寄生サイリスタがラッチアップするために、ターンオフができなくなるという問題があった。また、素子内に大電流が流れると、負荷短絡時に素子破壊が起こるという問題もあった。
【0009】
また、n型ソース層85およびp型コンタクト層88はフォトレジストパターンをマスクに用いたイオン注入により形成するが、n型ソース層85とp型コンタクト層88とではそれぞれ別のフォトレジストパターンを用いるため、n型ソース層85およびp型コンタクト層88に対するコンタクトホールのサイズを小さくしようとしても、露光装置の合わせ精度によりそのサイズは2μm程度が限界であった。したがって、コンタクトホールの微細化ができないために、素子の微細化が困難であるという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【0010】
上述の如く、従来のトレンチゲート構造を有する縦型IGBTは、プレーナ構造のIGBTに比べて素子特性が格段に改善され、十分に低いオン電圧を得ることが可能であるが、現状ではオン電圧は十分に低減化されていないという問題があった。
【0011】
また、素子内に大電流が流れると、寄生サイリスタがラッチアップしてターンオフができなくなったり、負荷短絡時に素子破壊が起こるという問題があった。
【0012】
また、n型ソース層およびp型コンタクト層はそれぞれ別のフォトレジストパターンをマスクに用いたイオン注入により形成するため、フォトレジストパターン同士の合わせ精度の限界により、n型ソース層およびp型コンタクト層に対するコンタクトホールの微細化ができず、素子の微細化が困難であるという問題があった。
【0013】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、素子特性の改善を図ったトレンチゲート構造を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0014】
上記目的を達成するために、本発明(請求項1)に係る半導体装置は、パンチスルー型の高耐圧半導体素子を含む半導体装置であって、前記高耐圧半導体素子は、高抵抗で第1導電型の第1ベース層と、この第1ベース層の裏面に設けられ、厚さが0.1?3μmの第2導電型のドレイン層と、このドレイン層と前記第1ベース層との間に設けられ、かつ前記ドレイン層よりも厚い第1導電型のバッファ層と、前記第1ベース層の表面に形成された第2導電型の第2ベース層と、この第2ベース層の表面に形成された第1導電型のソース層と、このソース層および前記第2ベース層を貫いて前記第1ベース層の途中の深さまで達する複数のトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層に設けられたドレイン電極と、前記ソース層および前記第2ベース層の上に設けられたソース電極とを具備してなり、前記ソース層が、前記トレンチに隣接する第1ソース層と、この第1ソース層よりも浅く前記第1ソース層よりも不純物濃度が高い第2ソース層とを有し、前記第2ソース層は、前記第1ソース層の前記トレンチと隣接した側とは反対側の領域に、前記第1ソース層に隣接して形成され、前記第1ソース層と前記第2ベース層はpn接合を形成し、かつ、前記第2ソース層と前記第2ベース層はpn接合を形成していることを特徴とする。
【0015】
ここで、前記トレンチの間隔が1.5μm以下であることが好ましい。
【0016】
また、前記第1ベース層の不純物濃度をN[/cm^(3)]、前記第1ベース層と前記第2ベース層との接合部から前記トレンチ底部までの距離をa[cm]としたときに、a^(2)≦(1.315×10^(7))/N[cm^(2)]の関係を満たすことが好ましい。
【0017】
また、前記ドレイン層が前記第2ベース層を形成したのと反対側の前記第1ベース層の表面上に設けられていることが好ましい。
【0018】
また、前記ソース電極にコンタクトする第2導電型のコンタクト層を形成することが好ましい。
【0019】
[作用]
本発明(請求項1)によれば、第2ソース層を第1ソース層よりも薄くしているので、第2ソース層下の第2ベース層の抵抗を第1ソース層下の第2ベース層の抵抗よりも低くでき、これにより第2ベース層を流れる電流による電圧降下を小さくできる。
【0020】
したがって、本発明によれば、大電流が流れることによる寄生サイリスタのラッチアップの発生を防止できるようになる。第2ソース層下の第2ベース層の抵抗を第1ソース層下の第2ベース層の抵抗よりも低くできるのは、以下の通りである。
【0021】
すなわち、第2ソース層のほうが第1ソース層よりも浅く、しかも不純物濃度が高いため、第2ソース層下の第2ベース層のほうが第1ソース層下の第2ベース層よりも補償されずに残る第2導電型の不純物の量が多くなり、シート抵抗が下がるからである。
【0022】
また、本発明では第1ソース層が第2ソース層よりも低不純物濃度なので、後述する実施形態で詳説するように、第1および第2ソース層のパターンとして適切なものを選ぶことにより、素子内にある程度の高レベルの電流が流れ始めると、チャネルの形成が効果的に抑制されたり、あるいはチャネルが消滅する領域が形成されるので、素子内に大電流が流れることを防止できる。
【0023】
したがって、本発明によれば、第1および第2ソース層のパターンとして適切なものを選ぶことにより、素子内に大電流が流れることによる負荷短絡時における素子破壊を防止することが可能となる。
【0024】
また、本発明(請求項3)によれば、第1ベース層の不純物濃度をN[/cm^(3)]、第1ベース層と第2ベース層との接合部からトレンチ底部までの距離をa[cm]としたときに、a^(2)≦(1.315×10^(7))/N[cm^(2)]の関係を満たすようにすることにより、実施形態で説明するように、ゲート絶縁膜の絶縁破壊を効果的に防止できるようになる。
【0025】
なお、本発明の半導体装置を、ドレイン層が第2ベース層を形成したのと反対側、すなわちトレンチゲートを形成したのと反対側の第1ベース層の表面上に設けられている、いわゆる縦型の装置とし(請求項4)、この縦型の半導体装置のトレンチゲート側表面にポリシリコンを用いた制御回路を形成して、一体化型の半導体装置を作成することが可能である。
【0026】
また、第2ベース層の表面にソース電極とコンタクトするコンタクト層を設けることにより(請求項5)、コンタクト抵抗を下げることが可能となる。
【発明の効果】
【0027】
本発明によれば、素子特性の改善を図ったトレンチゲート構造を有する半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【0028】
以下、図面を参照しながら本発明の実施の形態(以下、実施形態という)を説明する。以下の実施形態では、第1導電型をn型、第2導電型をp型として説明している。
【0029】
(第1の実施形態)
図1は、本発明の第1の実施形態に係るトレンチゲート構造を有する高耐圧の半導体装置としての縦型パンチスルー型IGBT(Insulated Gate Bipolar Transistor:以下、単にIGBTという)を示す断面図である。このIGBTは微細設計ルールを適用したものである。
【0030】
これを製造工程に従って説明すると、600V耐圧の場合であれば、まず1×10^(18)?2×10^(19)cm^(-3)程度の高不純物濃度のp型シリコン基板(p型ドレイン層)1上に、厚さ2?6μm程度のn型バッファ層2をエピタキシャル成長させる。
【0031】
次にn型バッファ層2上に厚さ40?70μm程度の高抵抗のn型ベース層(活性層、ドリフト層)3をエピタキシャル成長させる。
【0032】
次にn型ベース層3の表面にp型ベース層4を形成した後、このp型ベース層4の表面に複数のn型ソース層5を選択的に形成する。
【0033】
次にn型ソース層5およびp型ベース層4を貫通し、n型ベース層3の途中の深さまで達する深さ2μm程度のトレンチ6を例えばフォトリソグラフィとRIEを用いて形成した後、このトレンチ6内にゲート酸化膜7を介してポリシリコンからなるゲート電極8を埋込み形成する。
【0034】
ここで、ゲート酸化膜7の膜厚は、ゲート駆動電圧が15V系の場合には例えば100nmであり、またゲート駆動電圧が5V系の場合には例えば15nmである。この後、p型ベース層4の表面に高不純物濃度のp型コンタクト層9を形成する。なお、n型ソース層5、p型コンタクト層、トレンチ6の形成順序は適宜前後してもさしつかえない。
【0035】
次に全面に層間絶縁膜10を形成し、この層間絶縁膜10にn型ソース層5およびp型コンタクト層9に対してのコンタクトホール11を開口した後、このコンタクトホール11を介してn型ソース層5およびp型コンタクト層9にコンタクトする例えばAlからなるソース電極12を形成する。最後に、p型シリコン基板1の裏面にドレイン電極13を形成する。
【0036】
このようなIGBTを0.6μmの微細素子の設計ルールで製造することを考えると、露光時の合わせずれを0.1μmとしても、隣り合う2つのトレンチ6の間隔(トレンチ間隔)Wsを1.2μmまで縮小することができる。0.4μmの設計ルールを適用すればさらに縮小が可能となる。
【0037】
このような微細設計にするには、例えばp型ベース層4の深さを1.5μm、p型コンタクト層9の深さを0.3?0.5μm程度、n型ソース層5の深さを0.1?0.3μm程度とすれば良い。
【0038】
図2に、本素子についてのオン電圧のトレンチ間隔Wsおよび耐圧の依存性を示す。図には、電流密度が200A/cm^(2)になるときのオン電圧(ドレイン電圧)が示されている。
【0039】
図から、耐圧が600Vの素子の場合、トレンチ間隔Wsが1.5μmを越えるとオン電圧が急に増加し始めることが分かる。すなわち、トレンチ間隔Wsを1.5μm以下にして素子を微細化すれば、オン電圧の増加を効果的に抑制でき、オン電圧の低い素子を実現できることが分かる。
【0040】
同様に、耐圧が3.3kV、4.5kVの素子の場合も、トレンチ間隔Wsを1.5μm以下にすれば、オン電圧の増加を効果的に抑制でき、オン電圧の低い素子を実現できることが分かる。すなわち、素子の耐圧に関係なく、微細設計ルールを適用してトレンチ間隔Wsを1.5μm以下にすることで、オン電圧の低いIGBTを実現できるようになる。
【0041】
図3に、本素子についてのオン電圧のトレンチ間隔Wsおよびトレンチ6の深さ(トレンチ深さ)ltの依存性を示す。
【0042】
図から、トレンチ深さltが2μmおよび6μmのいずれの場合も、トレンチ間隔Wsを1.5μm以下にして素子を微細化すれば、オン電圧の増加を効果的に抑制でき、オン電圧の低い素子を実現できることが分かる。
【0043】
また、図から、トレンチ深さltが6μmの素子の方が若干特性が良いが、トレンチ深さltが2μmの素子でも遜色のない特性を実現できていることが分かる。すなわち、微細設計のIGBTの場合には、深いトレンチ6は必ずしも必要なく、トレンチ深さltは2μmもあれば十分であることが分かる。
【0044】
また、本実施形態のようにトレンチ6の間隔を1.5μm以下にすると、オン抵抗を効果的に低くすることができる。すなわち、トレンチ6の間隔を微細にすることにより、素子面積を同じとした場合にトレンチ6の本数が増え、その結果としてチャネル幅が大きくなってオン抵抗が減少する。
【0045】
また、チャネルからn型ベース層3に流れ込む電子電流の横方向に流れる成分が、トレンチ6の間隔が微細であるために殆ど無視できるようになり、その結果としてオン抵抗が減少する。
【0046】
さらに、実施形態のようにトレンチ6の間隔を1.5μm以下にすると、ラッチアップの発生を効果的に防止できる。すなわち、ターンオフ時にn型ベース層3からp型ベース層4に流れ込む正孔電流のうちのn型ベース層5下を流れてp型コンタクト層9、ソース電極11へと抜ける電流成分の、n型ソース層5下を流れる横方向抵抗による電圧降下が、トレンチ6の間隔が微細であるために少なくなり、その結果、p型ベース層4とn型ソース層5が順バイアスされることに起因した寄生サイリスタによるラッチアップを防止できるようになる。
【0047】
また、本実施形態において、n型ベース層3の不純物濃度をN[/cm^(3)]、p型ベース層4とn型ベース層3との接合部からトレンチ6の先端部(トレンチ底部)までの距離をa[cm]としたときに、a^(2)≦(1.315×10^(7))/N[cm^(2)]の関係を満たすようにすることが好ましい。
【0048】
その理由は次の通りである。ターンオフ時にはソース電極12、ゲート電極8ともに0Vになるので、p型ベース層4とn型ベース層3との間のpn接合部分から電位差が生じる。
【0049】
このとき、トレンチ6壁面に沿っても電位差が生じるが、トレンチ6内のゲート電極8は0Vなので、ゲート電極8とトレンチ先端にあたる部分のn型ベース層3との間のゲート酸化膜7にも電位差が生じる。
【0050】
例えば、ゲートの駆動電圧5V系の素子では、素子の信頼性を考えると、つまり電位差が大きくなるとゲート酸化膜7が破壊する恐れがあるので、この電位差を1V以下に抑えることが好ましい。
【0051】
ここで、p型ベース層4、n型ベース層3に生じる電位差Vは、素電荷q[C]、n型ベース層3の不純物濃度をN[/cm^(3)]、シリコンの誘電率ε_(Si)[F/cm]、p型ベース層4とn型ベース層3との接合部からトレンチ6の先端部(トレンチ底部)までの距離をa[cm]とすると、
V=(qN/2ε_(Si))×a^(2)
と表わされる。そして、この電位差を1V以内に抑えるためには、
1≧(qN/2ε_(Si))×a^(2)
の関係式を満たせば良い。
【0052】
ここで、q=1.60218×10^(-19)[C]、ε_(Si)=ε_(0)×11.9=8.85418×10^(-14)×11.9[F/cm]を代入すると、
1≧{(1.60218×10^(-19)×N)/(2×8.85418×10^(-14)×11.9)}×a^(2)となり、これを変形して、
a^(2)≦(1.315×10^(7))/N[cm^(2)]が得られる。
【0053】
したがって、上式を満たすように、トレンチ6の深さa、n型ベース層3の不純物濃度Nを選ぶことにより、ゲート酸化膜7の絶縁破壊による信頼性の低下を防止できるようになる。
【0054】
(第2の実施形態)
図4は、本発明の第2の実施形態に係るIGBTを示す断面図である。なお、図1と対応する部分には図1と同一符号を付してあり、詳細な説明は省略する(他の実施形態も同様)。
【0055】
本実施形態が第1の実施形態と異なる点は、n型バッファ層2の裏面からp型不純物のイオン注入を行って浅いp型ドレイン層1を形成したことにある。p型ドレイン層1の厚さ(拡散深さ)は0.1?3μm程度、表面の不純物濃度は1×10^(18)?5×10^(19)cm^(-3)程度である。
【0056】
基板全体(p型ドレイン層1+n型バッファ層2+n型ベース層3(基板本体))の厚さは数10μm程度になる。図5に、基板の不純物プロファイルの一例を示す。図には、n型ベース層3の不純物濃度は一定で50μmの深さまであり、その下にn型バッファ層2、さらにその下に表面濃度が1×10^(19)cm^(-3)、拡散深さ0.3μmのp型ドレイン層1がある。
【0057】
このようにp型ドレイン層1の厚さを薄くしたところ、p型ドレイン層1からの正孔の注入効率が下がるため、n型ベース層3におけるキャリアの蓄積量が減少し、その結果としてターンオフの際のキャリアの排出が効率的に行われ、ターンオフ時のフォールタイムを短くできた。また、この構造では基板のライフタイムコントロールを行わなくても、20n秒という高速なターンオフ動作が可能となることが分かった。
【0058】
図6?図8に、本実施形態のIGBTの形成方法を示す。
【0059】
図6に示す形成方法では、高抵抗のn型ベース層3としてのn型シリコン基板をラッピング等により薄層化し(図6(a)、図6(b))、次にn型ベース層3裏面からのn型不純物のイオン注入、その後のアニールによってn型バッファ層2を形成し(図6(c))、次にn型ベース層3にトレンチゲート構造(トレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれてなる構造)を形成し(図6(d))、最後にn型バッファ層2の裏面からのp型不純物のイオン注入、その後のアニールによって高不純物濃度のp型ドレイン層を形成する(図6(e))。
【0060】
図7に示す形成方法が図6のそれと異なる点は、n型ベース層3としてのn型シリコン基板の薄層化の前にトレンチゲート構造を形成することにある。
【0061】
すなわち、n型ベース層3としてのn型シリコン基板にトレンチゲート構造を形成してから(図7(a)、図7(b))、n型ベース層(n型シリコン基板)3の裏面から薄層化(図7(c))、n型バッファ層2の形成(図7(d))、p型ドレイン層1の形成(図7(e))を行う。
【0062】
図8に示す形成方法の特徴は、n型バッファ層2を出発にしてp型シリコン基板(p型エミッタ層)1を形成することにある。
【0063】
すなわち、最初にn型バッファ層2としてのn型シリコン基板上に高抵抗のn型ベース層3としてのn型エピタキシャルシリコン層を形成し(図8(a)、図8(b))、次にn型ベース層3にトレンチゲート構造(図8(c))を形成し、次にn型バッファ層2としてのn型シリコン基板を例えば裏面からラッピングして薄層化し(図8(d))、最後にn型バッファ層2の裏面からのp型不純物のイオン注入、その後のアニールによってp型ドレイン層1を形成する(図8(e))。
【0064】
図7、図8に示す形成方法では、トレントゲート構造の形成工程中における基板(図7ではn型ベース層3、図8ではn型バッファ層2)は通常の基板と同じで厚いため、通常の製造ラインを利用できるという利点がある。
【0065】
一方、図6に示す形成方法では、薄層基板の製造ラインで形成可能で、またトレンチゲート構造形成後にn型バッファ層2を形成するための拡散工程が入らないので、トレンチゲート構造を構成するn型ソース層5、p型コンタクト層9等に影響を与えずに済むという利点がある。
【0066】
(第3の実施形態)
図9は、本発明の第3の実施形態に係るIGBTを示す断面図である。
【0067】
本実施形態が第1の実施形態と異なる点は、p型シリコン基板1にプロトンを照射して結晶欠陥領域14、すなわちキャリアのライフタイムが短い領域を形成し、ライフタイムコントロールを行うことにある。これにより、正孔の注入効率が下がってその結果ターンオフ時のフォールタイムが短くなり、第2の実施形態と同様にターンオフ特性に優れたIGBTを実現できるようになる。
【0068】
(第4の実施形態)
図10は、本発明の第4の実施形態に係るIGBTを示す断面図である。
【0069】
本実施形態が第1の実施形態と異なる点は、p型シリコン基板1とn型バッファ層2との間にp型またはp^(-)型シリコン層15を設け、このp型またはp^(-)型シリコン層15にプロトンを照射して結晶欠陥領域14を形成したことにある。本実施形態でも第2の実施形態と同様にターンオフ特性に優れたIGBTを実現できるようになる。
【0070】
(第5の実施形態)
図11に、第1の実施形態のIGBTとその制御回路を同一基板に形成した高耐圧の半導体装置の断面図を示す。制御回路はn型ベース層3上に絶縁膜16を介して形成されている。制御回路を構成する半導体素子はポリシリコン膜に形成してある。
【0071】
図には、半導体素子として、npnバイポーラトランジスタTr1、nチャネルMOSトランジスタTr2、pチャネルMOSトランジスタTr3が示されている。また、図中、17は層間絶縁膜を示している。
【0072】
IGBTはオン電圧が低いので、単結晶シリコンよりも耐圧の点では劣っているが安価なポリシリコンで制御回路を形成することができ、これにより高耐圧の半導体装置を安価に製造することが可能となる。
【0073】
図12に、本実施形態の変形例を示す。この変形例では、IGBTのゲート電極8を図示しないゲートパッドまで引き出すポリシリコンゲート電極18上に、厚い層間絶縁膜17を介して制御回路を構成するトランジスタTr2,Tr3等の半導体素子を形成している。この場合も、図11の高耐圧の半導体装置と同様に安価に製造することが可能となる。
【0074】
ゲート電極8には±5?12V程度の低い電圧しか印加されず、しかも制御回路を構成する半導体素子とポリシリコンゲート電極18とは厚い層間絶縁膜17で隔たれているので、制御回路はIGBT(出力段)の影響を受けずに独立に動作することが可能である。
【0075】
図13および図14に、他の変形例の平面図および同平面図のA-A’断面図をそれぞれ示す。この変形例が先の図12の変形例と異なる点は、耐圧を持たせるための高不純物濃度のp型ストッパ層19をポリシリコンゲート電極18の下まで形成したことにある。このようにp型ストッパ層19を延ばしても制御回路への影響は無い。この場合も、図11の高耐圧の半導体装置と同様に安価に製造することが可能となる。
【0076】
図15に、さらに別の変形例の断面図を示す。この変形例が先の図13および図14の変形例と異なる点は、制御回路を構成するトランジスタTr2,Tr3等の半導体素子をポリシリコンゲート電極18よりも外側のp型ストッパ層19上に形成したことにある。p型ストッパ層19はアース電位であるため、この場合も制御回路への影響は無い。この場合も、図11の高耐圧の半導体装置と同様に安価に製造することが可能となる。
【0077】
他の変形例としては、IGBT(出力段)上部の空きスペースに、制御回路を構成するトランジスタTr2,Tr3等の半導体素子を形成することが考えられる。また、他の実施形態のIGBTを用いても良い。
【0078】
(第6の実施形態)
図16は本発明の第6の実施形態に係るIGBTの平面図、図17は図16のIGBTのA-A’断面図である。
【0079】
本実施形態が第1の実施形態と異なる点は、n型ソース層5がトレンチ6の貫通する第1n型ソース層5aと、第1n型ソース層5aよりも浅くかつより高不純物濃度のp型コンタクト層9と接する第2n型ソース層5bとから構成されていることにある。
【0080】
本実施形態によれば、第2n型ソース層5bを第1n型ソース層5aよりも薄くしているので、これらをイオン注入法により形成すれば、第2n型ソース層5b下のp型ベース層4の抵抗を第1n型ソース層5a下のp型ベース層4の抵抗よりも低くでき、これによりp型ベース層4の横方向に流れる正孔電流Ihによる電圧降下を小さくできる。
【0081】
したがって、本実施形態によれば、大電流が流れることによる寄生サイリスタのラッチアップの発生を防止できるようになる。第2n型ソース層5b下のp型ベース層4の抵抗を第1n型ソース層5a下のp型ベース層4の抵抗よりも低くできるのは、第2n型ソース層5bのほうが第1n型ソース層5aよりも浅く、しかも不純物濃度が高いため、第2n型ソース層5b下のp型ベース層4のほうが第1n型ソース層5a下のp型ベース層4よりも補償されずに残るp型不純物の量が多くなり、シート抵抗が下がるからである。
【0082】
また、図16に示した第1n型ソース層5aの電流経路Cabcに沿ったところの電子電流による電圧降下は、位置Pa、位置Pb、位置Pcの順で大きくなる。
【0083】
ここで、第1n型ソース層5aは第2n型ソース層5bよりも低不純物濃度なので、素子内にある程度のレベルの電流が流れ始めると、第2n型ソース層5bの抵抗による電位差が生じて位置Pcでの電圧が上がり、位置Pcとゲート電極8との間の電位差が小さくなることによって、つまりゲート電圧が低下することによって、チャネルの形成が抑制されたり、あるいはチャネルが消滅するので、素子内に大電流が流れることを防止できる。
【0084】
したがって、本実施形態によれば、素子内に大電流が流れることによる負荷短絡時における素子破壊を防止できるようになる。なお、寸法に関しては、図中、W1の寸法は2μm以下、W2は抵抗を高くするために1μm以下好ましくは0.5μm以下に設定する。
【0085】
図18および図19は、本実施形態のIGBTの製造方法を示す工程断面図である。
【0086】
まず、図18(a)に示すように、高抵抗のn型ベース層3の表面にp型ベース層4を形成し、次にp型ベース層4の表面に第1n型ソース層5aを選択的に形成する。
【0087】
次に図18(b)に示すように、SiO_(2)からなるマスクパターン20を形成した後、このマスクパターン20をマスクにして第1ソース層5a、p型ベース層4、n型ベース層3をRIE法にてエッチングし、トレンチ6を形成する。次にCDE法にてトレンチ6の表面を平坦化した後、マスクパターン20を除去する。
【0088】
次に図18(c)に示すように、ゲート酸化膜7を全面に形成した後、トレンチ6の内部を埋め込むようにゲート電極となるポリシリコン膜8を全面に堆積する。
【0089】
次に図19(d)に示すように、ポリシリコン膜8をエッチバックにて平坦化し、砒素等のn型不純物のイオン注入により高不純物濃度の第2n型ソース層5bを形成した後、ボロン等のp型不純物のイオン注入によりp型コンタクト層9を形成する。この後、CVD法にて層間絶縁膜10としての酸化膜を全面に堆積する。
【0090】
なお、各イオン注入でマスクを用いるが図示していない。また、各イオン注入後に不純物のアニールを行っても良いが、まとめて同時に行っても良い。
【0091】
次に図19(e)に示すように、層間絶縁膜10にn型ソース層5およびp型コンタクト層9に対してのコンタクトホール11を開口した後、このコンタクトホール11を介してn型ソース層5およびp型コンタクト層9にコンタクトする例えばAlからなるソース電極12を形成する。
【0092】
次に図7(d)、図7(e)に示した方法に従って、p型ドレイン層1、n型バッファ層2を形成する。最後に、p型ドレイン層1の裏面にドレイン電極13を形成してIGBTが完成する。
【0093】
図20および図21に、本実施形態の変形例の平面図および同平面図のB-B’断面図をそれぞれ示す。この変形例は、図16、図17のIGBTにおいて、チャネル長方向に関して隣り合っている第2n型ソース層5bを繋げて一体化したものである。
【0094】
図22および図23に、他の変形例の平面図および同平面図のB-B’断面図をそれぞれ示す。本変形例のように、第1n型ソース層5aを用いず、第2n型ソース層5bのみを用いても、W2の寸法を小さくして経路Cabcにおける抵抗を高くすることによって、素子内に大電流が流れることを防止できる。
【0095】
図24に、さらに別の変形例の平面図を示す。本変形例のように、第2n型ソース層5bをトレンチ6の近傍まで延ばしても、W2の寸法を小さくして経路Cabcにおける抵抗を高くすれば、第1n型ソース層5aでの電圧降下により、素子内に大電流が流れることを防止できる。
【0096】
図34に、さらにまた別の変形例の平面図を示す。このようソースパターンであれば、図22の変形例よりもW1の寸法を小さくできる。
【0097】
(第7の実施形態)
図25?図27は、本発明の第6の実施形態に係るIGBTの製造方法を示す工程断面図である。なお、本実施形態はn型ソース層およびp型コンタクト層に対するコンタクトホールの微細化に特徴があるので、n型ベース層より下の構造は図には示していない。
【0098】
まず、p型ドレイン層、n型バッファ層、n型ベース層3、p型ベース層4が順次積層してなる構造を形成する。このような構造は、図6?図8に示した形成方法のいずれの方法を用いて形成しても良い。
【0099】
次に図25(a)に示すように、p型ベース層4の表面を酸化して酸化膜(SiO_(2)膜)21を形成した後、この酸化膜21上に窒化膜22を形成する。
【0100】
次に図25(b)に示すように、酸化膜21、窒化膜22をパターニングして第1n型ソース層5aの形成領域および引き出しゲート電極の形成領域上に開口部を形成する。図28(a)に、この段階の平面パターンを示す。図中、斜線の領域は酸化膜21、窒化膜22の開口部を示している。
【0101】
次に同図(b)に示すように、引き出しゲート電極の形成領域上の開口部をレジスト23によりマスクする。図28(b)に、この段階の平面パターンを示す。図中、点領域はレジスト23の開口部を示している。
【0102】
次に同図(b)に示すように、レジスト23、酸化膜21および窒化膜22をマスクにして、p型ベース層4の表面にn型不純物を導入して第1n型ソース層5aを形成する。n型不純物はイオン注入または拡散により導入する。この後、レジスト23を剥離する。
【0103】
次に図25(c)に示すように、引き出しゲート電極の形成領域上の開口部をSiO_(2)マスク24によりマスクする。このSiO_(2)マスク24は全面にSiO_(2)膜をCVD法により堆積し、このSiO_(2)膜をフォトリソグラフィによりパターニングして形成する。
【0104】
次に図25(d)に示すように、窒化膜22およびSiO_(2)マスク24をマスクにして第1n型ソース層5a、p型ベース層4、n型ベース層3をRIE法にて異方性エッチングして、トレンチ6を形成する。この後、SiO_(2)マスク24を除去する。
【0105】
次に図26(e)に示すように、酸化膜21の開口部の口径を例えばウエットエッチングにより広げて、トレンチ6近傍周囲の第1n型ソース層5aの表面を露出させる。
【0106】
次に図26(f)に示すように、トレンチ6の表面および露出した第1n型ソース層5aの表面を酸化してゲート酸化膜7を形成する。このとき、引き出しゲート電極の形成領域上のp型ベース層4の表面にもゲート酸化膜7が形成される。
【0107】
次に図27(g)に示すように、トレンチ6および酸化膜22の開口部を埋め込むように、ゲート電極および引き出しゲート電極としてのポリシリコン膜8を全面に堆積する。
【0108】
次に図27(h)に示すように、酸化膜21をストッパにしてポリシリコン膜8および窒化膜22をCMP等により研磨し、表面を平坦化することによって、トレンチ6およびその上の酸化膜21の開口部に埋め込まれたゲート電極(ポリシリコン膜)8を形成する。
【0109】
このとき、図中右側の開口部内には引き出しゲート電極8’が同時に埋め込み形成される。引き出しゲート電極8’はゲート電極8と繋がっている。この後、酸化膜21を選択的にエッチング除去する。
【0110】
次に図27(i)に示すように、ゲート電極8および引き出しゲート電極8’の表面、ならびに酸化膜21を除去して露出した第1n型ソース層5aおよびp型ベース層4の表面を酸化して酸化膜25(アンドープのスペーサ絶縁膜)を形成する。
【0111】
ここで、酸化膜25の膜厚は、ゲート電極8の側壁に形成された酸化膜25によって、第1n型ソース層5aの表面がちょうど覆われる程度が好ましい。酸化膜25の膜厚が薄すぎると、第2n型ソース層5bの形成工程で第1n型ソース層5aの領域が減少すぎてしまう。逆に酸化膜25の膜厚が厚すぎると、第1n型ソース層5aと接しない第2n型ソース層5bが形成されてしまう。
【0112】
この後、同図(i)に示すように、ゲート側壁絶縁膜となるn型不純物を含んだPSG膜26を全面に堆積する。
【0113】
次に図27(j)に示すように、PSG膜26をRIE等により異方性エッチングし、ゲート電極8の側壁にPSG膜26を選択的に残置させるという、いわゆる側壁残しにより、ゲート側壁絶縁膜(PSG膜)26を形成する。
【0114】
次に同図(j)に示すように、PSG膜26中の燐(P)をp型ベース層4の表面に拡散させ、第1n型ソース層5aよりも浅くかつより高不純物濃度の第2n型ソース層5bを自己整合的に形成する。
【0115】
次に図27(k)に示すように、ゲート電極8およびゲート側壁絶縁膜26をマスクにして、p型不純物イオンをp型ベース層4の表面に注入した後、アニールを行ってp型コンタクト層9を自己整合的に形成する。
【0116】
次に図27(l)に示すように、全面に層間絶縁膜10を形成し、この層間絶縁膜10にコンタクトホール11を開口し、このコンタクトホール11を介して第2ソース層5bおよびp型コンタクト層9にコンタクトするソース電極12を形成する。この後、p型ドレイン層(不図示)にドレイン電極(不図示)を形成してIGBTが完成する。
【0117】
本実施形態によれば、第2n型ソース層5bおよびp型コンタクト層9を自己整合的に形成できるので、第2n型ソース層5bおよびp型コンタクト層9を微細化でき、これにより第2n型ソース層5bおよびp型コンタクト層9に対するコンタクトホール11を微細化でき、素子の微細化を図れるようになる。
【0118】
また、本実施形態によれば、表面が平坦なゲート電極8およびゲート引出し電極8’を形成できるので、これらの電極8,8’後に形成するソース電極12等の形成工程(後工程)が容易になる。
【0119】
なお、本実施形態の特徴は第2n型ソース層5bおよびp型コンタクト層9の形成方法ならびにゲート電極8およびゲート引出し電極8’の平坦化にあるので、それら以外のものは他の実施形態の方法により形成しても良い。
【0120】
(第8の実施形態)
図29、図30は、本発明の第8の実施形態に係るIGBTの製造方法を示す工程断面図である。なお、本実施形態はn型ソース層およびp型コンタクト層に対するコンタクトホールの微細化に特徴があるので、n型ベース層より下の構造は図には示していない。
【0121】
まず、p型ドレイン層、n型バッファ層、n型ベース層3、p型ベース層4が順次積層してなる構造を形成する(図29(a))。このような構造は、図6?図8に示した形成方法のいずれの方法を用いて形成しても良い。
【0122】
次に図29(b)に示すように、p型ベース層4上に開口部を有する酸化膜27を形成し、この酸化膜27をマスクにしてリンの固相拡散を行ってn型ソース層5を形成する。
【0123】
次に図29(c)に示すように、酸化膜27をマスクに用いてn型ソース層5、p型ベース層4、n型ベース層3をRIE法にて異方性エッチングして、トレンチ6を形成する。この後、酸化膜27を除去する。
【0124】
次に図30(d)に示すように、トレンチ6の表面および酸化膜27を除去して露出したn型ソース層5およびp型ベース層4の表面を酸化してゲート酸化膜7を形成する。次に同図(d)に示すように、トレンチ6を埋め込むように、ゲート電極としてのポリシリコン膜8を全面に堆積する。
【0125】
次に図30(e)に示すように、ポリシリコン膜8をCMP等により研磨することによって、トレンチ6内に埋め込まれたゲート電極(ポリシリコン膜)8を形成する。次に同図(e)に示すように、全面にボロンイオン等のp型不純物イオン28を注入し、アニールを行ってp型ベース層4の表面に高不純物濃度のp型コンタクト層9を形成する。
【0126】
次に図30(f)に示すように、層間絶縁膜10を形成し、この層間絶縁膜10およびその下のゲート酸化膜7にコンタクトホールを開口し、ソース12電極12を形成する。この後、p型ドレイン層(不図示)にドレイン電極(不図示)を形成してIGBTが完成する。
【0127】
本実施形態によれば、n型ソース層5をマスクしない状態で、全面にp型不純物イオン28を注入してp型コンタクト層9を形成している。
【0128】
このとき、n型ソース層5にp型不純物イオン28が注入されるが、n型ソース層5は固相拡散により形成するので、n型ソース層5の不純物濃度をp型不純物イオン28の注入によっても影響を受けない程度の高レベルにできる。例えば、p型不純物イオン28の不純物濃度が1×10^(20)cm^(-3)程度であれば、n型ソース層5の不純物濃度は1×10^(21)cm^(-3)程度にできる。
【0129】
すなわち、本実施形態によれば、p型コンタクト層9はマスクを用いずに形成でき、n型ソース層5を形成するためのマスクとp型コンタクト層9を形成するためのマスクとの合わせずれの問題が無くなる。
【0130】
したがって、本実施形態によれば、n型ソース層5およびp型コンタクト層9を微細化でき、n型ソース層5およびp型コンタクト層9に対するコンタクトホールを微細化でき、素子の微細化を図れるようになる。
【0131】
なお、本実施形態の特徴はn型ソース層5およびp型コンタクト層9の形成方法にあるので、それら以外のものは他の実施形態の方法により形成しても良い。
【0132】
(第9の実施形態)
図31、図32は、本発明の第9の実施形態に係るIGBTの製造方法を示す工程断面図である。なお、本実施形態はn型ソース層およびp型コンタクト層に対するコンタクトホールの微細化に特徴があるので、n型ベース層より下の構造は図には示していない。
【0133】
まず、p型ドレイン層、n型バッファ層、n型ベース層3、p型ベース層4が順次積層してなる構造を形成する(図31(a))。このような構造は、図6?図8に示した形成方法のいずれの方法を用いて形成しても良い。
【0134】
次に同図(a)に示すように、p型ベース層4上に第1n型ソース層5aを形成した後、p型ベース層4上に開口部を有する酸化膜29を形成する。この酸化膜29の開口部は、p型コンタクト層およびトレンチの形成領域上に選択的に形成されている。また、トレンチの形成領域上の開口部は、p型コンタクト層の形成領域の開口部よりも小さい。
【0135】
次に図31(b)に示すように、窒化膜マスク30となるシリコン窒化膜を全面に堆積した後、このシリコン窒化膜を異方性エッチングすることにより、酸化膜29の開口部側壁に窒化膜マスク30を形成する。
【0136】
ただし、窒化膜マスク30の膜厚は、トレンチの形成領域上の開口部内のn型ソース層5aの表面が露出しない膜厚を選ぶ。
【0137】
次に同図(b)に示すように、酸化膜29および窒化膜マスク30をマスクにしてボロンの固相拡散を行って、n型ソース層5aを貫通し、p型ベース層4の途中の深さまで達するp型コンタクト層9を形成する。
【0138】
次に図31(c)に示すように、マスクパターン31となるシリコン窒化膜を全面に堆積した後、フォトリソグラフィとエッチングを用いてトレンチ形成領域上の窒化膜マスク30、トレンチ形成領域上およびその周囲近傍の上記シリコン窒化膜を除去して、マスクパターン31を形成する。
【0139】
次に図32(d)に示すように、酸化膜29およびマスクパターン31をマスクにして、第1n型ソース層5a、p型ベース層4、n型ベース層3をRIE法にてエッチングし、トレンチ6を形成する。
【0140】
次に図32(e)に示すように、他の実施形態と同様に、トレンチ6内にゲート酸化膜7を介してゲート電極8を埋め込み形成する。
【0141】
次に図32(f)に示すように、層間絶縁膜10を形成した後、この層間絶縁膜10に後述する第2n型ソース層およびp型コンタクト層9に対するコンタクトホールを開口する。
【0142】
次に同図(f)に示すように、層間絶縁膜10をマスクにして砒素イオン等のn型不純物イオン32を全面に注入し、アニールを行うことによって、p型コンタクト層9近傍の第1n型ソース層5aの表面にそれよりも高不純物濃度の第2n型ソース層5bを自己整合的に形成する。最後に、コンタクトホール下のゲート酸化膜7を除去した後、図示しないソース電極、ドレイン電極を形成してIGBTが完成する。
【0143】
本実施形態では、第1n型ソース層5aを形成し、この第1n型ソース層5aを貫通し、p型2ベース層4の途中の深さまで達したp型コンタクト層9を形成した後、p型コンタクト層9をマスクしないで、全面にn型不純物イオン32を注入して第2n型ソース層5bを形成している。
【0144】
このとき、p型コンタクト層9にもn型不純物イオン32が注入されるが、p型コンタクト層9は固相拡散により形成するので、p型コンタクト層9の不純物濃度をn型不純物イオン32の注入によっても影響が無い程度の高レベルにできる。
【0145】
すなわち、本実施形態によれば、第2n型ソース層5bはマスクを用いずに形成でき、第2n型ソース層5bを形成するためのマスクとp型コンタクト層9を形成するためのマスクとの合わせずれの問題が無くなるので、第2n型ソース層5bおよびp型コンタクト層9を微細化できる。これにより、第2n型ソース層5bおよびp型コンタクト層9に対するコンタクトホールを微細化でき、素子の微細化を図れるようになる。
【0146】
なお、本実施形態の特徴は第2n型ソース層5bおよびp型コンタクト層9の形成方法にあるので、それら以外のものは他の実施形態の方法により形成しても良い。
【0147】
以上、発明の実施形態を説明したが、本発明は上述の実施形態に限定されるものではない。例えば、上述の実施形態では第1導電型をn型、第2導電型をp型としたが、導電型を全て逆にしても良い。また、上述の実施形態では高耐圧の半導体装置として縦型のIGBTについて説明したが、ソース層とドレイン層が同じ表面に形成される、いわゆる横型IGBTに適用しても良い。その他、本発明の要旨を逸脱しない範囲で種々変形して実施できる。
【図面の簡単な説明】
【0148】
【図1】本発明の第1の実施形態に係るIGBTを示す断面図
【図2】図1のIGBTについてのオン電圧のトレンチ間隔Wsおよび耐圧の依存性を示す特性図
【図3】図1のIGBTについてのオン電圧のトレンチ間隔およびトレンチ深さの依存性を示す特性図
【図4】本発明の第2の実施形態に係るIGBTを示す断面図
【図5】図4のIGBTの基板の不純物プロファイルの一例を示す図
【図6】図4のIGBTの形成方法を示す工程断面図
【図7】図4のIGBTの他の形成方法を示す工程断面図
【図8】図4のIGBTのさらに別の形成方法を示す工程断面図
【図9】本発明の第3の実施形態に係るIGBTを示す断面図
【図10】本発明の第4の実施形態に係るIGBTを示す断面図
【図11】第1の実施形態のIGBTとその制御回路を同一基板に形成した高耐圧半導装置の断面図
【図12】図11の高耐圧半導体装置の変形例を示す断面図
【図13】図11の高耐圧半導体装置の他の変形例を示す平面図
【図14】図13の高耐圧半導体装置のA-A’断面図断面図
【図15】図11の高耐圧半導体装置のさらに別の変形例を示す断面図
【図16】本発明の第6の実施形態に係るIGBTの平面図
【図17】図16のIGBTのA-A’断面図
【図18】本発明の第6の実施形態に係るIGBTの製造方法の前半を示す工程断面図
【図19】本発明の第6の実施形態に係るIGBTの製造方法の後半を示す工程断面図
【図20】第6の実施形態のIGBTの変形例を示す平面図
【図21】図20のIGBTのA-A’断面図
【図22】第6の実施形態のIGBTの他の変形例を示す平面図
【図23】図22のIGBTのA-A’断面図
【図24】第6の実施形態のIGBTのさらに別の変形例を示す平面図
【図25】本発明の第7の実施形態に係るIGBTの製造方法の前半を示す工程断面図
【図26】本発明の第7の実施形態に係るIGBTの製造方法の中半を示す工程断面図
【図27】本発明の第7の実施形態に係るIGBTの製造方法の後半を示す工程断面図
【図28】本発明の第7の実施形態に係るIGBTの製造方法におけるマスク(酸化膜/窒化膜積層膜、レジスト)のパターンを示す平面図
【図29】本発明の第8の実施形態に係るIGBTの製造方法の前半を示す工程断面図
【図30】本発明の第8の実施形態に係るIGBTの製造方法の後半を示す工程断面図
【図31】本発明の第9の実施形態に係るIGBTの製造方法の前半を示す工程断面図
【図32】本発明の第9の実施形態に係るIGBTの製造方法の後半を示す工程断面図
【図33】従来のIGBTを示す工程断面図
【図34】第6の実施形態のIGBTのさらに別の変形例を示す平面図
【符号の説明】
【0149】
1…p型ドレイン、2…n型バッファ層、3…n型ベース層(第1ベース層)、4…p型ベース層(第2ベース層)、5…n型ソース層、5a…第1n型ソース層、5b…第2n型ソース層、6…トレンチ、7…ゲート酸化膜、8…ゲート電極、8’…引き出しゲート電極、9…p型コンタクト層、10…層間絶縁膜、11…コンタクトホール、12…ソース電極、13…ドレイン電極、14…結晶欠陥領域、15…p/p^(-)s型シリコン層、16…絶縁膜、17…層間絶縁膜、18…引き出しゲート電極、19…p型ストッパ層20…マスクパターン、21…酸化膜、22…窒化膜、23…レジスト、24…SiO_(2)マスク、25…酸化膜(スペーサ絶縁膜)、26…PSG膜、27…酸化膜、28…p型不純物イオン、29…酸化膜、30…窒化膜マスク、31…マスクパターン、32…n型不純物イオン。
(57)【特許請求の範囲】
【請求項1】
パンチスルー型の高耐圧半導体素子を含む半導体装置であって、前記高耐圧半導体素子は、
高抵抗で第1導電型の第1ベース層と、
この第1ベース層の裏面に設けられ、厚さが0.1?3μmの第2導電型のドレイン層と、
このドレイン層と前記第1ベース層との間に設けられ、かつ前記ドレイン層よりも厚い第1導電型のバッファ層と、
前記第1ベース層の表面に形成された第2導電型の第2ベース層と、
この第2ベース層の表面に形成された第1導電型のソース層と、
このソース層および前記第2ベース層を貫いて前記第1ベース層の途中の深さまで達する複数のトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記ドレイン層に設けられたドレイン電極と、
前記ソース層および前記第2ベース層の上に設けられたソース電極とを具備してなり、
前記ソース層が、前記トレンチに隣接する第1ソース層と、この第1ソース層よりも浅く前記第1ソース層よりも不純物濃度が高い第2ソース層とを有し、前記第2ソース層は、前記第1ソース層の前記トレンチと隣接した側とは反対側の領域に、前記第1ソース層に隣接して形成され、前記第1ソース層と前記第2ベース層はpn接合を形成し、かつ、前記第2ソース層と前記第2ベース層はpn接合を形成していることを特徴とする半導体装置。
【請求項2】
前記トレンチの間隔が1.5μm以下であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記ゲート絶縁膜はゲート酸化膜であり、前記第1ベース層の不純物濃度をN[/cm^(3)]、前記第1ベース層と前記第2ベース層との接合部から前記トレンチ底部までの距離をa[cm]としたときに、
a^(2)≦(1.315×10^(7))/N[cm^(2)]
の関係を満たすことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記ドレイン層が前記第2ベース層を形成したのと反対側の前記第1ベース層の表面上に設けられていることを特徴とする請求項1ないし3のいずれか1項に記載の半導体装置。
【請求項5】
前記ソース電極にコンタクトする第2導電型のコンタクト層を有することを特徴とする請求項1ないし4のいずれか1項に記載の半導体装置。
 
訂正の要旨 審決(決定)の【理由】欄参照。
審理終結日 2013-07-16 
結審通知日 2013-07-18 
審決日 2013-07-31 
出願番号 特願2004-545(P2004-545)
審決分類 P 1 41・ 856- Y (H01L)
P 1 41・ 851- Y (H01L)
P 1 41・ 852- Y (H01L)
P 1 41・ 841- Y (H01L)
P 1 41・ 854- Y (H01L)
P 1 41・ 853- Y (H01L)
最終処分 成立  
前審関与審査官 安田 雅彦  
特許庁審判長 藤原 敬士
特許庁審判官 西脇 博志
小野田 誠
登録日 2010-12-10 
登録番号 特許第4643146号(P4643146)
発明の名称 半導体装置および半導体装置の製造方法  
代理人 蔵田 昌俊  
代理人 蔵田 昌俊  
代理人 中村 誠  
代理人 中村 誠  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ