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| 審決分類 |
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L 審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1278097 |
| 審判番号 | 不服2012-12183 |
| 総通号数 | 166 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2013-10-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2012-06-28 |
| 確定日 | 2013-08-14 |
| 事件の表示 | 特願2005-368368「NAND型フラッシュメモリ素子、その製造方法およびその駆動方法」拒絶査定不服審判事件〔平成19年 1月18日出願公開、特開2007- 13077〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成17年12月21日(パリ条約による優先権主張2005年6月30日、大韓民国)の出願であって、平成23年10月28日付けの拒絶理由に対して、平成24年1月30日に手続補正がなされ、同年2月23日付けで拒絶査定がなされ、それに対して、同年6月28日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後、同年10月18日付けで審尋がなされ、平成25年1月8日に回答書が提出されたものである。 2.補正の却下の決定 【補正の却下の決定の結論】 平成24年6月28日になされた手続補正を却下する。 【理由】 (1)補正の内容 平成24年6月28日になされた手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1ないし6を、補正後の特許請求の範囲の請求項1ないし5に補正するとともに、明細書を補正するものであり、そのうちの補正前後の請求項1は、以下のとおりである。 (補正前) 「【請求項1】 セル領域、ソース選択トランジスタ領域、ドレイン選択トランジスタ領域が定義された半導体基板と、 前記セル領域の前記半導体基板上に形成された多数のセルゲートと、 前記ソース選択トランジスタ領域の前記半導体基板上に形成されたソース選択トランジスタと、 前記ドレイン選択トランジスタ領域の前記半導体基板上に形成されたドレイン選択トランジスタと、 前記セルゲート、前記ソース選択トランジスタおよび前記ドレイン選択トランジスタを含む全体構造の表面に沿って形成された第2誘電体膜と、 前記セルゲートの間が埋め込まれるように前記セル領域の前記第2誘電体膜上に形成された導電層と、 前記導電層上に形成されたプラグを含む ことを特徴とするNAND型フラッシュメモリ素子。」 (補正後) 「【請求項1】 セル領域、ソース選択トランジスタ領域、ドレイン選択トランジスタ領域が定義された半導体基板と、 前記セル領域の前記半導体基板上に形成された多数のセルゲートと、 前記ソース選択トランジスタ領域の前記半導体基板上に形成されたソース選択トランジスタと、 前記ドレイン選択トランジスタ領域の前記半導体基板上に形成されたドレイン選択トランジスタと、 前記セルゲート、前記ソース選択トランジスタおよび前記ドレイン選択トランジスタを含む全体構造の表面に沿って形成された第2誘電体膜と、 前記セルゲートの間が埋め込まれるが、前記セルゲートと前記ソース選択トランジスタとの間、および前記セルゲートと前記ドレイン選択トランジスタとの間には埋め込まれないように前記セル領域の前記第2誘電体膜上に形成された導電層と、 前記導電層上に形成されたプラグを含み、 前記セルゲートの間の間隔は前記ソースまたはドレイン選択トランジスタと前記セルゲートとの間の間隔より狭い ことを特徴とするNAND型フラッシュメモリ素子。」 (2)補正事項の整理 本件補正のうち、補正前の請求項1についての補正を整理すると、次のとおりである。 (補正事項a) 補正前の請求項1の「前記セルゲートの間が埋め込まれるように前記セル領域の前記第2誘電体膜上に形成された導電層と、」を、補正後の請求項1の「前記セルゲートの間が埋め込まれるが、前記セルゲートと前記ソース選択トランジスタとの間、および前記セルゲートと前記ドレイン選択トランジスタとの間には埋め込まれないように前記セル領域の前記第2誘電体膜上に形成された導電層と、」と補正したこと。 (補正事項b) 補正前の請求項1の「前記導電層上に形成されたプラグを含む」を、補正後の請求項1の「前記導電層上に形成されたプラグを含み、前記セルゲートの間の間隔は前記ソースまたはドレイン選択トランジスタと前記セルゲートとの間の間隔より狭い」と補正したこと。 (3)新規事項の追加の有無についての検討 (3-1)補正事項aについて 本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の段落【0002】の「NAND型フラッシュメモリ素子は、多数のセルブロックからなるが、1つのセルブロックは、データを格納するための多数のセルが直列に連結されて1本のストリングを構成する多数のセルストリング、セルストリングとドレインとの間に形成されたドレイン選択トランジスタ、およびセルストリングとソースとの間に形成されたソース選択トランジスタら構成される。ここで、NAND型フラッシュメモリ素子のセルは、半導体基板上の所定の領域にSTI工程によって素子分離膜が形成された後、半導体基板上の所定の領域にトンネル酸化膜、フローティングゲート、誘電体膜およびコントロールゲートが積層されたゲートが形成され、ゲートの両側に接合部が形成されて構成される。」、段落【0013】の「図1(a)を参照すると、ウェルイオン注入工程および素子分離膜形成工程によって、半導体基板101にセル領域A、ソース選択トランジスタ領域B、ドレイン選択トランジスタ領域C、並びに多数の高電圧および低電圧トランジスタ領域が画定される。セル領域Aの半導体基板101上に、トンネル酸化膜102、第1導電層103、第1誘電体膜104、およびコントロールゲートとなる第2導電層105が積層されたスタックゲートを形成する。この際、ソースおよびドレイン選択トランジスタ領域BおよびC、そして多数のトランジスタ領域にも同一の物質が積層されてゲート酸化膜およびゲートが形成される。」及び段落【0018】の「図1(c)を参照すると、全体構造上に第1絶縁膜111を形成した後、ソース選択トランジスタ領域Bの接合領域、すなわちソース109が露出されるように第1絶縁膜111をエッチングしてソースコンタクトホールを形成する。ソースコンタクトホールが埋め込まれるように導電層を形成した後、研磨してソースコンタクトプラグ112を形成する。そして、全体構造上に第2絶縁膜113を形成した後、ドレイン選択トランジスタCの接合領域、すなわちドレイン110が露出されるように第2絶縁膜113および第1絶縁膜111をエッチングしてドレインコンタクトホールを形成する。ドレインコンタクトホールが埋め込まれるように導電層を形成した後、研磨してドレインコンタクトプラグ114を形成する。また、第2絶縁膜113および第1絶縁膜111の所定の領域をエッチングして第3導電層108の所定の領域を露出させるコンタクトホールを形成した後、コンタクトホールが埋め込まれるように導電層を形成した後、研磨してプラグ115を形成する。」の記載から、図1(c)において、図面に向かって「ソース109」の左側にあるトランジスタが「ソース選択トランジスタ」であり、「ドレイン110」の右側に存在するトランジスタが「ドレイン選択トランジスタ」であり、それらの間に存在するトランジスタが「セルストリング」であると認められる。そして、このことは、図1(c)において、上記「セルストリング」、「ソース選択トランジスタ」及び「ドレイン選択トランジスタ」を含む領域が、各々「A(セル領域Aを指す。)」、「B(ソース選択トランジスタ領域Bを指す。)」及び「C(ドレイン選択トランジスタ領域Cを指す。)」として示されていることからも明らかである。 以上を前提に、図1(c)を参照すると、「セルストリング(【請求項1】における「セルゲート」に相当する。)」と「ソース選択トランジスタ」との間、「セルストリング(同上)」と「ドレイン選択トランジスタ」との間には、「第3導電層108」が埋め込まれており、補正事項aにおける「前記セルゲートと前記ソース選択トランジスタとの間、および前記セルゲートと前記ドレイン選択トランジスタとの間には埋め込まれないように前記セル領域の前記第2誘電体膜上に形成された導電層」という構成は、記載されていないことが明らかである。 また、当該図1(c)も含めた当初明細書等全体を精査しても、補正事項aにおける「前記セルゲートの間が埋め込まれるが、前記セルゲートと前記ソース選択トランジスタとの間、および前記セルゲートと前記ドレイン選択トランジスタとの間には埋め込まれないように前記セル領域の前記第2誘電体膜上に形成された導電層」という構成を当業者が認識できる記載は見いだせない したがって、補正事項aは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものではなく、当初明細書等に記載された事項の範囲内においてしたものとはいえないから、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下「特許法第17条の2第3項」という。)の規定に違反するものである。 (3-2)補正事項bについて 当初明細書の段落【0017】の「図1(b)を参照すると、全体構造上にONO構造の第2誘電体膜107を形成した後、例えばポリシリコン膜などの第3導電層108を形成する。そして、第3導電層108および第2誘電体膜107を全面エッチングしてソースおよびドレイン選択トランジスタ領域BおよびCのゲート側壁にスペーサを形成する。この際、セル領域Aのゲートは、その間隔が狭いため、スペーサが形成されず、ゲートの間が第2誘電体膜107および第3導電層108で埋め込まれる。ソースおよびドレイン選択トランジスタ領域BおよびCに残留する第3導電層108を除去する。」の記載から、図1(c)において、「セルストリング」の間と、「セルストリング」と「ソース選択トランジスタ」または「ドレイン選択トランジスタ」の間には、ともに「第3導電層108」が埋め込まれており、「セルストリング」の間の間隔と、「セルストリング」と「ソース選択トランジスタ」または「ドレイン選択トランジスタ」の間の間隔とは、同じ間隔であると認められ、補正事項bにおける「前記セルゲートの間の間隔は前記ソースまたはドレイン選択トランジスタと前記セルゲートとの間の間隔より狭い」という構成は、記載されていないことが明らかである。」 また、当該図1(c)も含めた当初明細書等全体を精査しても、補正事項bにおける「前記セルゲートの間の間隔は前記ソースまたはドレイン選択トランジスタと前記セルゲートとの間の間隔より狭い」という構成を当業者が認識できる記載は見いだせな したがって、補正事項bは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものではなく、当初明細書等に記載された事項の範囲内においてしたものとはいえないから、特許法第17条の2第3項の規定に違反するものである。 (4)補正の却下の決定についてのむすび 以上、検討したとおりであるから、他の補正事項について検討するまでもなく、本件補正は、特許法第17条の2第3項の規定に違反するものであり、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 3.本願発明 平成24年6月28日になされた手続補正は上記のとおり却下されたので、本願の請求項1ないし6に係る発明は、平成24年1月30日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1ないし6に記載されている事項により特定されるとおりのものであって、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正前の請求項1として記載したとおりのものである。 4.引用刊行物に記載された発明 (1)原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平10-340964号公報(以下「引用刊行物」という。)には、以下の事項が記載されている。なお、下線は、当審において付与したものである(以下、同じ。)。 「【0001】 【発明の属する技術分野】この発明は、ブースタープレートと呼ばれる電極を有する、電気的書き換え可能な不揮発性半導体記憶装置に関する。」 「【0040】 【発明の実施の形態】以下、この発明の実施形態を、NAND型EEPROMを例にとり説明する。この説明では、全図に渡り、共通の部分には共通の参照符号を付し、重複する説明をさけることにする。 【0041】図1(A)は第1の実施形態に係るEEPROMセルの平面図、図1(B)は図1(A)中のB-B線に沿う断面図、図1(C)は図1(A)中のC-C線に沿う断面図である。ただし、図1(A)では、便宜上、ビット線と、その下の層間絶縁膜を省略して示している。 【0042】図1(A)?(C)に示すように、P型シリコン基板(BULK)1には、素子分離絶縁膜2が形成されており、基板1の表面には、素子分離絶縁膜2によって、素子領域3が区画されている。素子領域3上には、トンネル絶縁膜4、浮遊ゲート(FG)5、インターポリ絶縁膜6、制御ゲート(ワード線:WL)7が順次形成されており、スタックトゲート構造を為している。参照符号8は、選択トランジスタのゲートである。 【0043】素子領域3には、N型拡散層9、10、11が形成されている。拡散層9は図示せぬソース線(SL)に接続され、拡散層10はビット線(BL)12に接続されている。また、拡散層11は複数あり、拡散層11間の領域は、メモリセルトランジスタ(MC)のチャネル13となる。上記制御ゲート7は、このチャネル13上を横切り、浮遊ゲート5を介してチャネル13に容量結合する。 【0044】スタックトゲート構造の周囲、および拡散層11それぞれの上には、ブースター電極絶縁膜14が形成されており、この絶縁膜14の上に、ブースター電極15が形成されている。さらにブースター電極15の上には、層間絶縁膜44が形成されている。」 「【0050】次に、第1の実施形態に係るNAND型EEPROMの動作方法を説明する。図3(A)は等価回路図、図3(B)は書き込みモードと各ノードとの電位関係を示す図、図3(C)は読み出しモードと各ノードとの電位関係を示す図、図3(D)は消去モードと各ノードとの電位関係を示す図である。ここでは、簡単のため、2本のワード線(WL1、WL2)、2本のビット線(BL1、BL2)の場合を示す。」 「【0060】次に、消去動作を説明する。 【0061】消去選択されたワード線WL1の電位、ブースター電極BPの電位をともに0V、ビット線BL1、BL2、ソース側選択ゲート線SG1、ドレイン側選択ゲート線SG2、ソース線SL、非選択のワード線WL2をそれぞれフローティングとする。また、基板BULKの電位を13Vとする。これにより、浮遊ゲートFG11、FG21に対しては基板BULKに正の電圧が印加され、浮遊ゲートFG11に注入されていた電子は、基板BULKに放出され、セルMC11、MC21のデータが消去される。また、セルMC12、MC22では、ワード線WL2がフローティングであるので、ワード線WL2の電位は、基板BULKとのカップリングによって上昇する。このため、浮遊ゲートFG12、FG22に注入されている電子は、放出されない。もちろん、ワード線WL2の電位を0Vとすれば、セルMC11、MC21、MC12、MC22のデータを同時に消去できる。 【0062】次に、第1の実施形態に係るEEPROMセルの製造方法を説明する。 【0063】図4?図12は第1の実施形態に係るEEPROMを主要な製造工程順に示した図である。図4?図12において、(A)図は平面図、(B)図は(A)図中のB-B線に沿う断面図、(C)図は(A)図中のC-C線に沿う断面図である。」 「【0071】次に、図12(A)?(C)に示すように、図11(A)?(C)に示した構造の上に、二酸化シリコンを堆積し、第1層層間絶縁膜44を形成する。次いで、層間絶縁膜44に、拡散層9に通じるビット線用コンタクト孔45、拡散層10に通じる図示せぬソース線用コンタクト孔、ブースター電極15に通じる図示せぬブースター電極制御線用コンタクト孔などを形成した後、ビット線BL、図示せぬソース線、図示せぬブースター電極制御線を形成する。次いで、第2層層間絶縁膜46を形成することで、この発明の第1の実施形態に係るEEPROMセルが完成する。」 (2)段落【0042】の記載を参照すると、図1(B)には、「2つの選択トランジスタの間に、トンネル絶縁膜4、浮遊ゲート(FG)5、インターポリ絶縁膜6、制御ゲート(ワード線:WL)7が順次形成されたスタックトゲート構造が2つ隣接し、前記スタックトゲート構造の両側に隣接してN型拡散層11が形成され、一方の前記選択トランジスタの片側にN型拡散層9が隣接して形成されるとともに、前記N型拡散層9は、ソース線(SL)に接続され、他方の前記選択トランジスタの片側にN型拡散層10が隣接して形成されるとともに、前記N型拡散層10は、ビット線(BL)に接続された」構成が見て取れる。そして、段落【0042】の記載から、当該「スタックトゲート構造」が「メモリセルトランジスタ(MC)」を構成していることは明らかである。 (3)図1(B)から、「層間絶縁膜44」が、「ブースター電極15」及び「選択トランジスタ」を含む全面にわたって形成されていることが見て取れる。 (4)図1(B)から、「ブースター電極15」が、「スタックトゲート構造」の間が埋め込まれるように形成されていることが見て取れる。 (5)そうすると、引用刊行物には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。 「P型シリコン基板(BULK)1の表面に形成された素子分離絶縁膜2によって区画された素子領域3上に、2つの選択トランジスタが形成され、 前記2つの選択トランジスタの間に、トンネル絶縁膜4、浮遊ゲート(FG)5、インターポリ絶縁膜6、制御ゲート(ワード線:WL)7が順次形成されてなり、メモリセルトランジスタ(MC)を構成するスタックトゲート構造が2つ隣接して形成され、 前記スタックトゲート構造の両側に隣接してN型拡散層11が形成され、 一方の前記選択トランジスタの片側にN型拡散層9が隣接して形成されるとともに、前記N型拡散層9は、ソース線(SL)に接続され、 他方の前記選択トランジスタの片側にN型拡散層10が隣接して形成されるとともに、前記N型拡散層10は、ビット線(BL)に接続され、 前記スタックトゲート構造の周囲及び前記拡散層11それぞれの上には、ブースター電極絶縁膜14が形成され、 前記スタックゲート構造の間が埋め込まれるように、前記絶縁膜14の上に、ブースター電極15が形成され、 前記ブースター電極15及び前記選択トランジスタを含む全面にわたって、層間絶縁膜44が形成された NAND型EEPROM。」 5.対比 (1)刊行物発明の「P型シリコン基板(BULK)1」は、本願発明の「半導体基板」に相当する。 (2)刊行物発明の「2つ」の「スタックトゲート構造」は、本願発明の「多数のセルゲート」に相当する。そして、刊行物発明における「素子領域3」のうち、「メモリセルトランジスタ(MC)を構成するスタックトゲート構造」が形成された領域は、本願発明の「セル領域」に相当する。 (3)刊行物発明において、その「N型拡散層9」が「ソース線(SL)に接続され」た「一方の」「選択トランジスタ」は、本願発明の「ソース選択トランジスタ」に相当する。そして、刊行物発明における「素子領域3」のうち、「一方の」「選択トランジスタ」が形成された領域は、本願発明の「ソース選択トランジスタ領域」に相当する。 (4)刊行物発明において、その「N型拡散層10」が「ビット線(BL)に接続され」た「他方の」「選択トランジスタ」は、本願発明の「ドレイン選択トランジスタ」に相当する。そして、刊行物発明における「素子領域3」のうち、「他方の」「選択トランジスタ」が形成された領域は、本願発明の「ドレイン選択トランジスタ領域」に相当する。 (5)刊行物発明の「ブースター電極絶縁膜14」及び「層間絶縁膜44」は、全体として、「2つの」「選択トランジスタ」及び「スタックトゲート構造」を含む全体構造を表面に沿って形成されていることは明らかであるから、刊行物発明の「ブースター電極絶縁膜14」及び「層間絶縁膜44」は、本願発明の「第2誘電体膜」に相当する。 (6)刊行物発明の「ブースター電極15」は、本願発明の「導電層」に相当する。 (7)刊行物発明の「NAND型EEPROM」と、「NAND型フラッシュメモリ素子」は、「NAND型メモリ素子」という点で、共通する。 (8)そうすると、本願発明と刊行物発明とは、 「セル領域、ソース選択トランジスタ領域、ドレイン選択トランジスタ領域が定義された半導体基板と、 前記セル領域の前記半導体基板上に形成された多数のセルゲートと、 前記ソース選択トランジスタ領域の前記半導体基板上に形成されたソース選択トランジスタと、 前記ドレイン選択トランジスタ領域の前記半導体基板上に形成されたドレイン選択トランジスタと、 前記セルゲート、前記ソース選択トランジスタおよび前記ドレイン選択トランジスタを含む全体構造の表面に沿って形成された第2誘電体膜と、 前記セルゲートの間が埋め込まれるように前記セル領域の前記第2誘電体膜上に形成された導電層を含むNAND型メモリ素子。」 である点で一致し、次の2点で相違する。 (相違点1)本願発明では、「導電層上に形成されたプラグを含む」のに対して、刊行物発明では、そのような特定がなされていない点。 (相違点2)本願発明は、「NAND型フラッシュメモリ素子」であるのに対し、刊行物発明は、「NAND型EEPROM」である点。 6.判断 以下、相違点について、以下、検討する。 (1)相違点1について 引用刊行物には、刊行物発明に係るNAND型EEPROMの製造方法に関して、 「【0071】次に、図12(A)?(C)に示すように、図11(A)?(C)に示した構造の上に、二酸化シリコンを堆積し、第1層層間絶縁膜44を形成する。次いで、層間絶縁膜44に、拡散層9に通じるビット線用コンタクト孔45、拡散層10に通じる図示せぬソース線用コンタクト孔、ブースター電極15に通じる図示せぬブースター電極制御線用コンタクト孔などを形成した後、・・・」と記載されており、このようなコンタクト孔にプラグを形成することは、当該技術分野において技術常識ともいえることであり、刊行物発明における「ブースター電極15」の上には、プラグが形成されているものと認められるので、相違点1は実質的なものでない。 また、仮に実質的なものでないとまでは言えないとしても、このようなコンタクト孔にプラグを形成することは、当業者が必要に応じて、適宜なし得たことことと認められる。 よって、相違点1は、実質的なものではなく、また、仮に実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。 (2)相違点2について 引用刊行物には、本願発明に係るNAND型EEPROMにおけるデータの消去動作に関して、 「【0061】消去選択されたワード線WL1の電位、ブースター電極BPの電位をともに0V、ビット線BL1、BL2、ソース側選択ゲート線SG1、ドレイン側選択ゲート線SG2、ソース線SL、非選択のワード線WL2をそれぞれフローティングとする。また、基板BULKの電位を13Vとする。これにより、浮遊ゲートFG11、FG21に対しては基板BULKに正の電圧が印加され、浮遊ゲートFG11に注入されていた電子は、基板BULKに放出され、セルMC11、MC21のデータが消去される。また、セルMC12、MC22では、ワード線WL2がフローティングであるので、ワード線WL2の電位は、基板BULKとのカップリングによって上昇する。このため、浮遊ゲートFG12、FG22に注入されている電子は、放出されない。もちろん、ワード線WL2の電位を0Vとすれば、セルMC11、MC21、MC12、MC22のデータを同時に消去できる。」と記載されているように、本願発明に係るNAND型EEPROMに対して、「フラッシュメモリ素子」としての動作をさせ得ることが記載されている。 そうすると、刊行物発明を本願発明のような「NAND型フラッシュメモリ素子」とすることは、当業者が必要に応じて、適宜選択し得たことである。 よって、相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。 (3)以上検討したとおり、本願発明と刊行物発明との相違点は、いずれも実質的なものでないか、当業者が容易になし得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 7.むすび 以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2013-03-13 |
| 結審通知日 | 2013-03-19 |
| 審決日 | 2013-04-01 |
| 出願番号 | 特願2005-368368(P2005-368368) |
| 審決分類 |
P
1
8・
561-
Z
(H01L)
P 1 8・ 121- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 須原 宏光 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
近藤 幸浩 小野田 誠 |
| 発明の名称 | NAND型フラッシュメモリ素子、その製造方法およびその駆動方法 |
| 代理人 | 中川 裕幸 |