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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G09G
管理番号 1278144
審判番号 不服2012-5525  
総通号数 166 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-10-25 
種別 拒絶査定不服の審決 
審判請求日 2012-03-26 
確定日 2013-08-15 
事件の表示 特願2006-18500「画像表示装置」拒絶査定不服審判事件〔平成19年8月9日出願公開、特開2007-199441〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
この審判事件に関する出願(以下、「本願」という。)は、平成18年1月27日にされた特許出願である。そして、平成23年10月12日付け手続補正書により明細書及び特許請求の範囲についての補正がされ、同年12月28日付けで拒絶査定がされ、平成24年1月5日に査定の謄本が送達された。これに対して、同年3月26日に拒絶査定不服審判が請求され、同時に特許請求の範囲についての補正がされた。

2.本願に係る発明
本願の請求項1から7までのそれぞれに係る発明は、特許請求の範囲の請求項1から7までのそれぞれに記載された事項によって特定されるとおりのものである。特に、請求項1に係る発明(以下、「本願発明」という。)は、以下のとおりのものである。

「【請求項1】
基板上にマトリクス状に配置され、それぞれ少なくとも1つのスタティック・メモリを具備する複数の画素回路を含み、
前記画素回路は、前記複数の画素回路へ画像信号を伝えるためのデータ線と、前記データ線と交差し、前記複数の画素回路へ走査パルスを伝えるための複数のゲート線と、前記複数のゲート線に走査パルスを順次供給する走査回路を具備する画像表示装置であって、
前記スタティック・メモリは、1つのnチャネルトランジスタと1つのpチャネルトランジスタで構成された第1及び第2インバータを具備し、前記第1及び第2インバータの出力と入力を互いに接続されることによって構成され、
前記スタティック・メモリの記憶状態をセットするための第1トランジスタと、リセットするための第2トランジスタとを具備し、
前記第1トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第1インバータの入力部に接続され、
前記第2トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第2インバータの入力部に接続され、
前記第1トランジスタのソース電極は前記データ線のいずれか1本に接続され、
前記ゲート線と平行方向に一列に配置された複数の前記画素回路に含まれる前記第1トランジスタのゲート電極は複数の前記ゲート線のいずれか1本のゲート線に接続され、
前記一列に配置された複数の前記画素回路に対して隣接して一列に配列された複数の前記画素回路に含まれる前記第2トランジスタのゲート電極は前記1本のゲート線に接続されることを特徴とする画像表示装置。」

3.原査定の拒絶の理由
本願発明に対する原査定の拒絶の理由は、概略以下のとおりである。

「本願発明は、その出願前に日本国内又は外国において頒布された下記の刊行物に記載された発明に基づいて、その出願前に当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

刊行物1:特開2001-33760号公報
刊行物2:特開2002-358053号公報」

4.刊行物に記載された事項
(1)刊行物1
ア.刊行物1の記載
刊行物1には、以下の記載がある。

(ア)段落0027から0031まで
「【0027】
【発明の実施の形態】以下、図面を参照してこの発明の実施の形態について説明する。図1はこの発明の第1の実施形態による液晶装置の要部の構成を示す回路図である。この液晶装置は一方の基板にシリコンウエハーを用いたアクティブマトリックス型の液晶装置であり、また、液晶には強誘電性液晶が用いられている。
【0028】図1は基板に設けられる単位画素の駆動回路を示している。同図において、符号1は画素電極の状態を決めるためのデータが印加されるデータ線、2は走査線である。3は画素スイッチング素子を形成するMOSFETであり、そのゲートが走査線2に接続され、ソースがデータ線1に接続され、ドレインがデータ保持回路4に接続されている。データ保持回路4はインバータ4a,4bの一方を反転して並列接続したもので、その出力が画素電極5に接続されている。また、6は強誘電性液晶、7は画素電極に対向配置された共通電極、8は共通電極に電圧を印加させる共通電極端子である。そして、上述した画素スイッチング素子3およびデータ保持回路4によって画素駆動部9が構成されている。
【0029】図2はデータ保持回路4の詳細を示す回路図であり、この図に示すように、p型MOSFET11とn型MOSFET12が直列接続されてインバータ4aが構成され、また、p型MOSFET13とn型MOSFET14が直列接続されてインバータ4bが構成されている。
【0030】図1において、画素スイッチング素子3は、走査線2へ印加される操作信号によってパルス駆動され、オンの時データ線1の信号をデータ保持回路4へ出力する。データ保持回路4は、画素スイッチング素子3を介して供給される信号を記憶保持し、図1の場合はデータ線1の信号を反転した信号が画素電極5へ供給される。画素スイッチング素子3がオフとなった後もデータ保持回路4の出力は変化せず、画素スイッチング素子3がオンの時に記憶した信号を連続的に画素電極5へ供給する。
【0031】すなわち、上記の構成によれば、画素電極5へ印加される電圧は、画素スイッチング素子3がオフとなった後も変化しない。また、信号を記憶するだけではなく、信号の保持に必要な電荷が電源ラインを通じて常に供給されるので、この結果、液晶分子が応答し終わる前に画素スイッチング素子3がオフとなっても、その後におこる自発分極を持つ液晶分子の反転による液晶層の電位の低下がなく、画素の輝度が変化することがない。これにより、高表示品質を保つことができる。なお、上記の構成は1画素の駆動に5個のMOSFETなどを必要とするが、シリコンウエハーを用いた反射型液晶装置であれば、画素電極の下部に配線やスイッチング素子を設けることができるので、このような構成も十分可能である。」

(イ)段落0032
「【0032】次に、上述した液晶装置の駆動方法および駆動回路を説明する。図3は第1の駆動方法を説明するためのタイミング図である。この図において、(イ)は基準となるフィールドタイミングを示すタイミング図であり、(ロ)は垂直走査タイミングを示すタイミング図である。ここで、フィールドタイミングとは、周知のように、画面変化のタイミングであり、基本的には表示データのフォーマットによって決められる。これに対し、垂直走査タイミングとは実際に画面を垂直走査するタイミングを示す。すなわち、この第1の駆動方法は、1フィールド間に、図に示すように、複数回の垂直走査が行われる。」

(ウ)段落0037及び0038
「【0037】図4は上述した階調方法を適用したパネル駆動回路を示すブロック図である。この図において、符号21は基準クロック、垂直同期信号、水平同期信号を発生する基準信号発生回路、22は走査タイミング発生回路である。この走査タイミング発生回路22は、基準クロック、および垂直同期信号、水平同期信号から、フィールドタイミング信号(図3(イ)参照)、垂直走査タイミング信号(図3(ロ)参照)、を発生し、走査ドライバー23およびデータコーディング回路25へ出力する。走査ドライバー23は、上記垂直走査タイミング信号にしたがって各走査線S-1,S-2・・・を順次駆動する。
【0038】24はフレームメモリであり、表示パネル28の各表示画素対応で表示データが記憶される。データコーディング回路25は、フレームメモリ24の表示データを読み出し、読み出した表示データと、上述した走査タイミング生成回路22から出力される各パルス信号とに基づいてデータ線1を駆動するタイミングを検出し、該タイミングにおいてデータ線駆動信号をデータドライバー26へ出力する。データドライバー26は上記データ線駆動信号にしたがってデータ線D-1,D-2,・・・に信号を送り出す。」

(エ)段落0044及び0045
「【0044】図6は図1に示す液晶装置を改良したこの発明の第2の実施形態の構成を示す回路図であり、この図において図1の各部と同一部分には同一の符号を付し、その説明を省略する。この図に示す回路が図1の回路と異なる点は、第二の画素スイッチング素子31が設けられている点である。すなわち、この画素スイッチング素子31はデータ保持回路4に保持された信号をリセットするためのもので、MOSFETなどで形成される。この場合はそのドレインがデータ保持回路4に接続され、ゲートが走査線2と平行に設置されたリセット線10に接続され、ソースがコモン電位に接続されている。
【0045】このような構成において、リセット線10へパルス信号を出力すると、画素スイッチング素子31がオンとなり、データ保持回路4の出力端がコモン電位へ引き込まれ、保持されていた信号がリセットされる。」

(オ)段落0046
「【0046】次に、上述した液晶装置に適用する第3の駆動方法を説明する。図7は第3の駆動方法を説明するためのタイミング図であり、この図において(イ)、(ロ)は各々前述したフィールドタイミングと、垂直走査タイミングである。(ハ)?(ホ)が第3の駆動方法による駆動タイミングを示す図である。すなわち、この駆動方法によれば、1基準期間Fr毎に、データ保持回路4に保持された信号を画素スイッチング素子31によってリセットする。(ヘ)は画面の垂直走査の様子を示す図であり、横軸は(イ)?(ホ)と同様時間の流れを、縦軸は走査線毎の信号の様子を示す。いま、同図に示す時刻t1において一番最初の走査線にあるデータ保持回路4に信号を供給した場合、同データ保持回路4は次の走査タイミングである時刻t3の直前の時刻t2において一度リセットされ、次いで、続けて選択される場合、時刻t3において再び信号が供給される。」

(カ)段落0049
「【0049】なお、上記第2、第3の駆動方法を実現する駆動回路の構成は図4と同じである。ただし、第3の駆動方法の場合、走査ドライバー23にリセット線駆動信号を出力する構成が追加される。」

イ.刊行物1に記載された発明(引用発明1)
(ア)刊行物1の図6には、液晶装置の回路が示されている。この回路は、MOSFETで形成される第二の画素スイッチング素子31を含む。そして、第二の画素スイッチング素子31のドレインはデータ保持回路4に、ゲートは走査線2と平行に設置されたリセット線10に、ソースはコモン電位に、それぞれ接続されている。リセット線10にパルス信号を供給すると、第二の画素スイッチング素子31がオンになり、データ保持回路4に保持されていた信号がリセットされる(上記ア.(エ))。

(イ)図6に示された回路は、第二の画素スイッチング素子31が設けられている点で、図1に示された回路と異なる(上記ア.(エ)、段落0044)。これは、図6に示された回路のその他の部分は図1に示した回路と同じであることを意味するから、図1に示された回路に関する記載は、図6に示された回路にも当てはまる。
そうすると、図6に示された回路は、画素電極の状態を決めるためのデータを供給するデータ線1、走査線2、MOSFETで形成される画素スイッチング素子3(便宜上、以下、「第一の画素スイッチング素子3」という。)、データ保持回路4、画素電極5、強誘電性液晶6、共通電極7及び共通電極端子8で構成される(上記ア.(ア)、段落0028)。ここで、データ線1に供給される、画素電極の状態を決めるためのデータとは、具体的には、表示データである(上記ア.(ウ)、段落0038)。
第一の画素スイッチング素子3のドレインはデータ保持回路4に、ゲートは走査線2に、ソースはデータ線1に、それぞれ接続されている。データ保持回路4は、インバータ4a、4bの一方を反転して並列接続したものであり、その出力が画素電極5に接続されている(上記ア.(ア)、段落0028)。そして、図2に示されているように、インバータ4aは、p型MOSFET11とn型MOSFET12とを直列接続したものであり、インバータ4bは、p型MOSFET13とn型MOSFET14とを直列接続したものである(同、段落0029)。また、図2及び6に示されているように、第一の画素スイッチング素子3のドレインは、インバータ4aの入力部に接続され、第二の画素スイッチング素子31のドレインは、インバータ4bの入力部に接続されている。
第一の画素スイッチング素子3は、走査線2に供給される走査パルス信号によって駆動され、オンのときに、データ線1の信号をデータ保持回路4に供給する。データ保持回路4は、第一の画素スイッチング素子3を介して供給される信号を記憶保持し、それを画素電極5に供給する(同、段落0030)。第一の画素スイッチング素子3がオフになった後も、データ保持回路4の出力は変化せず、第一の画素スイッチング素子3がオンのときに記憶保持した信号を画素電極5に供給し続けるので、画素電極5に印加される電圧は、第一の画素スイッチング素子3がオフになった後も変化しない(同、段落0031)。

(ウ)さらに、図6に示された回路は、アクティブマトリックス型の液晶装置の基板に設けられる単位画素の駆動回路である(上記ア.(ア)、段落0027)から、基板上に複数個マトリックス状に配置されて、アクティブマトリックス型の液晶装置を構成することが明らかである。
このとき、走査線2(及びそれに平行に設置されたリセット線10)と平行な方向に配置された複数の駆動回路が走査線2及びリセット線10を共有することは、図4から読み取ることができるし、技術常識でもある。すなわち、各駆動回路の第一の画素スイッチング素子3のゲートは、いずれも同じ走査線2に接続される。また、各駆動回路の第二の画素スイッチング素子31のゲートは、いずれも同じリセット線10に接続される。
さらに、複数の駆動回路がデータ線1と平行な方向にも配置される結果、図4に示されるように、走査線2が複数本存在することになるが、これら複数本の走査線2は、走査ドライバー23によって順次駆動される(上記ア.(ウ)、段落0037)。また、リセット線10も、走査線2と平行に設置されている(上記ア.(エ)、段落0044)から複数本存在し、同じく走査ドライバー23によって駆動される(上記ア.(カ))。複数本の走査線2が順次駆動される結果、任意の1本の走査線2に着目すると、その走査線2は周期的に駆動されることになる。そして、その走査線2に平行に設置されているリセット線10は、その走査線2が駆動される直前に駆動される(上記ア.(イ)及び(オ))。

(エ)以上のことを踏まえて、上記ア.(ア)から(カ)までの記載と図1、2、4、6及び7に示された事項とを総合すると、刊行物1には、以下の発明(以下、「引用発明1」という。)が記載されている。

「基板上にマトリックス状に配置され、それぞれ1つのデータ保持回路4を有する複数の単位画素駆動回路を含み、
前記単位画素駆動回路は、前記複数の単位画素駆動回路に画素電極5の状態を決めるための表示データを供給するデータ線1と、前記データ線1と交差し、前記複数の単位画素駆動回路に走査パルス信号を供給する複数の走査線2と、前記複数の走査線2と平行に設置され、前記複数の単位画素駆動回路にリセットパルス信号を供給する複数のリセット線10と、前記複数の走査線2に走査パルス信号を順次供給するとともに、前記複数の走査線2のそれぞれに走査パルス信号を供給する直前に、その走査線2に平行に設置されたリセット線10にリセットパルス信号を供給する走査ドライバー23とを有するアクティブマトリックス型液晶装置であって、
前記データ保持回路4は、p型MOSFET11とn型MOSFET12とを直列接続して構成されたインバータ4aと、p型MOSFET13とn型MOSFET14とを直列接続して構成されたインバータ4bとを、一方を反転して並列接続することによって構成され、
前記データ線1が供給する表示データを、その表示データを記憶保持する前記データ保持回路4に供給する、MOSFETで形成される第一の画素スイッチング素子3と、前記データ保持回路4が記憶保持していた前記表示データをリセットする、MOSFETで形成される第二の画素スイッチング素子31とを備え、
前記第一の画素スイッチング素子3のドレインは、前記インバータ4aの入力部に接続され、
前記第二の画素スイッチング素子31のドレインは、前記インバータ4bの入力部に接続され、
前記第一の画素スイッチング素子3のソースは、前記データ線1に接続され、
前記走査線2と平行な方向に配置された複数の前記単位画素駆動回路に含まれる前記第一の画素スイッチング素子3のゲートは、前記複数の走査線2のいずれか1本に接続され、
前記走査線2と平行な方向に配置された複数の前記単位画素駆動回路に含まれる前記第二の画素スイッチング素子31のゲートは、前記複数の走査線2の前記いずれか1本に平行に設置されたリセット線10に接続される
アクティブマトリックス型液晶装置。」

(2)刊行物2
ア.刊行物2の記載
刊行物2には、以下の記載がある。

(ア)段落0001及び0002
「【0001】
【発明の属する技術分野】本発明は、電気光学パネル、その駆動方法、走査線駆動回路、および電子機器に関する。
【0002】
【従来の技術】電気光学装置、例えば、電気光学材料として液晶を用いた液晶表示装置は、陰極線管(CRT)に代わるディスプレイデバイスとして、各種情報処理機器の表示部や液晶テレビなどに広く用いられている。」

(イ)段落0008から0013まで
「【0008】
【課題を解決するための手段】本発明の電気光学パネルは、複数のデータ線と、複数の走査線とを備え、前記複数の走査線と前記複数のデータ線との交差に対応して複数の画素が配列されたものであって、前記画素は、画素電極と対向電極との間に形成される画素容量と、一のデータ線と前記画素電極との間に設けられ、一の走査線に供給される走査信号に基づいて、当該データ線に供給されるデータ信号を前記画素容量に書き込む書込手段と、前記画素電極の電圧を予め定められたリセット電圧にリセットするリセット手段とを備える。
【0009】…(略)…
【0010】…(略)…
【0011】また、電気光学パネルは、複数の容量線を備え、前記画素は、前記画素電極と一方の端子が接続され、前記容量線と他方の端子が接続される蓄積容量を備え、前記書込手段は、一の前記データ線と前記画素電極との間に設けられ、一の前記走査線に供給される走査信号に基づいて、オン・オフが制御される第1スイッチング素子を備え、前記リセット手段は、前記画素電極と前記容量線との間に設けられた第2スイッチング素子を備えるものであってもよい。この場合には、容量線にリセット電圧が給電され、第2スイッチング素子によってリセット電圧が画素電極に給電されることになる。
【0012】ここで、前記第2スイッチング素子は、前記一の走査線と隣接する走査線に供給される走査信号に基づいて、オン・オフが制御されることが好ましい。この発明によれば、リセット信号を供給にするために特別な配線を設ける必要がないので構成を簡易にすることが可能である。
【0013】また、電気光学パネルは、複数のリセット線を備え、前記第2スイッチング素子は、前記リセット線に供給されるリセット信号に基づいて、オン・オフが制御されるものであってもよい。」

(ウ)段落0014から0016まで
「【0014】また、電気光学パネルは、複数の容量線を備え、前記走査線は、2本で1組となって、各行の前記画素に走査信号と反転走査信号を供給し、前記画素は、前記画素電極と一方の端子が接続され、前記容量線と他方の端子が接続される蓄積容量を備え、前記書込手段は、一の前記データ線と前記画素電極との間に設けられ、ある組の走査信号に基づいて、オン・オフが制御される第1Nチャネルトランジスタと、当該組の反転走査信号に基づいて、オン・オフが制御される第1Pチャネルトランジスタとを備え、前記リセット手段は、前記画素電極と前記容量線との間に並列に設けられた第2Nチャネルトランジスタと第2Pチャネルトランジスタとを備えるものであってもよい。この発明によれば、第1Nチャネルトランジスタおよび第1Pチャネルトランジスタを相補的に動作させ、第2Nチャネルトランジスタと第2Pチャネルトランジスタを相補的に動作させることが可能となるため、走査信号および反転走査信号の振幅を低振幅にすることができる。この結果、電気光学パネルの消費電力を低減させることが可能となる。
【0015】ここで、前記第2Nチャネルトランジスタは、当該画素を含む行を選択する直前に選択する行に供給される走査信号に基づいて、オン・オフが制御され、前記第2Pチャネルトランジスタは、当該走査信号に対応する反転走査信号に基づいてオン・オフが制御されるものであってもよい。この発明によれば、第2Nチャネルトランジスタおよび第2Pチャネルトランジスタの制御に特別な配線を設ける必要がないので構成を簡易にすることが可能である。
【0016】また電気光学パネルは、各行の画素にリセット信号と反転リセット信号を供給するリセット線の組を複数備え、前記第2Nチャネルトランジスタは、前記リセット信号に基づいて、オン・オフが制御され、前記第2Pチャネルトランジスタは、当該リセット信号に対応する反転リセット信号に基づいてオン・オフが制御されるものであってもよい。この構成によれば、リセット信号および反転リセット信号を走査信号および反転走査信号と独立して供給することが可能である。」

(エ)段落0025から0037まで
「【0025】
【発明の実施の形態】以下、本発明の一実施形態について図面を参照して説明する。
<1.第1実施形態>
<1-1:全体構成>図1は、本発明の第1実施形態に係わる電気光学装置の電気的な構成を示すブロック図である。電気光学装置は、液晶パネル100、タイミング信号生成回路200、データ変換回路300および電源回路400を備える。
【0026】まず、液晶パネル100は、画像が形成される表示領域A、走査線駆動回路130Aおよびデータ線駆動回路140を備える。液晶パネル100は、素子基板と対向基板との間に電気光学物質たる液晶を挟持した構成となっている。対向基板には対向電極が形成されており、そこには共通電圧として白電圧Vwtが給電される。また、この液晶パネル100は、ノーマリーホワイトモードで動作するものであり、液晶へ電圧を印加しない状態で透過率が最大となるように構成されている。
【0027】素子基板上における表示領域Aには、複数本の走査線112Nが、図においてX(行)方向に延在して形成され、また、複数本のデータ線114が、Y(列)方向に沿って延在して形成されている。くわえて、表示領域Aには複数本の容量線SLがX(行)方向に延在して形成されている。各容量線SLは互いに接続されており、そこには白電圧Vwtが給電されるようになっている。
【0028】そして、画素110は、走査線112Nとデータ線114との各交差に対応して配置されている。本実施形態では、走査線112Nの総本数をm+1本、データ線114の総本数をn本、容量線SLの総本数をm本として(m、nはそれぞれ2以上の整数)、m行×n列のマトリクス型表示装置を説明する。
【0029】…(略)…
【0030】…(略)…
【0031】<1-2:画素の構成>次に、画素110の具体的な構成を説明する。図2は、画素110の詳細な構成を示す回路図であり、図1に示す表示領域Aの左端の列から数えて第j番目の列に該当する各画素110-1?110-mの構成を示すものである。
【0032】ここで、画素110-1は、NチャネルTFT116N、117N、画素電極118および蓄積容量CSを有する。画素電極118は、対向基板上に形成される共通電極および液晶とともに画素容量CLを構成する。…(略)…
【0033】次に、NチャネルTFT116Nのソースはデータ線114に接続され、そのドレインは画素電極118に接続され、そのゲートには走査線112N-1が接続されている。したがって、NチャネルTFT116Nは走査信号GN1によってオン・オフが制御される。この結果、走査信号GN1がアクティブになると、NチャネルTFT116Nはオン状態になって、画素容量CLおよび蓄積容量CSにデータ線114の電圧を書き込むことになる。なお、以下の説明においては、i行j列の画素110おいて、画素電極118の電圧をPX(i,j)で表すことにする。
【0034】ところで、液晶には直流電圧を印加すると特性が劣化するといった性質があるので、液晶の駆動は交流化駆動によるのが通常である。このため、画素電極118に印加する電圧は、ある周期で共通電圧を基準として極性を反転する必要がある。一方、画素容量CLおよび蓄積容量CSへ電圧を書き込む期間は、走査信号GNがアクティブとなる期間(走査線の選択期間)に限られるため、当該期間に書き込みを終了しなければならない。
【0035】しかし、上述した極性反転を行う際には電圧の変化幅が大きいから、走査線の選択期間が短くなると、必要な電圧を画素容量CLおよび蓄積容量CSへ書き込むことが困難になる。
【0036】そこで、本実施形態にあっては、走査線の選択期間の直前に、画素容量CLおよび蓄積容量CSの電圧を白電圧Vwtにリセットするようにしている。NチャネルTFT117Nはこのために設けられた素子である。
【0037】NチャネルTFT117Nのソースは画素電極118に接続され、そのドレインは容量線SLに接続され、そのゲートには走査線112N-0が接続されている。NチャネルTFT117Nは、走査信号GN0によってオン・オフが制御される。走査信号GN0?GNmは、GN0→GN1→GN2…→GNmの順にアクティブとなる。したがって、走査線112N-1が選択される前に、NチャネルTFT117Nがオン状態となり、画素電極電圧PX(1,j)が白電圧Vwtにリセットされることになる。これにより、走査線の選択期間が短かくてもデータ線114の電圧を画素容量CLおよび蓄積容量CSに十分書き込むことが可能となる。」

(オ)段落0065から0067まで
「【0065】<1-7:画素への書き込み動作>図10は、画素110への書き込み動作を説明するためのタイミングチャートである。まず、期間T0において、走査信号GN0がアクティブになると、図2に示す画素110-1のNチャネルTFT117Nがオン状態となり、画素容量CLおよび蓄積容量CSに容量線SLを介して供給される白電圧Vwtが書き込まれる。このため、時刻t0より画素電極電圧PX(1,j)は、低電位側黒電圧Vbk(-)から上昇し、時刻t1に至る前に白電圧Vwtに達する。これにより、画素110-1へデータ信号djが書き込まれる前に、画素電極電圧PX(1,j)を白電圧Vwtにリセットすることができる。
【0066】そして、期間T1において、走査信号GN1がアクティブになると、画素110-1のNチャネルTFT116Nがオン状態となり、画素容量CLおよび蓄積容量CSにデータ信号djが供給される。この期間T1におけるデータ信号djは、図に示すように高電位側黒電圧Vbk(+)である。このため、時刻t1より画素電極電圧PX(1,j)は、白電圧Vwtから上昇し、時刻t2に至る前に高電位側黒電圧Vbk(+)に達する。
【0067】このように本実施形態においては、ある画素110にデータ信号djを書き込む前に、一旦、画素電極電圧PX(i,j)を白電圧Vwtにリセットするので、走査信号のアクティブ期間が短い場合でも、必要な電圧を確実に書き込むことが可能となる。また、書き込み用のNチャネルTFT116Nを走査信号GNiで制御する場合、リセット用のNチャネルTFT117Nを走査信号GNi-1で制御するから、リセット用に特別な信号線を設ける必要がないといった利点がある。」

(カ)段落0069から0076まで
「【0069】<2.第2実施形態>次に、第2実施形態に係わる電気光学装置について説明する。この電気光学装置は、画素110の詳細な構成、走査線112Nの他に走査線112Pを用いる点、走査線駆動回路130Aの代わりに走査線駆動回路130Bを用いる点、電源回路400において高電位電圧Vgddおよび低電位電圧Vgssを生成しない点を除いて、第1実施形態の電気光学装置と同様に構成されている。
【0070】図11は、第2実施形態の液晶パネル100の主要部を示すブロック図である。この図に示すように、表示領域Aには、走査線112Nの他に、走査線112PがX方向に延在して形成されている。そして、各走査線112Pには、走査信号GP0?GPmが走査線駆動回路130Bから供給される。
【0071】…(略)…
【0072】図13は第2実施形態にかかる画素110の詳細な構成を示す回路図であり、図11に示す表示領域Aの左端の列から数えて第j番目の列に該当する各画素110-1?110-mの構成を示すものである。また、図14は、画素110への書き込み動作を説明するためのタイミングチャートである。
【0073】ここで、画素110-1は、書き込み用のスイッチング素子として、NチャネルTFT116Nの他にPチャネルTFT116Pを備え、また、リセット用のスイッチング素子としてNチャネルTFT117Nの他にPチャネルTFT117Pを備える。NチャネルTFTとPチャネルTFTとは相補的に動作する。このため、走査信号GN0?GNmの他にこれらを反転した走査信号GP0?GPmが必要となる。しかしながら、走査信号GN0?GNmおよびGP0?GPmのの振幅をデータ信号djの振幅より大きくする必要はない。
【0074】例えば、データ信号djの電圧が高電位側黒電圧Vbk(+)であったとすると、このときPチャネルTFT116Pのゲートに低電位側黒電圧Vbk(-)を給電すれば、PチャネルTFT116Pを介してデータ信号djを画素容量CLおよび蓄積容量CSに書き込むことができる。一方、データ信号djの電圧が低電位側黒電圧Vbk(-)であったとすると、このときNチャネルTFT116Nのゲートに高電位側黒電圧Vbk(+)を給電すれば、NチャネルTFT116Nを介してデータ信号djを画素容量CLおよび蓄積容量CSに書き込むことができる。
【0075】まず、期間T0において、走査信号GN0およびGP0がアクティブになると、図13に示す画素110-1のNチャネルTFT117NおよびPチャネルTFT117Pがオン状態となり、画素容量CLおよび蓄積容量CSへ白電圧Vwtが書き込まれる。この場合には、NチャネルTFT117Nのオン抵抗が十分低くなるので、画素容量CLおよび蓄積容量CSに蓄積された電荷は、NチャネルTFT117Nを介して放電される。これにより、画素110-1へデータ信号djが書き込まれる前に、画素電極電圧PX(1,j)を白電圧Vwtにリセットすることができる。
【0076】そして、期間T1において、走査信号GN1がアクティブになると、画素110-1のNチャネルTFT116NおよびPチャネルTFT116Pがオン状態となり、画素容量CLおよび蓄積容量CSにデータ信号djが供給される。この期間T1におけるデータ信号djは、図に示すように高電位側黒電圧Vbk(+)である。この場合には、PチャネルTFT116Pのオン抵抗が十分低くなるので、データ信号djがPチャネルTFT116Pを介して画素容量CLおよび蓄積容量CSに書き込まれる。」

(キ)段落0079から0081まで
「【0079】<3.第3実施形態>次に、第3実施形態に係わる電気光学装置について説明する。第1および第2実施形態の液晶パネル100にあっては、フレーム毎にすべての画素110に対してデータ信号の書き込みを行ったが、第3実施形態に係わる電気光学装置は、電圧の書き込みを行うかあるいは直前の電圧を保持するかを、行単位で選択できるようになっている。
【0080】この電気光学装置は、画素110の詳細な構成、走査線112Nの他に走査線112Pおよびリセット線112RNを用いる点、走査線駆動回路130Aの代わりに走査線駆動回路130Cを用いる点、電源回路300において低電位電圧Vgssを生成しない点、およびタイミング信号生成回路200が生成する制御信号が異なる点を除いて、第1実施形態の電気光学装置と同様に構成されている。
【0081】<3-1:全体構成>図15は、第3実施形態の液晶パネル100の主要部を示すブロック図である。この図に示すように、表示領域Aには、走査線112Nの他に、走査線112Pおよびリセット線112RNがX方向に延在して形成されている。そして、各走査線112Pには走査信号GP1?GPmが供給され、リセット線112RNにはリセット信号RN1?RNmが走査線駆動回路130Cから供給される。」

(ク)段落0091から0095まで
「【0091】<3-3:画素の構成およびデータ信号の書き込み動作>図18は第3実施形態にかかる画素110の詳細な構成を示す回路図であり、図15に示す表示領域Aの左端の列から数えて第j番目の列に該当する各画素110-1?110-mの構成を示すものである。また、図19は、イネーブル信号ENがアクティブであるときの画素110への書き込み動作を説明するためのタイミングチャートである。図20は、イネーブル信号ENが非アクティブであるときの画素110への書き込み動作を説明するためのタイミングチャートである。
【0092】ここで、画素110-1は、書き込み用のスイッチング素子として、NチャネルTFT116NおよびPチャネルTFT116Pを備え、また、リセット用のスイッチング素子としてNチャネルTFT117Nを備える。
【0093】まず、イネーブル信号ENがアクティブの場合を想定する。図19に示すように期間T0において、リセット信号RN1がアクティブになると、画素110-1のNチャネルTFT117Nがオン状態となり、画素容量CLおよび蓄積容量CSへ白電圧Vwtが書き込まれる。リセット信号RN1のHレベルは、高電位側黒電圧Vbk(+)よりも高い高電位電圧Vgddである。したがって、この例では、画素電極電圧PX(1,j)の初期値は低電位側黒電圧Vbk(-)であるが、高電位側黒電圧Vbk(+)の場合にも十分書き込むことができる。これにより、画素110-1へデータ信号djが書き込まれる前に、画素電極電圧PX(1,j)を白電圧Vwtにリセットすることができる。
【0094】次に、期間T1において、走査信号GN1およびGP1がアクティブになると、画素110-1のNチャネルTFT116NおよびPチャネルTFT116Pがオン状態となり、画素容量CLおよび蓄積容量CSにデータ信号djが供給される。この期間T1におけるデータ信号djは、図に示すように高電位側黒電圧Vbk(+)である。この場合には、PチャネルTFT116Pのオン抵抗が十分低くなるので、データ信号djがPチャネルTFT116Pを介して画素容量CLおよび蓄積容量CSに書き込まれる。
【0095】走査信号GN1、GP1の振幅は、高電位側黒電圧Vbk(+)と低電位側黒電圧Vbk(-)との間で振れる。一方、データ信号djは高電位側黒電圧Vbk(+)と低電位側黒電圧Vbk(-)との2値を取り得るが、NチャネルTFT116NおよびPチャネルTFT116Pは相補的に動作する。このため、走査信号GN1、GP1によって、データ信号djを画素容量CLと蓄積容量CSに書き込むことができる。」

(ケ)段落0098から0101まで
「【0098】<4.第4実施形態>次に、第4実施形態に係わる電気光学装置について説明する。この電気光学装置は、画素110の詳細な構成、リセット線112RNの他にリセット線112RPを用いる点、走査線駆動回路130Cの代わりに走査線駆動回路130Dを用いる点、電源回路300において高電位電圧Vgddを生成しない点を除いて、第3実施形態の電気光学装置と同様に構成されている。
【0099】図21は、第4実施形態の液晶パネル100の主要部を示すブロック図である。この図に示すように、表示領域Aには、リセット線112RNの他にリセット線112RPがX方向に延在して形成されている。そして、リセット線112RPにはリセット信号RP1?RPmが走査線駆動回路130Dから供給される。
【0100】走査線駆動回路130Dの詳細な構成を図22に示す。走査線駆動回路130Dが図16に示す走査線駆動回路130Cと相違するのは、バッファ回路138の代わりにバッファ回路137Bを用いる点だけである。バッファ回路137Bの詳細な構成はバッファ回路137Aと同様であり、そこには、高電位側黒電圧Vbk(+)と低電位側黒電圧Vbk(-)とが給電されるようになっている。したがって、本実施形態のリセット信号RN1?RNmおよびRP1?RPmは、Hレベルが高電位側黒電圧Vbk(+)となる一方、Lレベルが低電位側黒電圧Vbk(-)となる。なお、走査線駆動回路130Dの動作は、図17を参照しつつ説明した走査線駆動回路130Cの動作と同様であるため、説明を省略する。
【0101】図23は第4実施形態にかかる画素110の詳細な構成を示す回路図であり、図21に示す表示領域Aの左端の列から数えて第j番目の列に該当する各画素110-1?110-mの構成を示すものである。また、図24にイネーブル信号ENがアクティブの場合のタイミングチャートを示す一方、図25にイネーブル信号ENが非アクティブの場合のタイミングチャートを示す。まず、第4実施形態の画素110が図18に示す第3実施形態の画素110と相違するのは、リセット用のスイッチング素子として、NチャネルTFT117Nの他にPチャネルTFT117Pを用いる点である。すなわち、本実施形態では、NチャネルTFT117NおよびPチャネルTFT117Pの相補的な動作によって、白電圧Vwtを画素容量CLと蓄積容量CSへ書き込むことになる。」

イ.刊行物2に記載された技術事項(技術事項2)
(ア)刊行物2には、電気光学材料として液晶を用いた電気光学パネル及びその駆動方法が記載されている(上記ア.(ア))。

(イ)電気光学パネルは、データ信号を画素容量に書き込む書込手段と、画素容量の電圧をリセットするリセット手段とを備えている。書込手段は、走査線に供給される走査信号で制御される第1スイッチング素子を備え、リセット手段は、第2スイッチング素子を備える。第2スイッチング素子は、その走査線に隣接する別の走査線に供給される走査信号で制御してもよいし、その走査線とは別に設けられたリセット線に供給されるリセット信号で制御してもよい。ここで、前者には、リセット信号を供給する特別の配線(つまり、リセット線)を設ける必要がないという利点がある(上記ア.(イ))。

(ウ)電気光学パネルの走査線は、2本で1組になって走査信号及び反転走査信号を供給するものでもよい。書込手段は、走査信号で制御される第1Nチャネルトランジスタと反転走査信号で制御される第1Pチャネルトランジスタとを備え、リセット手段は、第2Nチャネルトランジスタと第2Pチャネルトランジスタとを備える。第2Nチャネルトランジスタは、それに対応する画素を含む行を選択する直前に選択する行に供給される走査信号で制御し、第2Pチャネルトランジスタは、その走査信号に対応する反転走査信号で制御することができる。あるいは、2本1組の走査線とは別に、リセット信号及び反転リセット信号を供給する2本1組のリセット線を設け、第2Nチャネルトランジスタ及び第2Pチャネルトランジスタを、それぞれリセット信号及び反転リセット信号で制御することもできる。ここで、前者には、第2Nチャネルトランジスタ及び第2Pチャネルトランジスタの制御に特別な配線(つまり、2本1組のリセット線)を設ける必要がないという利点がある(上記ア.(ウ))。

(エ)2本1組の走査線を備える電気光学パネルにおいて、第1Nチャネルトランジスタ及び第1Pチャネルトランジスタが第1スイッチング素子に該当し、第2Nチャネルトランジスタ及び第2Pチャネルトランジスタが第2スイッチング素子に該当することは明らかである。
また、電気光学パネルにおいては、通常、ある行とその行を選択する直前に選択する行とは互いに隣接している。したがって、第2Nチャネルトランジスタを、それに対応する画素を含む行を選択する直前に選択する行に供給される走査信号で制御し、第2Pチャネルトランジスタを、その走査信号に対応する反転走査信号で制御する場合、これらの走査信号及び反転走査信号を供給する2本1組の走査線は、第1Nチャネルトランジスタ及び第1Pチャネルトランジスタに走査信号及び反転走査信号を供給する2本1組の走査線に隣接していると認められる。

(オ)そうすると、上記ア.(ア)から(ウ)までの記載からは、データ信号を画素容量に書き込む書込手段と画素容量の電圧をリセットするリセット手段とを備えた電気光学パネルにおいて、書込手段の第1スイッチング素子を走査線で制御する一方、リセット手段の第2スイッチング素子を、その走査線に隣接する走査線で制御するか、その走査線とは別に設けられたリセット線で制御するという技術事項を把握することができる。そして、前者には、リセット線を設ける必要がないという利点があることも把握することができる。

(カ)刊行物2には、電気光学パネルの具体例も記載されている。
まず、書込手段の第1スイッチング素子を走査線で制御する一方、リセット手段の第2スイッチング素子を、その走査線に隣接する走査線で制御する電気光学パネルが、第1実施形態として記載されている。
第1実施形態の電気光学パネルの画素110-1は、図2に示されているように、NチャネルTFT116N(第1スイッチング素子)、NチャネルTFT117N(第2スイッチング素子)、画素電極118及び蓄積容量CSを有する。NチャネルTFT116Nは、ソースがデータ線114に、ドレインが画素電極118に、ゲートが走査線112N-1に、それぞれ接続されている。そして、走査線112N-1に供給される走査信号GN1がアクティブになると、NチャネルTFT116Nはオン状態になり、画素容量CL及び蓄積容量CSにデータ線114の電圧を書き込む。一方、NチャネルTFT117Nは、ソースが画素電極118に、ドレインが容量線SLに、ゲートが走査線112N-0に、それぞれ接続されている。そして、走査線112N-0に供給される走査信号GN0がアクティブになると、NチャネルTFT117Nはオン状態になり、画素容量CL及び蓄積容量CSの電圧がリセットされる(上記ア.(エ))。
走査信号GN0?GNmは、GN0、GN1、GN2、…、GNmの順にアクティブとなる(同、特に段落0037)から、図10に示されているように、期間T0において走査線112N-0が選択されてNチャネルTFT117Nがオン状態になり、画素容量CL及び蓄積容量CSの電圧がリセットされた後、期間T1において走査線112N-1が選択されてNチャネルTFT116Nがオン状態になり、画素容量CL及び蓄積容量CSにデータ線114の電圧が書き込まれる(上記ア.(オ))。

(キ)次に、書込手段の第1スイッチング素子を2本1組の走査線で制御する一方、リセット手段の第2スイッチング素子を、その2本1組の走査線に隣接する2本1組の走査線で制御する電気光学パネルが、第2実施形態として記載されている。
上記ア.(カ)の記載から、また、図2と図13との比較から分かるように、第2実施形態の電気光学パネルの画素110-1は、第1スイッチング素子がNチャネルTFT116N及びPチャネルTFT116Pで構成され、第2スイッチング素子がNチャネルTFT117N及びPチャネルTFT117Pで構成されている点、及びPチャネルTFT116P及びPチャネルTFT117Pをそれぞれ制御する走査線112P-1及び112P-0が追加されている点で、第1実施形態の電気光学パネルの画素110-1と相違する。
そして、同じく上記ア.(カ)の記載から、また、図10と図14との比較から分かるように、第2実施形態の電気光学パネルの画素110-1の動作は、第1実施形態の電気光学パネルの画素110-1と同様である。すなわち、期間T0において走査線112N-0及び112P-0が選択されてNチャネルTFT117N及びPチャネルTFT117Pがオン状態になり、画素容量CL及び蓄積容量CSの電圧がリセットされた後、期間T1において走査線112N-1及び112P-1が選択されてNチャネルTFT116N及びPチャネルTFT116Pがオン状態になり、画素容量CL及び蓄積容量CSにデータ線114の電圧が書き込まれる。

(ク)一方、走査線ではなく、それとは別に設けられたリセット線でリセット手段の第2スイッチング素子を制御する電気光学パネルは、第4実施形態として記載されている。
第3実施形態に関する上記ア.(キ)及び(ク)の記載並びに第4実施形態に関する上記ア.(ケ)の記載から、また、図13と図23との比較から分かるように、第4実施形態の電気光学パネルの画素110-1は、第2スイッチング素子を構成するNチャネルTFT117N及びPチャネルTFT117Pをそれぞれ制御するために、走査線112N-0及び112P-0に代えて、走査線112N-1及び112P-1に平行なリセット線112RN-1及び112RP-1が設けられている点で、第2実施形態の電気光学パネルの画素110-1と相違する。
そして、同じく上記ア.(キ)から(ケ)までの記載から、また、図14と図24との比較から分かるように、第4実施形態の電気光学パネルの画素110-1の動作は、第2実施形態の電気光学パネルの画素110-1と同様である。すなわち、期間T0においてリセット線112RN-1及び112RP-1が選択されてNチャネルTFT117N及びPチャネルTFT117Pがオン状態になり、画素容量CL及び蓄積容量CSの電圧がリセットされた後、期間T1において走査線112N-1及び112P-1が選択されてNチャネルTFT116N及びPチャネルTFT116Pがオン状態になり、画素容量CL及び蓄積容量CSにデータ線114の電圧が書き込まれる。

(ケ)上記(オ)で述べたとおり、刊行物2の記載からは、走査線でも、走査線とは別に設けられたリセット線でも、リセット手段の第2スイッチング素子を制御することができるという技術事項を把握することができる。そして、上記ア.(エ)から(ケ)までの記載を踏まえると、さらに、リセット手段の第2スイッチング素子を走査線で制御してもリセット線で制御しても、画素容量CL及び蓄積容量CSの電圧を同じようにリセットできることが分かる。

(コ)以上のことをまとめると、刊行物2には、以下の技術事項(以下、「技術事項2」という。)が記載されている。

「データ信号を画素容量に書き込む書込手段と画素容量の電圧をリセットするリセット手段とを備えた電気光学パネルにおいて、リセット手段の第2スイッチング素子を制御して画素容量の電圧をリセットした後、書込手段の第1スイッチング素子を走査線で制御してデータ信号を画素容量に書き込む際に、リセット手段の第2スイッチング素子を、その走査線に隣接する走査線で制御しても、その走査線とは別に設けられたリセット線で制御しても、画素容量の電圧を同じようにリセットすることができる。」

(サ)そして、刊行物2には、技術事項2に関し、リセット手段の第2スイッチング素子を走査線で制御すると、走査線とは別にリセット線を設ける必要がないという利点があることも記載されている。

5.対比
本願発明と引用発明1とを対比すると、以下のとおりである。

(1)引用発明1の「データ保持回路4」、「単位画素駆動回路」、「画素電極5の状態を決めるための表示データ」、「データ線1」、「走査パルス信号」、「走査線2」及び「アクティブマトリックス型液晶装置」は、それぞれ、本願発明の「スタティック・メモリ」、「画素回路」、「画像信号」、「データ線」、「走査パルス」、「ゲート線」及び「画像表示装置」に相当する。
そうすると、引用発明1の「基板上にマトリックス状に配置され、それぞれ1つのデータ保持回路4を有する複数の単位画素駆動回路を含み、前記単位画素駆動回路は、前記複数の単位画素駆動回路に画素電極5の状態を決めるための表示データを供給するデータ線1と、前記データ線1と交差し、前記複数の単位画素駆動回路に走査パルス信号を供給する複数の走査線2と、…を有するアクティブマトリックス型液晶装置」は、本願発明の「基板上にマトリクス状に配置され、それぞれ少なくとも1つのスタティック・メモリを具備する複数の画素回路を含み、前記画素回路は、前記複数の画素回路へ画像信号を伝えるためのデータ線と、前記データ線と交差し、前記複数の画素回路へ走査パルスを伝えるための複数のゲート線と、…を具備する画像表示装置」に相当する。
また、引用発明1の「前記複数の走査線2に走査パルス信号を順次供給するとともに、前記複数の走査線2のそれぞれに走査パルス信号を供給する直前に、その走査線2に平行に設置されたリセット線10にリセットパルス信号を供給する走査ドライバー23」と、本願発明の「前記複数のゲート線に走査パルスを順次供給する走査回路」とは、「前記複数のゲート線に走査パルスを順次供給する走査回路」である点で共通する。

(2)引用発明1の「n型MOSFET12」及び「n型MOSFET14」は、いずれも本願発明の「nチャネルトランジスタ」に相当する。また、引用発明1の「p型MOSFET11」及び「p型MOSFET13」は、いずれも本願発明の「pチャネルトランジスタ」に相当する。
引用発明1の「p型MOSFET11とn型MOSFET12とを直列接続して構成されたインバータ4a」は、本願発明の「1つのnチャネルトランジスタと1つのpチャネルトランジスタで構成された第1…インバータ」に相当する。また、引用発明1の「p型MOSFET13とn型MOSFET14とを直列接続して構成されたインバータ4b」は、本願発明の「1つのnチャネルトランジスタと1つのpチャネルトランジスタで構成された…第2インバータ」に相当する。
引用発明1の「インバータ4aと、…インバータ4bとを、一方を反転して並列接続する」は、本願発明の「前記第1及び第2インバータの出力と入力を互いに接続される」に相当する。
そうすると、引用発明1の「前記データ保持回路4は、p型MOSFET11とn型MOSFET12とを直列接続して構成されたインバータ4aと、p型MOSFET13とn型MOSFET14とを直列接続して構成されたインバータ4bとを、一方を反転して並列接続することによって構成され」は、本願発明の「前記スタティック・メモリは、1つのnチャネルトランジスタと1つのpチャネルトランジスタで構成された第1及び第2インバータを具備し、前記第1及び第2インバータの出力と入力を互いに接続されることによって構成され」に相当する。

(3)引用発明1の「表示データを記憶保持する」及び「記憶保持していた前記表示データをリセットする」は、それぞれ、本願発明の「記憶状態をセットする」及び「リセットする」に相当する。
引用発明1の「MOSFETで形成される第一の画素スイッチング素子3」及び「MOSFETで形成される第二の画素スイッチング素子31」は、それぞれ、本願発明の「第1トランジスタ」及び「第2トランジスタ」に相当する。
そうすると、引用発明1の「前記データ線1が供給する表示データを、その表示データを記憶保持する前記データ保持回路4に供給する、MOSFETで形成される第一の画素スイッチング素子3と、前記データ保持回路4が記憶保持していた前記表示データをリセットする、MOSFETで形成される第二の画素スイッチング素子31とを備え」は、本願発明の「前記スタティック・メモリの記憶状態をセットするための第1トランジスタと、リセットするための第2トランジスタとを具備し」に相当する。

(4)引用発明1の「ドレイン」、「ソース」及び「ゲート」は、それぞれ、本願発明の「ドレイン電極」、「ソース電極」及び「ゲート電極」に相当する。
そうすると、引用発明1の「前記第一の画素スイッチング素子3のドレインは、前記インバータ4aの入力部に接続され」及び「前記第二の画素スイッチング素子31のドレインは、前記インバータ4bの入力部に接続され」は、それぞれ、本願発明の「前記第1トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第1インバータの入力部に接続され」及び「前記第2トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第2インバータの入力部に接続され」に相当する。
また、引用発明1の「前記第一の画素スイッチング素子3のソースは、前記データ線1に接続され」は、本願発明の「前記第1トランジスタのソース電極は前記データ線のいずれか1本に接続され」に相当する。
さらに、引用発明1の「前記走査線2と平行な方向に配置された複数の前記単位画素駆動回路に含まれる前記第一の画素スイッチング素子3のゲートは、前記複数の走査線2のいずれか1本に接続され」は、本願発明の「前記ゲート線と平行方向に一列に配置された複数の前記画素回路に含まれる前記第1トランジスタのゲート電極は複数の前記ゲート線のいずれか1本のゲート線に接続され」に相当する。

(5)以上のことをまとめると、本願発明と引用発明1とは、

「基板上にマトリクス状に配置され、それぞれ少なくとも1つのスタティック・メモリを具備する複数の画素回路を含み、
前記画素回路は、前記複数の画素回路へ画像信号を伝えるためのデータ線と、前記データ線と交差し、前記複数の画素回路へ走査パルスを伝えるための複数のゲート線と、前記複数のゲート線に走査パルスを順次供給する走査回路を具備する画像表示装置であって、
前記スタティック・メモリは、1つのnチャネルトランジスタと1つのpチャネルトランジスタで構成された第1及び第2インバータを具備し、前記第1及び第2インバータの出力と入力を互いに接続されることによって構成され、
前記スタティック・メモリの記憶状態をセットするための第1トランジスタと、リセットするための第2トランジスタとを具備し、
前記第1トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第1インバータの入力部に接続され、
前記第2トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第2インバータの入力部に接続され、
前記第1トランジスタのソース電極は前記データ線のいずれか1本に接続され、
前記ゲート線と平行方向に一列に配置された複数の前記画素回路に含まれる前記第1トランジスタのゲート電極は複数の前記ゲート線のいずれか1本のゲート線に接続される
画像表示装置。」

である点で一致し、以下の点で相違する。

(相違点)
本願発明では、「前記一列に配置された複数の前記画素回路に対して隣接して一列に配列された複数の前記画素回路に含まれる前記第2トランジスタのゲート電極は前記1本のゲート線に接続される」のに対し、引用発明1では、「前記複数の走査線2と平行に設置され、前記複数の単位画素駆動回路にリセットパルス信号を供給する複数のリセット線10」が設けられて、「前記走査線2と平行な方向に配置された複数の前記単位画素駆動回路に含まれる前記第二の画素スイッチング素子31のゲートは、前記複数の走査線2の前記いずれか1本に平行に設置されたリセット線10に接続される」とともに、「走査ドライバー23」が「前記複数の走査線2のそれぞれに走査パルス信号を供給する直前に、その走査線2に平行に設置されたリセット線10にリセットパルス信号を供給する」点。

6.判断
(1)引用発明1と技術事項2とを対比すると、以下のとおりである。
引用発明1の「アクティブマトリックス型液晶装置」は、技術事項2の「電気光学パネル」に相当する。
引用発明1は、「前記データ線1が供給する表示データを、その表示データを記憶保持する前記データ保持回路4に供給する、MOSFETで形成される第一の画素スイッチング素子3」を備えている。そして、「データ保持回路4」に記憶保持された「表示データ」は、「画素電極5」に供給される(上記4.(1)ア.(ア)、段落0030)のであるから、「第一の画素スイッチング素子3」は、「表示データ」を「画素電極5」に書き込むことになる。したがって、引用発明1の「第一の画素スイッチング素子3」は、技術事項2の「書込手段の第1スイッチング素子」に相当する。
引用発明1は、「前記データ保持回路4が記憶保持していた前記表示データをリセットする、MOSFETで形成される第二の画素スイッチング素子31」を備えている。「データ保持回路4」の出力は、「画素電極5」に供給される(同)のであるから、「第二の画素スイッチング素子31」は、「画素電極5」の電圧をリセットすることになる。したがって、引用発明1の「第二の画素スイッチング素子31」は、技術事項2の「リセット手段の第2スイッチング素子」に相当する。
引用発明1の「第一の画素スイッチング素子3のゲート」が「複数の走査線2のいずれか1本に接続され」ることは、技術事項2の「書込手段の第1スイッチング素子を走査線で制御」することに相当する。
引用発明1が「複数の走査線2に走査パルス信号を順次供給するとともに、前記複数の走査線2のそれぞれに走査パルス信号を供給する直前に、その走査線2に平行に設置されたリセット線10にリセットパルス信号を供給する走査ドライバー23」を備えるとともに、引用発明1の「第二の画素スイッチング素子31のゲート」が「リセット線10に接続される」ことは、技術事項2の「リセット手段の第2スイッチング素子を制御して画素容量の電圧をリセットした後、書込手段の第1スイッチング素子を走査線で制御してデータ信号を画素容量に書き込む際に、リセット手段の第2スイッチング素子を、…その走査線とは別に設けられたリセット線で制御」することに相当する。

(2)以上のことをまとめると、引用発明1は、技術事項2の「データ信号を画素容量に書き込む書込手段と画素容量の電圧をリセットするリセット手段とを備えた電気光学パネルにおいて、リセット手段の第2スイッチング素子を制御して画素容量の電圧をリセットした後、書込手段の第1スイッチング素子を走査線で制御してデータ信号を画素容量に書き込む際に、リセット手段の第2スイッチング素子を、…その走査線とは別に設けられたリセット線で制御」するものに相当する。

(3)引用発明1は、技術事項2の「リセット手段の第2スイッチング素子を、…その走査線とは別に設けられたリセット線で制御」するものに相当するのであるから、それを、同じ技術事項2の「その走査線に隣接する走査線で制御」するものに変更すれば、走査線とは別にリセット線を設ける必要がないという利点があることは、当業者にとって明らかである。
そうすると、引用発明1の「第二の画素スイッチング素子31」(技術事項2の「第2スイッチング素子」に相当する。)の制御を、「リセット線10」(同じく「リセット線」に相当する。)ではなく、「第一の画素スイッチング素子3のゲートに接続された走査線2に隣接する別の走査線2」(同じく「その走査線に隣接する走査線」に相当する。)で行うようにすることは、技術事項2の「リセット手段の第2スイッチング素子を制御して画素容量の電圧をリセットした後、書込手段の第1スイッチング素子を走査線で制御してデータ信号を画素容量に書き込む際に、リセット手段の第2スイッチング素子を、その走査線に隣接する走査線で制御しても、その走査線とは別に設けられたリセット線で制御しても、画素容量の電圧を同じようにリセットすることができる」という知見に従って、当業者が容易に思い付くことである。

(4)相違点に係る、本願発明の「前記一列に配置された複数の前記画素回路に対して隣接して一列に配列された複数の前記画素回路に含まれる前記第2トランジスタのゲート電極は前記1本のゲート線に接続される」という構成は、「1本のゲート線」に、ある行の「第1トランジスタのゲート電極」及びその行に隣接する行の「第2トランジスタのゲート電極」が接続されることを意味する。これは、言い換えれば、ある行の「第1トランジスタのゲート電極」はその行の「ゲート線」に、その行の「第2トランジスタのゲート電極」は隣の行の「ゲート線」に、それぞれ接続されるということである。
したがって、相違点に係る本願発明の上記構成は、引用発明1の「第二の画素スイッチング素子31」(本願発明の「第2トランジスタ」に相当する。)の制御を、「リセット線10」ではなく、「第一の画素スイッチング素子3のゲートに接続された走査線2に隣接する別の走査線2」(同じく「第1トランジスタのゲート電極が接続されたゲート線に隣接する別のゲート線」に相当する。)で行うようにしたことの単なる結果にすぎない。
また、「走査ドライバー23」が、「前記複数の走査線2のそれぞれに走査パルス信号を供給する直前に、その走査線2に平行に設置されたリセット線10にリセットパルス信号を供給する」ものから、単に「前記複数のゲート線に走査パルスを順次供給する」ものになることも、同様である。

7.請求人の主張について
請求人は、「本願発明は上記構成を有し、特に、(1)スタティック・メモリが第1インバータと第2インバータで構成されること、(2)記憶状態をセットするための第1トランジスタが第1インバータの入力に接続され、記憶状態をリセットするための第2トランジスタが第2インバータの入力に接続されること、(3)第1トランジスタと第2トランジスタのゲート電極は、それぞれ異なるゲート線に接続されること、が特徴です。」(審判請求書3-1.)と述べた上で、「しかしながら、本願発明の特徴である上記(2)に関しては何ら教示も示唆もありません。上記(2)の構成は、上記(1)と(3)との接続関係を規定するものであり、上記(1)と(3)の構成だけでは、本願発明の上記効果を奏することはできません。従って、本願発明の上記(2)の特徴に関し何ら記載のない各引用文献から本願発明を想到することは極めて困難であると思料致します。」(同3-3.)と主張している。
しかし、上記5.(4)で述べたとおり、引用発明1の「前記第一の画素スイッチング素子3のドレインは、前記インバータ4aの入力部に接続され」及び「前記第二の画素スイッチング素子31のドレインは、前記インバータ4bの入力部に接続され」は、それぞれ、本願発明の「前記第1トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第1インバータの入力部に接続され」及び「前記第2トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第2インバータの入力部に接続され」に相当する。すなわち、上記(2)の構成は、刊行物1に記載されている。
請求人の主張は、採用することができない。

8.むすび
以上に検討したとおり、本願発明は、刊行物1に記載された発明(引用発明1)と刊行物2に記載された技術事項(技術事項2)とに基づき、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
したがって、他の請求項に係る発明について審理するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-06-13 
結審通知日 2013-06-18 
審決日 2013-07-01 
出願番号 特願2006-18500(P2006-18500)
審決分類 P 1 8・ 121- Z (G09G)
最終処分 不成立  
前審関与審査官 田中 富雄居島 一仁  
特許庁審判長 小林 紀史
特許庁審判官 関根 洋之
飯野 茂
発明の名称 画像表示装置  
代理人 ポレール特許業務法人  
代理人 ポレール特許業務法人  

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