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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1278505
審判番号 不服2012-14600  
総通号数 166 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-10-25 
種別 拒絶査定不服の審決 
審判請求日 2012-07-30 
確定日 2013-08-21 
事件の表示 特願2005- 12981「電界効果トランジスタ及びその製造方法」拒絶査定不服審判事件〔平成17年 8月25日出願公開、特開2005-229107〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成17年 1月20日(パリ条約による優先権主張2004年 2月10日、韓国)の出願であって、平成23年10月 3日付けで拒絶理由が通知され、これに対して、平成23年11月25日に意見書及び手続補正書が提出されたが、平成24年 4月 5日付けで拒絶査定がなされ、これを不服として、平成24年 7月30日に審判請求がなされるとともに、同日付けで手続補正書が提出されたものである。

第2 補正の却下の決定

[補正の却下の決定の結論]
平成24年 7月30日に提出された手続補正書による手続補正を却下する。

[理 由]
1 平成24年 7月30日に提出された手続補正書による手続補正(以下、「本件補正」という。)の内容
本件補正は、平成23年11月25日に提出された手続補正書により補正された(以下、「本件補正前の」という。)特許請求の範囲の請求項1、7、21、22、23を補正しようとするものであり、そのうち請求項1に係る補正は以下のとおりである。

「【請求項1】
電界効果トランジスタの製造方法において、
互いに離隔され、半導体基板の上層を支持する下層の表面上部から突出した第1及び第2活性領域を形成する段階と、
前記下層の表面上部と垂直に離隔され、前記第1及び第2活性領域の間を連結するブリッジ形状の第3活性領域を形成する段階と、
前記第3活性領域を覆うゲート絶縁膜を形成した後、前記第3活性領域がチャンネルとして機能するようにゲート電極を前記ゲート絶縁膜に形成する段階と、を含み、
前記第1及び第2活性領域を形成する段階と前記第3活性領域を形成する段階とは、
前記半導体基板の下層から突出するフィン活性領域を形成する段階と、
前記フィン活性領域の両端の前記第1及び第2活性領域の上部に層間絶縁膜を形成する段階と、
前記層間絶縁膜をイオン注入マスクとして用いて前記フィン活性領域の中心部分に不純物をイオン注入して埋没不純物領域を形成する段階と、
前記埋没不純物領域を選択的に除去して前記第1及び第2活性領域にブリッジ形状に連結される第3不純物領域を形成する段階と、を含み、
前記半導体基板は、前記下層と、前記下層の上に配置されて単結晶シリコン膜よりなる上層とを含み、
前記第3活性領域が前記上層から形成され、
前記フィン活性領域を形成する段階は、
前記半導体基板上にハードマスク膜を形成する段階と、
前記ハードマスク膜を食刻マスクとして用いて前記半導体基板の下層が露出されるように前記半導体基板の上層を除去して前記フィン活性領域を形成する段階と、を含み、
前記半導体基板は導電性バルク基板であり、前記上層は前記導電性バルク基板の上方の一部が食刻されて形成された、前記第1及び第2活性領域及び前記第1及び第2活性領域と同一高さに形成された前記第3活性領域を含み、前記下層は前記上層に接して支持する前記導電性バルク基板の下方の残部であり、前記下層と前記第1乃至第3活性領域とは同一物質である
ことを特徴とする電解効果トランジスタの製造方法。」

なお、上記下線は、補正箇所を示している。
また、上記請求項1の記載において、「前記埋没不純物領域を選択的に除去して前記第1及び第2活性領域にブリッジ形状に連結される第3不純物領域を形成する段階」における「第3不純物領域」は、「第3活性領域」の誤記であり、同様に、「ことを特徴とする電解効果トランジスタの製造方法。」における「電解効果トランジスタ」は、「電界効果トランジスタ」の誤記であることは明らかであるから、「第3不純物領域」は、「第3活性領域」と、また、「電解効果トランジスタ」は、「電界効果トランジスタ」と、それぞれ同一のものであるとして、用語を統一して以下、検討する。

2 補正の適否について
(1)補正の目的
請求項1、7、21、22、23の各補正事項は、本件補正前の特許請求の範囲について、
ア 本件補正前の請求項1に記載されていた「互いに離隔され、前記半導体基板の上層を支持する下層の表面上部から突出した第1及び第2活性領域を形成する段階」との文言における「前記半導体基板」を、明りょうでない記載の釈明を目的として「前記」を削除し「半導体基板」とするものである。
イ 本件補正前の請求項1における半導体基板について、「前記半導体基板は導電性バルク基板であり、前記上層は前記導電性バルク基板の上方の一部が食刻されて形成された、前記第1及び第2活性領域及び前記第1及び第2活性領域と同一高さに形成された前記第3活性領域を含み、前記下層は前記上層に接して支持する前記導電性バルク基板の下方の残部であり、前記下層と前記第1乃至第3活性領域とは同一物質である」ことを限定的に補正しようとするものである。
ウ 本件補正前の請求項7に記載されていた「低温化学気相蒸着法」との文言を、明りょうでない記載の釈明を目的として「低温」を削除し、「化学気相蒸着法」とするものである。
エ 本件補正前の請求項21,23に記載されていた「前記第1不純物領域は前記第3活性領域と同一または類似の深さの前記第1及び第2活性領域に形成する」との文言における「同一または類似の深さ」を、明りょうでない記載の釈明を目的として「または類似」を削除し「同一の深さ」とするものである。
オ 本件補正前の請求項22に記載されていた「半導体基板の大抵の上層の一部に」との文言を、明りょうでない記載の釈明を目的として「大抵の」を削除し、「半導体基板の上層の一部に」とするものである。
カ 本件補正前の請求項22における半導体基板について、「前記半導体基板は導電性バルク基板であり、前記上層は前記導電性バルク基板の上方の一部が食刻されて形成された、前記第1及び第2活性領域及び前記第1及び第2活性領域と同一高さに形成された前記第3活性領域を含み、前記下層は前記上層に接して支持する前記導電性バルク基板の下方の残部であり、前記下層と前記第1乃至第3活性領域とは同一物質である」ことを限定的に補正しようとするものである。

上記各補正事項ア、ウ?オにおける補正内容は、何れも不明りょうな記載の釈明を目的とし、当該補正により新規な事項を導入するものでないことは明らかである。
また、上記補正事項イ、カにおける補正内容は、本願明細書の【0030】及び図1、並びに、【0054】及び図3に記載された事項に基づき、限定的に減縮する補正をしようとするものであり、新規な事項を導入するものでないことは明らかである。

したがって、上記各補正事項ア?カは、特許法第17条の2第3項に規定する要件を満たし、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第4号の明りょうでない記載の釈明及び第2号の特許請求の範囲の減縮を目的としたものに該当する。

(2)独立特許要件
次に、本件補正による補正後の請求項1に係る発明(以下、「本願補正発明」という。)が特許出願の際、独立して特許を受けることができるものであるのか否か(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するものであるのか否か)について検討する。

ア 引用刊行物及びその摘記事項
(ア)原査定の拒絶の理由に引用文献1として引用され、本願の優先権主張の日前に頒布された刊行物である特開平6-84846号公報(以下「刊行物1」という。)には、「半導体装置の製造方法」(発明の名称)に関して、図面とともに次の事項が記載されている。(なお、下線は当審で引いたものである。以下同じ。)
(刊1ア)「【0035】図3(a)?(i)は本発明に係る半導体装置の別の製造工程を示した断面図及び平面図である。図4は図3の方法により製造された半導体装置を示した模式的斜視図である。まず、シリコン基板31に膜厚1μmの酸化膜32、膜厚3000ÅのSOI層33が順次形成されたSOI基板30を作製する(図3(a))。
【0036】続いて、フォトレジストパターン35を形成し、これをマスクとしてSOI層33をRIEによりエッチングすることにより、素子間分離を行なう(図3(b))。
【0037】続いて、フォトレジストパターン35を除去した後、SOI層33をエッチングすることにより発生した段差を例えばエッチバック法等を用いて形成した酸化膜36で平坦化する(図3(c))。
【0038】続いて、酸化膜36上にフォトレジストパターン38を形成し、フォトレジストパターン38をマスクとして酸化膜36をRIEによりエッチングし、溝37を形成する(図3(d))。このときのフォトレジストパターン38はゲート電極のパターンであり、図3(d)の平面図を図3(d’)に示す。図3(d’)に示したように溝37はSOI層33と交差するように形成されており、フォトレジストパターン38によりマスクされていない酸化膜36がエッチングされている。
【0039】続いて、フォトレジストパターン38及び酸化膜36をマスクとし、SOI層33に例えばリンイオンを200keV、4×10^(15)cm^(-2)の条件でn型不純物として注入し、n型不純物の注入後、熱処理を施すことによりn型不純物注入層39を形成する。このときn型不純物注入層39の上面は、SOI層33表面から1000Åに位置し、n型不純物注入層39の底面はSOI層33底面にまで達するように形成する(図3(e))。
【0040】次にフォトレジスト38を除去した後、フッ素・酢酸・硝酸を混合したエッチング液を用いて、n型不純物注入層39を選択的にエッチング除去し、空洞40を形成する(図3(f))。このときエッチング液は、図3(d)の工程でエッチングした際、酸化膜36がエッチングされて酸化膜36に形成された溝37より侵入し、SOI層33のn型不純物注入層39を側面よりエッチングする。これにより、SOI層33のチャネルとなるシリコン領域は厚さ1000Åまで薄膜化される。
【0041】続いて、露出しているSOI層33全面にゲート酸化膜41を形成し、その後、n型不純物が導入されたドープドポリシリコン42を5000Å形成する(図3(g))。このとき溝37をへてドープドポリシリコン42が空洞40内にも回りこむように減圧CVD法を用い、SOI層33下方に存在する空洞40内にドープドポリシリコン42を形成する。
【0042】さらにドープドポリシリコン42をRIEにより全面エッチングし、酸化膜36が露出したところでエッチングを停止する。これにより、空洞40及び溝37内にのみドープドポリシリコン32が残り、ゲート電極34が形成される(図3(h))。
【0043】続いて、RIEにより酸化膜36をエッチングし、SOI層33の表面を露出させる(図3(i)、図4)。後は、通常のMOSトランジスタと同様に作製する。
【0044】以上説明したように、上記実施例に係る半導体装置の製造方法にあっては、n型不純物をSOI層33の表面から1000Åの深さからSOI層33底面までの領域に導入することにより、ソース・ドレイン領域となるSOI層33全体は厚く形成することができながら、チャネルとなるシリコン領域のみを精度良く薄膜化することができ、チャネルとなるシリコン領域を囲繞するようにゲート電極34を形成することができる。従って、上記第1の実施例における効果に加え、より低いゲート電圧でチャネル領域の空乏化が達成され、より高速化が図られたSOIMOSトランジスタを作製することができる。
【0045】
【発明の効果】・・(略)・・
【0046】また本発明に係る半導体装置の製造方法において、SOI層上に第1フォトレジストパターンを形成する工程と、該第1フォトレジストパターンをマスクとしてSOI層をエッチングして分離する工程と、前記第1フォトレジストパターンを除去した後エッチングによるSOI層の段差を絶縁膜で平坦化する工程と、該絶縁膜上に第2フォトレジストパターンを形成し、該第2フォトレジストパターンをマスクに前記絶縁膜をエッチングして溝を形成する工程と、該溝より不純物を前記SOI層の所定の深さから前記SOI層底面までの領域に導入する工程と、前記第2フォトレジストパターンを除去した後前記SOI層の不純物を導入した領域のみを選択的にエッチング除去する工程と、ドープドポリシリコン膜を形成した後、該ドープドポリシリコン膜をエッチバックすることにより前記SOI層の選択的にエッチングされた領域及び前記絶縁膜に形成した溝内部にゲート電極をセルフアラインで形成する工程とを含んでいる場合、ソース・ドレイン領域となる前記SOI層全体は厚く形成することができながら、チャネルとなるシリコン領域のみを精度良く薄膜化することができ、チャネルとなるシリコン領域を囲繞するようにゲート電極を形成することができる。従って、上記第1の実施例における効果に加え、より低いゲート電圧でチャネル領域の空乏化が達成され、より高速化が図られたSOIMOSトランジスタを作製することができる。
【0047】また上記した方法において、SOIの所定の深さに導入する不純物として、リンまたはヒ素イオンを用いる場合、エネルギー等不純物注入条件の調節により、所望の深さに不純物注入層を形成することができる。」

(刊1イ)【図3の1】(a)?(d)、(d’)、【図3の2】(e)?(i)には、刊行物1に記載の半導体装置の製造方法の実施例における工程を順に示した模式的断面図が示されており、図面に付された番号を参酌すると、【図3の2】(e)、(f)には、SOI層33の上面全面を同一高さとしたまま、その長手方向中央部の下部にn型不純物層39及び空洞40を形成することが、【図3の2】(h)には、SOI層33の空洞40の壁面及び空洞40上部のSOI層に、それぞれゲート酸化膜41が形成されており、空洞内全部及び空洞40上部のSOI層33の上部に、酸化膜36と同一高さまでゲート電極34が形成されていることが、また、【図3の2】(i)には、SOI層33上面の酸化膜36が除去され、SOI層33周囲の酸化膜36とSOI層33の上面とが同一高さとなっていることが看取できる。

(刊1ウ)【図4】には、【図3】(a)?(i)の工程により製造された、実施例における半導体装置を示した模式的斜視図が示されており、図面に付された番号を参酌すると、SOI層33の上面高さを一定にした直方体であって、その長軸方向中央部においてその下面を、半導体基板下層の酸化膜32から離隔され、短軸方向にトンネル状の空洞部が形成されており、当該トンネル上の部分は、その両側の直方体部分をつなぐ形となっており、また、前記中央部分を跨ぐようにゲート電極34が前記SOI層34の中央部の短軸方向に延在していることが看取できる。

上記(刊1ア)?(刊1ウ)を整理すると、刊行物1には、
「MOSトランジスタの製造方法において、
SOI層上に第1フォトレジストパターン35を形成する工程と、
前記第1フォトレジストパターン35をマスクとして、シリコン基板31に酸化膜32、SOI層33が順次形成されたSOI基板のSOI層33をRIEによりエッチングをして分離する工程と、
続いて、前記第1フォトレジストパターン35を除去した後、前記エッチングにより分離されたSOI層33の段差を絶縁膜(酸化膜)36で平坦化する工程と、
続いて、前記絶縁膜(酸化膜)36上に第2フォトレジストパターン38を形成し、前記第2フォトレジストパターン38をマスクとして前記絶縁膜(酸化膜)36をRIEによりエッチングし、溝37を形成する工程と、
続いて、第2フォトレジストパターン38及び前記絶縁膜(酸化膜)36をマスクとし、エッチングして分離されたSOI層33に、例えばリンイオンをn型不純物として注入し、前記溝37より不純物を前記エッチングして分離されたSOI層33の所定の深さから前記エッチングして分離されたSOI層底面までの領域に導入する工程と、
次に、前記第2フォトレジストパターン38を除去した後、前記エッチングして分離されたSOI層33の不純物を導入した領域のみを選択的にエッチング除去し、空洞40を形成する工程と、
前記空洞40を形成する工程は、直方体の前記エッチングして分離されたSOI層33のその長軸方向中央部下部に、半導体基板下層の酸化膜32から離隔された短軸方向トンネル状の空洞部を形成し、当該工程により、トンネル状の空洞部が形成された前記エッチングして分離されたSOI層33のその長軸方向中央部は、その両側にそれぞれトンネルがない直方体部分をつなぐ形状とされ、SOI層33の上面は、両側の直方体部分及び中央部全体を通じて同一高さとされ、これにより、前記中央部は、精度良く薄膜化されたチャネルとなるシリコン領域であり、その両側の直方体部分は厚く形成されたソース・ドレインとなる領域であり、
続いて、前記空洞40を含め、露出している前記エッチングして分離されたSOI層33全面にゲート酸化膜41を形成する工程と、
その後、ドープドポリシリコン42を溝37内を含む全面に形成する工程であって、その際、ドープドポリシリコン42が溝37内の前記エッチングして分離されたSOI層33下方に存在する空洞40内にも回りこむように形成する工程と、
さらにドープドポリシリコン42を全面エッチングして、前記絶縁膜(酸化膜)36を露出させ、空洞40及び溝37内にのみドープドポリシリコン32を残し、前記チャネルとなるシリコン領域を囲繞するようにゲート電極34を形成する工程と、
続いて、RIEにより前記絶縁膜(酸化膜)36をエッチングし、前記溝37周囲の前記エッチングして分離されたSOI層33の表面を露出させ、SOI層33周囲の酸化膜36とSOI層33の上面とを同一高さとし、
後は、通常のMOSトランジスタと同様に作製する
MOSトランジスタの製造方法」(以下「刊行物1発明」という。)が開示されている。

(イ)原査定の拒絶の理由に引用文献2として引用され、本願の優先権主張の日前に頒布された刊行物である国際公開第2003/103019号(以下「刊行物2」という。)には、「FIN FET DEVICES FROM BULK SEMICONDUCTOR AND METHOD FOR FORMING(当審和訳:バルク半導体から製造したフィンFET装置とその製造方法」(発明の名称)に関して、図面とともに次の事項が記載されている。

(刊2ア)「While the use of SOI wafers provides needed isolation for finFETs, it is not without significant drawbacks. The most compelling drawback of forming finFETs from SOI wafers is the added costs for SOI wafers compared to bulk silicon wafers. For example, SOI wafers can commonly cost two to three times the cost of bulk silicon wafers. This increased cost of SOI wafers, while acceptable for some applications, is prohibitive in others. Additionally, the use of SOI wafers is not compatible with all fabrication processes, such as commonly used SiGe processes.(当審和訳:SOIウェーハを使用するとフィン型FETに必要な分離を実現できるが、それには顕著な弱点がある。SOIウェーハでフィン型FETを形成することの最も切実な弱点はバルクのシリコン・ウェーハに比してSOIウェーハが割高な点である。たとえば、SOIウェーハのコストは通常、バルクのシリコン・ウェーハのコストの2?3倍になりうる。SOIウェーハのこの増加するコストはある用途には受け入れられるが、他の用途には受け入れられない。また、SOIウェーハを使用することはすべての製造プロセス(たとえば、通常使用されるSiGeプロセスなど)に適合するわけではない。)」(2頁4?10行)

(刊2イ)「 Thus, there is a need for improved fabrication methods and structures to facilitate the formation of finFET devices from bulk silicon while minimizing device variations and providing sufficient device isolation.(当審和訳:したがって、デバイスの変動を最小にするとともに十分なデバイスの分離を実現しながら、バルクのシリコン・ウェーハでフィン型FETを形成するのを容易にする改良された製造方法と構造が求められている。)」(3頁1?3行)

(刊2ウ)「The present invention may be readily adapted to a variety of finFETs and their related devices, which heretofore have mostly been fabricated on SOI substrates. ・・(略)・・
Turning now to FIG. 1, exemplary method 100 for forming finFETs in accordance with the present invention is illustrated. ・・(略)・・
The first step 101 of FIG. 1, is to provide a suitable bulk semiconductor wafer. The next step 102 of method 100 is to deposit a suitable hardmask blocking layer and then deposit a suitable hardmask cap layer. Both the hardmask blocking layer and the hardmask cap layer can comprise any suitable material and any suitable thickness. For example, the hardmask blocking layer can comprise 40-100 nm of silicon dioxide, and the hardmask cap layer can comprise 5-50 nm of silicon nitride. As will become clear, the hardmask cap layer and the hardmask blocking layer will be used to pattern the underlying semiconductor substrate and to protect the fins during the formation of isolation.
Turning now to FIG. 2, an exemplary wafer portion 200 is illustrated that includes a hardmask blocking layer 204 and a hardmask cap layer 202. Again, the wafer portion 200 can comprise any suitable bulk semiconductor wafer, such as a silicon <100> wafer. Likewise, the hardmask blocking layer 204 and hardmask cap layer 202 can comprise any suitable hardmask material, such as silicon dioxide and silicon nitride, respectively.
Returning to FIG. 1, ・・(略)・・The patterned hardmask layers will then be used to pattern the underlying semiconductor substrate during a silicon RIE to define the fins that will be used to form the finFET devices. As such, the length and width of the patterning would be determined by the desired fin size for the particular application.
Turning now to FIG. 3, the wafer portion 200 is illustrated after the hardmask blocking layer 204 and the hardmask cap layer 202 have been patterned. (当審和訳:本発明は、いままで大部分がSOI基板上に形成されていた様々なフィン型FETとその関連デバイスに容易に適用することができる。・・(略)・・
次に、図1を参照する。図1は本発明に係るフィン型FETを形成する典型的な方法100を示す図である。・・(略)・・
図1の第1のステップ101は適切なバルクの半導体ウェーハを準備することである。方法100の次のステップ102は適切なハードマスクの阻止層を堆積した後、適切なハードマスクのキャップ層を堆積することである。ハードマスクの阻止層およびハードマスクのキャップ層の双方は適切な任意の材料および適切な任意の厚さで構成することができる。たとえば、ハードマスクの阻止層は40?100nm厚の二酸化シリコンで構成し、ハードマスクのキャップ層は5?50nm厚の窒化シリコンで構成することができる。下で明らかになるように、ハードマスクのキャップ層とハードマスクの阻止層は下にある半導体基板をパターニングするため、および分離領域を形成する間にフィンを保護するために使用する。
次に、図2を参照する。図2はハードマスクの阻止層204とハードマスクのキャップ層202を備えた典型的なウェーハ部分200を示す図である。ここでも、ウェーハ部分200は適切な任意のバルクの半導体ウェーハ(たとえばシリコン＜100＞ウェーハ)で構成することができる。同様に、ハードマスクの阻止層204とハードマスクのキャップ層202は適切な任意のハードマスク材料(たとえば、それぞれ二酸化シリコンと窒化シリコン)で構成することができる。
図1に戻る。・・(略)・・次いで、シリコンのRIEの間に、パターニング済みのハードマスク層を用いて下にある半導体基板をパターニングしてフィン型FETデバイスを形成するのに使用することになるフィンを画定する。したがって、パターニングの長さと幅は特定の用途用に望まれるフィンの寸法によって決まる。
次に、図3を参照する。図3はハードマスクの阻止層204とハードマスクのキャップ層202をパターニングした後のウェーハ部分200を示す図である。)」(5頁22行?6頁最終行)

(刊2エ)「Turning now to FIG. 4, the wafer portion 200 is illustrated after the formation of a height control layer, and after the semiconductor substrate has been patterned to form fins 210. Again, because a height control layer was used the height of fins will have improved uniformity from wafer to wafer. (当審和訳:次に、図4を参照する。図4は高さ制御層を形成した後、半導体基板をパターニングしてフィン210を形成した後のウェーハ部分200を示す図である。この場合にも、高さ制御層を使用したから、フィンの高さは、ウェーハ間の均一性が改善されている。)」(8頁12?15行)

(刊2オ)「The next step is to dope the exposed portion of the fins with source/drain (S/D) implants. Formation of the source/drain regions may be accomplished using any of the variety of methods that have been developed to form source/drain regions and that are tailored for specific performance requirements.(当審訳:次のステップはフィンの露出した部分をドープしてソース/ドレイン(S/D)イオン打ち込み領域を形成することである。ソース/ドレイン領域の形成はソース/ドレイン領域を形成するために開発され特定の性能要件に適合するように調製された様々な方法のうちの任意のものを用いて行なうことができる。)」(12頁9?12行)

(ウ)本願の優先権主張の日前に頒布された刊行物である特開平2-14578号公報(以下「刊行物3」という。)には、「半導体装置」(発明の名称)に関して、図面とともに次の事項が記載されている。
(刊3ア)「〔概要〕
MOS構造の電界効果トランジスタの構造に関し、
・・(略)・・、
半導体基板上ないしは絶縁物上に形成された半導体衝立にソース領域層およびドレイン領域層を有し、該両領域層の間にゲート絶縁膜を介して該半導体衝立を覆うゲート電極を備えた半導体装置」(1頁右下欄2?11行)

(刊3イ)「これまでの例は本発明をSOI構造に適用した例であったが、半導体バルクに本発明を適用した例を第4図の第三の実施例に示す。
n型シリコン基板3’に窪みを掘り込んで二つの溝を形成し、チャネル部分になるべきシリコンの衝立1’を形成する。衝立1’の中央部はゲート領域になり、両側部にソース領域層S、ドレイン領域層Dが形成される。これらの領域の分離は、垂直イオン注入で溝の底部にチャネルカット層をつくることにより行う。-例として、燐〔P〕のイオン注入を3×10^(13)cm^(-2)程度に行う。
全面をゲート酸化した後に(ゲート絶縁膜4’)ゲート電極用のポリシリコンを堆積して、ゲート電極5’を形成する。その後、斜めイオン注入法によって衝立1’の側壁にソース領域層S、ドレイン領域層Dをゲート電極5’をマスクとして自己整合的に形成する。」(3頁左下欄14行?右下欄10行)

イ 当審の判断
(ア)対比
本願補正発明と刊行物1発明とを対比すると、
a 刊行物1発明の「MOSトランジスタ」、「絶縁膜(酸化膜)」、「ゲート酸化膜」及び「不純物を導入した領域」は、それぞれ本願補正発明の「電界効果トランジスタ」、「層間絶縁膜」、「ゲート絶縁膜」及び「埋没不純物領域」に相当する。

b 刊行物1発明の「SOI基板」と本願補正発明の「導電性バルク基板」とは、共に、「半導体基板」である点で一致し、また、通常のSOI基板におけるSOI層は、単結晶シリコン層であるから、刊行物1発明の「SOI基板のSOI層」と本願補正発明の「半導体基板の上層」とは、共に「半導体基板の上層である単結晶シリコン層」である点で一致する。
さらに、刊行物1発明の「SOI基板」の「シリコン基板31に酸化膜32」を形成した層は、SOI層を、その上に積層したものであるから、本願補正発明の「半導体基板の上層を支持する下層」に相当する。

c 本願補正発明の「半導体基板の下層から突出するフィン活性領域」は、「前記半導体基板上にハードマスク膜を形成」し、「前記ハードマスク膜を食刻マスクとして用いて前記半導体基板の下層が露出されるように前記半導体基板の上層を除去」して形成したものであり、「活性領域」との名称が付されているものの、本願明細書の「【0040】 図2bに示すように、前記ハードマスク膜114を食刻マスクとして用いて前記半導体基板100を所定深さまでに食刻して前記ハードマスク膜114の下部に前記半導体基板の下層の前記半導体基板バルク100a表面から所定深さを有するピン活性領域116を形成する。・・(略)・・例えば、前記ピン活性領域116は前記半導体基板のバルク100a表面から約1200Å乃至1500Å程度の高さを有するように形成される。」(ここで、明細書中「フィン」と「ピン」とは、同じ形状のものとして用いられている。)との記載にもあるように、活性状態の有無に関わらず、単に「フィン」ないしは「ピン」という形状の部位である図2bにおける116であることは明らかである。
一方、刊行物1発明における「第1フォトレジストパターン35をマスクとして、シリコン基板31に酸化膜32、SOI層33が順次形成されたSOI基板のSOI層33をRIEによりエッチングをして分離」された領域は、刊行物1の摘記事項(刊1イ)、(刊1ウ)を参照すれば、半導体基板上層においてその周囲がエッチングにより除去され、分離しているものであり、SOI層33としての単結晶シリコン層が、半導体基板の下層から直方体状、即ちフィン状に突出したものである。したがって、刊行物1発明の「第1フォトレジストパターン35をマスクとして、SOI基板のSOI層33をRIEによりエッチングをして分離」された領域及び「エッチングして分離されたSOI層」は、本願補正発明の「半導体基板の下層から突出するフィン活性領域」に相当する。

d 刊行物1発明の「第1フォトレジストパターン」は、SOI基板の最上層としての単結晶シリコン層をパターニングするためのマスクとして用いられ、本願補正発明の「ハードマスク膜」は、単結晶シリコン膜としての導電性バルク基板を食刻する際のマスクとして用いられることから、両者は、単結晶シリコン層を食刻する「食刻マスク」である点で一致する。

e 本願補正発明の「互いに離隔され、半導体基板の上層を支持する下層の表面上部から突出した第1及び第2活性領域を形成する段階」と、「前記下層の表面上部と垂直に離隔され、前記第1及び第2活性領域の間を連結するブリッジ形状の第3活性領域を形成する段階」との構成について。
上記a?d及び刊行物1の図3及び図4に関する摘記事項(刊1イ)及び(刊1ウ)を参酌すれば、「空洞40」が形成された刊行物1発明の「エッチングにより分離されたSOI層」は、その上面高さを一定にした直方体であって、その長軸方向中央部においてその下面を、半導体基板下層の酸化膜32から離隔され、短軸方向にトンネル状の空洞部が形成された形状を有しており、当該トンネルの上部分であるSOI層の長軸方向中央部(以下、「中央部」という。)は、その両側の互いに離隔された直方体部分をつなぐものであるから、ブリッジとして機能していることは明らかである。
そして、前記中央部は、MOSトランジスタのゲート電極に囲繞されチャネルを形成する部分であり、中央部がつないでいる両直方体部分は、不純物が注入されることで、ソース及びドレインとなる領域である。
一方、本願明細書の「【0044】 図2eに示すように、前記埋没不純物領域(図3dの118)を選択的に等方性食刻して、前記半導体基板バルク100aと離隔され、前記ソース領域S及びドレイン領域の前記ピン活性領域116の第1活性領域102及び第2活性領域104により支持されるブリッジ形状の第3活性領域106を形成する。・・(略)・・」及び「【0050】 図2hに示すように、前記第1及び第2活性領域102、104の上部に形成された層間絶縁膜112及びハードマスク膜(図2gの114)を通常の写真食刻方法により除去して前記第1及び第2活性領域102、104を露出させ、前記第1及び第2活性領域102、104上に前記第1導電性不純物と反対の第2導電性不純物をイオン注入して第1不純物領域120を形成する。」との記載のように、本願補正発明において、「第1及び第2活性領域」は、ブリッジとしての「第3活性領域」が形成された段階では、電界効果トランジスタの活性層となるべき不純物がまだ注入されておらず、半導体基板の上層として、上記形状の各部位を単に示すだけのものであり、「第3活性領域」は「チャネルとして機能」する領域であるから、「第3活性領域」が連結する「第1及び第2活性領域」は、不純物注入後に、ソース及びドレインとなる領域である。
また、「互いに離隔され、半導体基板の上層を支持する下層の表面上部から突出した第1及び第2活性領域を形成する段階」は、「第1及び第2活性領域」の中央部である「第3活性領域」が形成される前のフィン状の突出部を形成する段階でもある。
したがって、刊行物1発明の「SOI層上に第1フォトレジストパターン35を形成する工程と、前記第1フォトレジストパターン35をマスクとして、シリコン基板31に酸化膜32、SOI層33が順次形成されたSOI基板のSOI層33をRIEによりエッチングをして分離する工程」は、本願補正発明の「互いに離隔され、半導体基板の上層を支持する下層の表面上部から突出した第1及び第2活性領域を形成する段階」に相当する。
また、刊行物1発明の「次に、前記第2フォトレジストパターン38を除去した後、前記エッチングして分離されたSOI層33の不純物を導入した領域のみを選択的にエッチング除去し、空洞40を形成する工程」は、本願補正発明の「下層の表面上部と垂直に離隔され、前記第1及び第2活性領域の間を連結するブリッジ形状の第3活性領域を形成する段階」に相当する。

f 刊行物1発明の「続いて、前記空洞40を含め、露出している前記エッチングして分離されたSOI層33全面にゲート酸化膜41を形成する工程と、その後、ドープドポリシリコン42を溝37内を含む全面に形成する際、ドープドポリシリコン42が溝37内のエッチングして分離されたSOI層33下方に存在する空洞40内にも回りこむように形成する工程と、さらにドープドポリシリコン42を全面エッチングして、前記絶縁膜(酸化膜)36を露出させ、空洞40及び溝37内にのみドープドポリシリコン32を残し、前記チャネルとなるシリコン領域を囲繞するようにゲート電極34を形成する工程」は、本願補正発明の「前記第3活性領域を覆うゲート絶縁膜を形成した後、前記第3活性領域がチャンネルとして機能するようにゲート電極を前記ゲート絶縁膜に形成する段階」に相当する。

g 上記cを参酌すれば、刊行物1発明の「SOI層上に第1フォトレジストパターン35を形成する工程と、前記第1フォトレジストパターン35これをマスクとして、シリコン基板31に酸化膜32、SOI層33が順次形成されたSOI基板のSOI層33をRIEによりエッチングをして分離する工程」は、本願補正発明の「前記半導体基板の下層から突出するフィン活性領域を形成する段階」に相当する。

h 本願補正発明の「前記フィン活性領域の両端の前記第1及び第2活性領域の上部に層間絶縁膜を形成する段階」との構成について。
刊行物1発明の「溝37を形成する工程」は、「前記第1フォトレジストパターン35を除去した後、前記エッチングにより分離されたSOI層33の段差を絶縁膜(酸化膜)36で平坦化する工程」により形成された「エッチングして分離されたSOI層」全面を覆い且つその周囲全面に対して同一高さとなるように平坦化された絶縁膜(酸化膜)36に対して、前記SOI層のチャネルとなる中央部のみを露出させ、その周囲の、ソース・ドレインとなる中央部の両側の直方体部分の上部には、絶縁膜(酸化膜)36が残ったままとする工程である。
したがって、刊行物1発明の「前記第1フォトレジストパターン35を除去した後、前記エッチングにより分離されたSOI層33の段差を絶縁膜(酸化膜)36で平坦化する工程と、続いて、前記絶縁膜(酸化膜)36上に第2フォトレジストパターン38を形成し、前記第2フォトレジストパターン38をマスクとして前記絶縁膜(酸化膜)36をRIEによりエッチングし、溝37を形成する工程」は、本願補正発明の「前記フィン活性領域の両端の前記第1及び第2活性領域の上部に層間絶縁膜を形成する段階」に相当する。

i 刊行物1発明の「第2フォトレジストパターン38及び前記絶縁膜(酸化膜)36」は、リンイオンを注入する時のマスクとして機能するものであるから、刊行物1発明の「第2フォトレジストパターン38及び前記絶縁膜(酸化膜)36をマスクとし、エッチングして分離されたSOI層33に、例えばリンイオンをn型不純物として注入し、前記溝37より不純物を前記エッチングして分離されたSOI層33の所定の深さから前記エッチングして分離されたSOI層底面までの領域に導入する工程と、次に、前記第2フォトレジストパターン38を除去した後、前記エッチングして分離されたSOI層33の不純物を導入した領域のみを選択的にエッチング除去し、空洞40を形成する工程」は、本願補正発明の「前記層間絶縁膜をイオン注入マスクとして用いて前記フィン活性領域の中心部分に不純物をイオン注入して埋没不純物領域を形成する段階と、前記埋没不純物領域を選択的に除去して前記第1及び第2活性領域にブリッジ形状に連結される第3活性領域を形成する段階」に相当する。

そうすると、両者は、
「電界効果トランジスタの製造方法において、
互いに離隔され、半導体基板の上層を支持する下層の表面上部から突出した第1及び第2活性領域を形成する段階と、
前記下層の表面上部と垂直に離隔され、前記第1及び第2活性領域の間を連結するブリッジ形状の第3活性領域を形成する段階と、
前記第3活性領域を覆うゲート絶縁膜を形成した後、前記第3活性領域がチャンネルとして機能するようにゲート電極を前記ゲート絶縁膜に形成する段階と、を含み、
前記第1及び第2活性領域を形成する段階と前記第3活性領域を形成する段階とは、
前記半導体基板の下層から突出するフィン活性領域を形成する段階と、
前記フィン活性領域の両端の前記第1及び第2活性領域の上部に層間絶縁膜を形成する段階と、
前記層間絶縁膜をイオン注入マスクとして用いて前記フィン活性領域の中心部分に不純物をイオン注入して埋没不純物領域を形成する段階と、
前記埋没不純物領域を選択的に除去して前記第1及び第2活性領域にブリッジ形状に連結される第3活性領域を形成する段階と、を含み、
前記半導体基板は、前記下層と、前記下層の上に配置されて単結晶シリコン膜よりなる上層とを含み、
前記第3活性領域が前記上層から形成され、
前記フィン活性領域を形成する段階は、
前記半導体基板上にマスク膜を形成する段階と、
前記マスク膜を食刻マスクとして用いて前記半導体基板の下層が露出されるように前記半導体基板の上層を除去して前記フィン活性領域を形成する段階と、を含み、
前記半導体基板の前記第1及び第2活性領域及び前記第1及び第2活性領域と同一高さに形成された前記第3活性領域を含む、
電界効果トランジスタの製造方法。」
の点で一致するものの、次の点で相違する。

*相違点1:本願補正発明が「半導体基板の上層を除去して前記フィン活性領域を形成する段階」に用いるマスクとして「ハードマスク膜」用いているのに対して、刊行物1発明は、「フォトレジスト」を用いている点。

*相違点2:本願補正発明が、「前記半導体基板は導電性バルク基板であり」、「前記上層は前記導電性バルク基板の上方の一部が食刻されて形成され」、「前記下層は前記上層に接して支持する前記導電性バルク基板の下方の残部であり、前記下層と前記第1乃至第3活性領域とは同一物質である」のに対して、刊行物1発明では、半導体基板として「SOI基板」を用いており、半導体基板の上層が「SOI層」である単結晶シリコン層であり、「下層」が、シリコン基板31及び酸化膜32から形成されている点。

(イ)判断
ここで、上記各相違点1、2について検討する。
a 相違点2について
フィン状或いは衝立状のチャネル層を有する電界効果トランジスタ(FET)において、チャネル層を、SOI基板上層のシリコン層及びバルクの単結晶シリコン基板自体の両者を選択的構成として列記すること、さらに、選択の際に性能のみならず、コストの点等をも考慮することは、刊行物2、3に記載されている技術事項のように、周知である。
刊行物1発明においても、厚いソース・ドレイン領域と薄いチャネル領域とを、同一のシリコン層において形成しタMOSトランジスタとすればよいのであるから、コスト等必要に応じて、SOI基板に変えて、刊行物2,3に記載された周知の選択肢としてのバルクの単結晶シリコン基板を採用することは、当業者ならば容易に想到し得た事項である。

b 相違点1について
単結晶シリコンをエッチングする際のパターニングマスクとして、フォトレジスト或いはハードマスクは、何れも周知のマスク材料であり、適宜必要に応じて選択されうる材料であり、バルクの単結晶シリコン基板自体をエッチングによりパターニングする際に用いるマスクとして二酸化シリコン或いは窒化シリコン等のハードマスク用いることは、刊行物2に記載のように周知の事項である。
一方、刊行物1発明におけるSOI基板を、エッチングする際のマスクとしてフォトレジストが例示されているものの、フォトレジストを必須とすべき説明が刊行物1にはなされておらす、適宜周知のマスクを用いればよいことは明らかである。
したがって、刊行物1発明において、SOI基板に変えて、刊行物2,3等に周知の選択肢である単結晶シリコン基板を採用するに際して、刊行物2に記載された周知のハードマスクを用いることは当業者の選択的な設計事項にすぎず、当業者ならば容易に想到し得た事項である。

c そして、上記相違点1及び2に基づいて、本願補正発明により得られる作用効果も、刊行物1発明及び刊行物2,3に記載された周知の技術から当業者であれば予測できた範囲のものであって、格別のものとはいえない。

d したがって、本願補正発明は、刊行物1に記載された発明及び刊行物2,3に記載された周知技術に基いて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。

(3)まとめ
よって、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3 本願発明について
1 本願発明
平成24年 7月30日付けの手続補正は上記のとおり却下されたので、本願の請求項1及び2に係る発明は、本件補正前の特許請求の範囲の請求項1?3に記載されたとおりのものであるところ、請求項1に係る発明(以下、「本願発明」という。)は、請求項1に記載された次のとおりのものである。
なお、上記「第2[理 由]1」における請求項1のなお書きで指摘したように、本願補正発明における「第3不純物領域」及び「電解効果トランジスタ」は、共に誤記であることが明らかであるので、本願発明においても、「第3不純物領域」は、「第3活性領域」と、また、「電解効果トランジスタ」は、「電界効果トランジスタ」と、それぞれ同一のものであるとして、用語を統一して以下、検討する。

「【請求項1】
電界効果トランジスタの製造方法において、
互いに離隔され、前記半導体基板の上層を支持する下層の表面上部から突出した第1及び第2活性領域を形成する段階と、
前記下層の表面上部と垂直に離隔され、前記第1及び第2活性領域の間を連結するブリッジ形状の第3活性領域を形成する段階と、
前記第3活性領域を覆うゲート絶縁膜を形成した後、前記第3活性領域がチャンネルとして機能するようにゲート電極を前記ゲート絶縁膜に形成する段階と、を含み、
前記第1及び第2活性領域を形成する段階と前記第3活性領域を形成する段階とは、
前記半導体基板の下層から突出するフィン活性領域を形成する段階と、
前記フィン活性領域の両端の前記第1及び第2活性領域の上部に層間絶縁膜を形成する段階と、
前記層間絶縁膜をイオン注入マスクとして用いて前記フィン活性領域の中心部分に不純物をイオン注入して埋没不純物領域を形成する段階と、
前記埋没不純物領域を選択的に除去して前記第1及び第2活性領域にブリッジ形状に連結される第3活性領域を形成する段階と、を含み、
前記半導体基板は、前記下層と、前記下層の上に配置されて単結晶シリコン膜よりなる上層とを含み、
前記第3活性領域が前記上層から形成され、
前記フィン活性領域を形成する段階は、
前記半導体基板上にハードマスク膜を形成する段階と、
前記ハードマスク膜を食刻マスクとして用いて前記半導体基板の下層が露出されるように前記半導体基板の上層を除去して前記フィン活性領域を形成する段階と、を含む
ことを特徴とする電界効果トランジスタの製造方法。」

2 引用刊行物及びその摘記事項
原査定の拒絶の理由に引用された本願の優先権主張の日前に頒布された刊行物1、2及本願の優先権主張の日前に頒布された刊行物3の摘記事項は、上記「第2 2 (2)ア 引用刊行物及びその摘記事項」に記載されたとおりである。

3 対比・判断
本願発明は、前記「第2 2 (2)イ 当審の判断」で検討した本願補正発明において、半導体基板として、「前記半導体基板は導電性バルク基板であり、前記上層は前記導電性バルク基板の上方の一部が食刻されて形成された、前記第1及び第2活性領域及び前記第1及び第2活性領域と同一高さに形成された前記第3活性領域を含み、前記下層は前記上層に接して支持する前記導電性バルク基板の下方の残部であり、前記下層と前記第1乃至第3活性領域とは同一物質である」との限定的事項が削除され、「互いに離隔され、前記半導体基板の上層を支持する下層の表面上部から突出した第1及び第2活性領域を形成する段階」における「前記半導体基板」の「前記」が指
している対象がない、不明りょうな記載が残っているものである。

そうすると、「前記半導体基板」の「前記」は、明らかな誤記であるから、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明が前記「第2 2 (2)イ 当審の判断」に記載したとおり、刊行物1に記載された発明及び刊行物2,3に記載された周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様に、刊行物1に記載された発明及び刊行物2,3に記載された周知技術に基づいて当業者が容易に発明をすることができたものである。

4 むすび
以上のとおり、本願の請求項1に係る発明は、刊行物1に記載された発明及び刊行物2,3に記載された周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができないものであり、本願の請求項2?23に係る発明については検討するまでもなく、本願は拒絶すべきものである。

よって、結論のとおり審決する
 
審理終結日 2013-03-25 
結審通知日 2013-03-26 
審決日 2013-04-08 
出願番号 特願2005-12981(P2005-12981)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 川村 裕二  
特許庁審判長 藤原 敬士
特許庁審判官 西脇 博志
恩田 春香
発明の名称 電界効果トランジスタ及びその製造方法  
代理人 実広 信哉  
代理人 渡邊 隆  

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