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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
管理番号 1278825
審判番号 不服2012-2974  
総通号数 166 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-10-25 
種別 拒絶査定不服の審決 
審判請求日 2012-02-15 
確定日 2013-09-04 
事件の表示 特願2004-369006「半導体装置」拒絶査定不服審判事件〔平成18年7月6日出願公開、特開2006-179048〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成16年12月21日の出願であって、平成22年8月2日付けの拒絶理由通知に対して同年10月5日に意見書及び手続補正書が提出されたが、平成23年10月18日付けで拒絶査定がなされた。
そして、平成24年2月15日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年4月26日付けで審尋がなされ、同年8月1日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成24年2月15日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成24年2月15日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?14を補正して、補正後の特許請求の範囲の請求項1?13とするとともに、明細書の補正を行うものであり、補正前後の請求項1は、各々次のとおりである。

(補正前)
「【請求項1】
オン時の容量とオフ時の容量とが異なる第1容量手段および第2容量手段を備え、
前記第1容量手段の一方電極の電位と、前記第2容量手段の一方電極の電位とを第1電位から第2電位へ変化させる過程で、前記第1容量手段または前記第2容量手段をオン状態からオフ状態にすることによって、前記第1容量手段の他方電極に入力される電位と、前記第2容量手段の他方電極に入力される電位との電位差を拡大して、前記第1容量手段の他方電極に入力される電位と、前記第2容量手段の他方電極に入力される電位とを比較する、半導体装置。」

(補正後)
「【請求項1】
オン時の容量とオフ時の容量とが異なる、第1導電型の第1容量手段および第1導電型の第2容量手段を備え、
前記第1容量手段の一方電極の電位と、前記第2容量手段の一方電極の電位とを第1電位から第2電位へ変化させる途中過程で、前記第1容量手段をオン状態からオフ状態にするとともに、前記第2容量手段を前記第1容量手段よりも所定の期間遅れてオン状態からオフ状態にすることによって、前記第1容量手段の他方電極に入力される電位と、前記第2容量手段の他方電極に入力される電位との電位差を拡大して、前記第1容量手段の他方電極に入力される電位と、前記第2容量手段の他方電極に入力される電位とを比較する、半導体装置。」

2.補正事項の整理
本件補正による補正事項を整理すると、次のとおりである。
(1)補正事項1
補正前の請求項1の「第1容量手段および第2容量手段を備え」を、「第1導電型の第1容量手段および第1導電型の第2容量手段を備え」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の請求項1の「前記第1容量手段の一方電極の電位と、前記第2容量手段の一方電極の電位とを第1電位から第2電位へ変化させる過程で、前記第1容量手段または前記第2容量手段をオン状態からオフ状態にすることによって、」を、「前記第1容量手段の一方電極の電位と、前記第2容量手段の一方電極の電位とを第1電位から第2電位へ変化させる途中過程で、前記第1容量手段をオン状態からオフ状態にするとともに、前記第2容量手段を前記第1容量手段よりも所定の期間遅れてオン状態からオフ状態にすることによって、」と補正して、補正後の請求項1とすること。

(3)補正事項3
補正前の請求項9を削除するとともに、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正すること。

(4)補正事項4
補正前の請求項10の「前記複数の電位差拡大回路は、第1導電型の前記第1容量手段および前記第2容量手段を含む第1電位差拡大回路と、第2導電型の前記第1容量手段および前記第2容量手段を含む第2電位差拡大回路とを含み、」を、「第1導電型の前記第1容量手段および第1導電型の前記第2容量手段を含む第1電位差拡大回路と、第2導電型の第3容量手段および第2導電型の第4容量手段を含む第2電位差拡大回路とを含む複数の電位差拡大回路を備え、」と補正して、補正後の請求項9とすること。

(5)補正事項5
補正前の請求項10の「前記第2導電型の第1容量手段」及び「前記第2導電型の第2容量手段」を、各々「前記第2導電型の第3容量手段」及び「前記第2導電型の第4容量手段」と補正して、補正後の請求項9とすること。

(6)補正事項6
補正前の請求項10の「前記第2電位差拡大回路により、前記第2導電型の第1容量手段の他方電極の前記第1電位と、前記第2導電型の第2容量手段の他方電極の前記第2電位との電位差が拡大される、」を、「前記第2電位差拡大回路により、前記第3容量手段の一方電極の電位と、前記第4容量手段の一方電極の電位とを第3電位から第4電位へ変化させる途中過程で、前記第3容量手段をオン状態からオフ状態にするとともに、前記第4容量手段を前記第3容量手段よりも所定の期間遅れてオン状態からオフ状態にすることによって、前記第2導電型の第3容量手段の他方電極の前記第1電位と、前記第2導電型の第4容量手段の他方電極の前記第2電位との電位差が拡大される、」と補正して、補正後の請求項9とすること。

(7)補正事項7
補正前の明細書の0006段落及び0016段落を補正して、各々補正後の明細書の0006段落及び0016段落とするとともに、補正前の明細書の0015段落を削除すること。

3.新規事項の追加の有無及び補正の目的の適否について
(1)補正事項1について
補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0023段落等に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。
また、補正事項1は、補正前の請求項1に係る発明の発明特定事項である「第1容量手段および第2容量手段」に対して技術的限定を加えるものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。

(2)補正事項2について
補正事項2により補正された部分は、当初明細書の0031?0033段落等に記載されているものと認められるから、補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項2は、補正前の請求項1に係る発明の発明特定事項である「前記第1容量手段の一方電極の電位と、前記第2容量手段の一方電極の電位とを第1電位から第2電位へ変化させる過程」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項2は特許法第17条の2第4項に規定する要件を満たす。

(3)補正事項3について
補正事項3は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当するから、同法同条同項に規定する要件を満たす。
また、補正事項3が特許法第17条の2第3項に規定する要件を満たすことは明らかである。

(4)補正事項4について
補正事項4により補正された部分は、当初明細書の0048?0056段落等に記載されているものと認められるから、補正事項4は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項4は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項4は、補正前の請求項9が削除されたことに伴い、補正前の請求項10の「複数の電位差拡大回路」の構成を明瞭にするものであるから、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものに該当する。

(5)補正事項5について
補正事項5により補正された部分は、当初明細書の0048段落等に記載されているものと認められるから、補正事項5は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項5は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項5は、補正前の請求項10においては不明瞭であった各「容量手段」の関係を明瞭にするものであるから、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
したがって、補正事項5は特許法第17条の2第4項に規定する要件を満たす。

(6)補正事項6について
補正事項6により補正された部分は、当初明細書の0054?0055段落等に記載されているものと認められるから、補正事項6は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項6は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項6は、補正前の請求項10に係る発明の発明特定事項である「前記第2電位差拡大回路」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項6は特許法第17条の2第4項に規定する要件を満たす。

(7)補正事項7について
補正事項7は、補正事項1?6と整合するように明細書の記載を修正するものであるから、特許法第17条の2第3項に規定する要件を満たすことは明らかである。

(8)新規事項の追加の有無及び補正の目的の適否についてのまとめ
以上検討したとおり、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、更に検討する。

4.独立特許要件について
(1)補正後の発明
本件補正による補正後の請求項1?13に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?13に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、補正後の請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものであって、再掲すると次のとおりである。

「【請求項1】
オン時の容量とオフ時の容量とが異なる、第1導電型の第1容量手段および第1導電型の第2容量手段を備え、
前記第1容量手段の一方電極の電位と、前記第2容量手段の一方電極の電位とを第1電位から第2電位へ変化させる途中過程で、前記第1容量手段をオン状態からオフ状態にするとともに、前記第2容量手段を前記第1容量手段よりも所定の期間遅れてオン状態からオフ状態にすることによって、前記第1容量手段の他方電極に入力される電位と、前記第2容量手段の他方電極に入力される電位との電位差を拡大して、前記第1容量手段の他方電極に入力される電位と、前記第2容量手段の他方電極に入力される電位とを比較する、半導体装置。」

(2)引用刊行物に記載された発明
(2-1)本願の出願日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平3-296989号公報(以下「引用例」という。)には、第1図?第4図、第8図及び第9図とともに、次の記載がある(ここにおいて、下線は当合議体が付したものである。)。

a.「〔産業上の利用分野〕
本発明はダイナミック型センスアンプに関し、特に低電圧で動作するダイナミック型センスアンプに関する。
〔従来の技術〕
半導体メモリに用いられるCMOSダイナミック型センスアンプの一例の回路図を第8図に示し、その回路の動作を説明するために各部信号の波形を第9図に示す。」(1ページ右下欄2行?10行)

b.「第3図は本発明の第2の実施例を示すダイナミック型センスアンプの回路図であり、第4図は第3の回路の各部信号の波形図である。
本実施例のセンスアンプ1aが第1図の実施例と異なるのは、カップリング用の昇圧容量に非線形容量Cuaを用いた点である。
その他の部分と駆動手順は第1図及び第2図に示した第1の実施例と同様である。
ここでいう非線形容量とは、2つの電極間の電圧の大きさによってその電極間に存在する容量値が変わるものをいっており、例えば、MOSキャパシタなどである。」(3ページ右下欄2行?13行)

c.「ここでは、印加電圧Viと容量値Ciの関係が、Ci=AViである場合を想定して以下の説明を行う。
前述の実施例で説明したようにワード線W0が選択され、メモリセルMCの記憶情報(ここでは、“0”を過程(審決注:「仮定」の誤記))をビット線B0上に読み出してスイッチ部2のトランスファゲート信号線TGを低レベルにした後、ノード線昇圧信号線Pi(審決注:「Pu」の誤記)を高レベルにする。このとき、ノード線N0,N1の電位はそれぞれの初期電位(VP-ΔV1),VPに比例して大きくなる。
これは昇圧容量CUaの大きさ(容量値)がそれの両電極間の電圧に比例して変化するためである。
従って、昇圧後のノード線N0,N1の電位差、すなわち差信号ΔV2は初期の値ΔV1より大きく、信号増幅されたことになる。
このことは、センスアンプ1aのS/Nが向上し安定動作をもたらすとともに、その動作マージンも大きくなることを示している。」(3ページ右下欄14行?4ページ左上欄13行)

d.「以上のように本実施例では、センスアンプ1aのノード線N0,N1に接続するノード線昇圧部5aの昇圧容量を非直線性容量にして、昇圧信号線Pu上の信号によりノード線N0,N1の電位を高くすることで、ノード線N0,N1間の差信号をも増幅することができ、従来のセンスアンプよりもさらに低電源電圧での動作が可能になると共に、センスアンプの正常動作マージンをも大きくすることが可能である。」(4ページ左上欄16行?右上欄4行)

(2-2)ここにおいて、摘記事項b.の「本実施例のセンスアンプ1aが第1図の実施例と異なるのは、カップリング用の昇圧容量に非線形容量Cuaを用いた点である。その他の部分と駆動手順は第1図及び第2図に示した第1の実施例と同様である。ここでいう非線形容量とは、2つの電極間の電圧の大きさによってその電極間に存在する容量値が変わるものをいっており、」という記載、摘記事項c.の「ここでは、印加電圧Viと容量値Ciの関係が、Ci=AViである場合を想定して以下の説明を行う。・・・これは昇圧容量CUaの大きさ(容量値)がそれの両電極間の電圧に比例して変化するためである。」という記載及び摘記事項d.の「以上のように本実施例では、センスアンプ1aのノード線N0,N1に接続するノード線昇圧部5aの昇圧容量を非直線性容量にして、昇圧信号線Pu上の信号によりノード線N0,N1の電位を高くすることで、ノード線N0,N1間の差信号をも増幅することができ、」という記載から、引用例の第3図に記載された「ダイナミック型センスアンプ」(以下「引用例のダイナミック型センスアンプ」という。)は、一方の「電極」が共通に「ノード線昇圧信号線Pu」に接続され、他方の「電極」が「ノード線N0」及び「ノード線N1」に各々接続され、前記他方の「電極」と前記一方の「電極」間に印加される「印加電圧Vi」に比例して「容量値Ci」が変化する「キャパシタ」からなる第1の「昇圧容量CUa」及び第2の「昇圧容量CUa」を備えていることが明らかである。

(2-3)摘記事項c.の「ここでは、印加電圧Viと容量値Ciの関係が、Ci=AViである場合を想定して以下の説明を行う。前述の実施例で説明したようにワード線W0が選択され、メモリセルMCの記憶情報(ここでは、“0”を仮定)をビット線B0上に読み出してスイッチ部2のトランスファゲート信号線TGを低レベルにした後、」という記載及び第4図に記載されている各部信号の波形図から、引用例のダイナミック型センスアンプは、時刻t1で「ワード線W0」が選択され、「メモリセルMC」の「“0”」の「記憶情報」を「スイッチ部2」を介して「ビット線B0」上に読み出して、「ノード線N0」及び「ノード線N1」の電位を各々「VP-ΔV1」及び「VP」の「初期電位」としていることが明らかであるから、その時点において、「ノード線N0」と「ノード線N1」との間に「初期の値ΔV1」の電圧差が生じているものと認められる。

(2-4)摘記事項c.の「ノード線昇圧信号線Puを高レベルにする。このとき、ノード線N0,N1の電位はそれぞれの初期電位(VP-ΔV1)、VPに比例して大きくなる。これは昇圧容量CUaの大きさ(容量値)がそれの両電極間の電圧に比例して変化するためである。従って、昇圧後のノード線N0,N1の電位差、すなわち差信号ΔV2は初期の値ΔV1より大きく、信号増幅されたことになる。このことは、センスアンプ1aのS/Nが向上し安定動作をもたらすとともに、その動作マージンも大きくなることを示している。」という記載及び第4図に記載されている各部信号の波形図から、引用例のダイナミック型センスアンプは、時刻t3で「第1の昇圧容量CUa」及び「第2の昇圧容量CUa」の一方の電極に接続された「ノード線昇圧信号線Pu」を、低レベルから高レベルに昇圧していることが明らかである。
そして、摘記事項c.の「ここでは、印加電圧Viと容量値Ciの関係が、Ci=AViである場合を想定して以下の説明を行う。・・・」という記載を参酌しつつ、「第1の昇圧容量CUa」及び「第2の昇圧容量CUa」の一方の電極に接続された「ノード線昇圧信号線Pu」を、低レベルから高レベルに昇圧する過程の動作を考えると、初めに「低レベル」であった「ノード線昇圧信号線Pu」の電位が上昇するにしたがって、「ノード線N1」と「ノード線昇圧信号線Pu」との電位差及び「ノード線N0」と「ノード線昇圧信号線Pu」との電位差はともに小さくなり、それに伴って、「ノード線N1」に接続されている第2の「昇圧容量CUa」の静電容量、及び「ノード線N0」に接続されている第1の「昇圧容量CUa」の静電容量はともに小さくなっていくが、「ノード線昇圧信号線Pu」が「低レベル」である初期状態において、「ノード線N1」と「ノード線昇圧信号線Pu」との電位差の方が「ノード線N0」と「ノード線昇圧信号線Pu」との電位差よりも「初期の値ΔV1」だけ大きいのであるから、「ノード線昇圧信号線Pu」の電圧が上昇して行く際に、「ノード線N1」に接続されている第2の「昇圧容量CUa」の静電容量が、「ノード線N0」に接続されている第1の「昇圧容量CUa」の静電容量よりも遅れて小さくなっていくことが明らかである。
そして、そのような、第2の「昇圧容量CUa」と第1の「昇圧容量CUa」とでの静電容量の小さくなり方の遅れにより、「初期の値ΔV1」が「差信号ΔV2」(ΔV2>ΔV1)に「増幅」されているものと認められる。

(2-5)摘記事項d.の「以上のように本実施例では、センスアンプ1aのノード線N0,N1に接続するノード線昇圧部5aの昇圧容量を非直線性容量にして、昇圧信号線Pu上の信号によりノード線N0,N1の電位を高くすることで、ノード線N0,N1間の差信号をも増幅することができ、従来のセンスアンプよりもさらに低電源電圧での動作が可能になると共に、センスアンプの正常動作マージンをも大きくすることが可能である。」という記載及び第4図の記載から、引用例のダイナミック型センスアンプは、時刻t4以降において、「ノード線N0」に接続されている第1の「第1の昇圧容量CUa」の他方の電極と「ノード線N1」に接続されている第2の「昇圧容量CUa」の他方の電極との間に接続されたセンスアンプ1aによって、前記増幅した差信号ΔV2を検知する構成となっていることが明らかである。

(2-6)以上を総合すると、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。

「一方の電極が共通にノード線昇圧信号線Puに接続され、他方の電極がノード線N0及びノード線N1に各々接続され、前記他方の電極と前記一方の電極間に印加される印加電圧Viに比例して容量値Ciが変化するキャパシタからなる第1の昇圧容量CUa及び第2の昇圧容量CUaを備えるダイナミック型センスアンプであって、
メモリセルMCの“0”の記憶情報をスイッチ部2を介してビット線B0上に読み出して、前記ノード線N0及び前記ノード線N1の電位を各々VP-ΔV1及びVPの初期電位として、前記ノード線N0と前記ノード線N1との間に初期の値ΔV1の電圧差を生じさせ、
次いで、前記第1の昇圧容量CUa及び前記第2の昇圧容量CUaの前記一方の電極に接続された前記ノード線昇圧信号線Puを低レベルから高レベルに昇圧することにより、前記ノード線N1に接続されている前記第2の昇圧容量CUaの静電容量を、前記ノード線N0に接続されている前記第1の昇圧容量CUaの静電容量よりも遅れて小さくし、それによって前記初期の値ΔV1を差信号ΔV2(ΔV2>ΔV1)に増幅し、
次いで、前記第1の昇圧容量CUaの他方の電極と前記第2の昇圧容量CUaの他方の電極との間に接続されたセンスアンプ1aによって、増幅した前記差信号ΔV2を検知するダイナミック型センスアンプ。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「前記他方の電極と前記一方の電極間に印加される印加電圧Viに比例して容量値Ciが変化するキャパシタからなる第1の昇圧容量CUa及び第2の昇圧容量CUa」と、補正発明の「オン時の容量とオフ時の容量とが異なる、第1導電型の第1容量手段および第1導電型の第2容量手段」とは、「電極間に印加される電圧に応じて容量『が異なる、』『第1容量手段および』『第2容量手段』」である点で一致する。

(3-2)引用発明の「『第1の昇圧容量CUa』の『一方の電極』」、「『第1の昇圧容量CUa』の『他方の電極』」、「『第2の昇圧容量CUa』の『一方の電極』」、「『第2の昇圧容量CUa』の『他方の電極』」は、各々補正発明の「『第1容量手段』の『一方電極』」、「『第1容量手段』の『他方電極』」、「『第2容量手段』の『一方電極』」、「『第2容量手段』の『他方電極』」に相当する。
そして、引用発明の「低レベル」、「高レベル」は、各々補正発明の「第1電位」、「第2電位」に相当するから、引用発明の「前記第1の昇圧容量CUa及び前記第2の昇圧容量CUaの前記一方の電極に接続された前記ノード線昇圧信号線Puを低レベルから高レベルに昇圧すること」は、補正発明の「前記第1容量手段の一方電極の電位と、前記第2容量手段の一方電極の電位とを第1電位から第2電位へ変化させる」ことに相当する。

(3-3)引用発明においては、「前記ノード線N0」、「前記ノード線N1」が、各々「『第1の昇圧容量CUa』の『他方の電極』」、「『第2の昇圧容量CUa』の『他方の電極』」に接続されていることが明らかである。
また、補正発明における「第1容量手段」及び「第2容量手段」の静電容量は、「オン状態」よりも「オフ状態」の方が小さいことが、本願の明細書の記載からも、また、そうでなければ、「前記第1容量手段の他方電極に入力される電位と、前記第2容量手段の他方電極に入力される電位との電位差を拡大して」という動作が実現できないことからも明らかである。
そして、引用発明においては、「前記第1の昇圧容量CUa及び前記第2の昇圧容量CUaの前記一方の電極に接続された前記ノード線昇圧信号線Puを低レベルから高レベルに昇圧することにより」、「前記ノード線N0」と「前記ノード線N1」との間の電位差を「初期の値ΔV1」から「ΔV2(ΔV2>ΔV1)に増幅」しているのであるから、引用発明の「前記第1の昇圧容量CUa及び前記第2の昇圧容量CUaの前記一方の電極に接続された前記ノード線昇圧信号線Puを低レベルから高レベルに昇圧することにより、前記ノード線N1に接続されている前記第2の昇圧容量CUaの静電容量を、前記ノード線N0に接続されている前記第1の昇圧容量CUaの静電容量よりも遅れて小さくし、それによって前記初期の値ΔV1を差信号ΔV2(ΔV2>ΔV1)に増幅」するという構成と、補正発明の「前記第1容量手段の一方電極の電位と、前記第2容量手段の一方電極の電位とを第1電位から第2電位へ変化させる途中過程で、前記第1容量手段をオン状態からオフ状態にするとともに、前記第2容量手段を前記第1容量手段よりも所定の期間遅れてオン状態からオフ状態にすることによって、前記第1容量手段の他方電極に入力される電位と、前記第2容量手段の他方電極に入力される電位との電位差を拡大」するという構成とは、「『前記第1容量手段の一方電極の電位と、前記第2容量手段の一方電極の電位とを第1電位から第2電位へ変化させる途中過程で、前記第1容量手段を』小さい静電容量の『状態にするとともに、前記第2容量手段を前記第1容量手段よりも所定の期間遅れて』小さい静電容量の『状態にすることによって、前記第1容量手段の他方電極に入力される電位と、前記第2容量手段の他方電極に入力される電位との電位差を拡大』」する構成である点で一致する。

(3-4)引用発明の「前記第1の昇圧容量CUaの他方の電極と前記第2の昇圧容量CUaの他方の電極との間に接続されたセンスアンプ1aによって、増幅した前記差信号ΔV2を検知する」という構成は、補正発明の「前記第1容量手段の他方電極に入力される電位と、前記第2容量手段の他方電極に入力される電位とを比較する」という構成に相当する。
また、引用発明の「ダイナミック型センスアンプ」は、補正発明の「半導体装置」に相当する。

(3-5)以上を総合すると、補正発明と引用発明とは、

「電極間に印加される電圧に応じて容量が異なる、第1容量手段および第2容量手段を備え、
前記第1容量手段の一方電極の電位と、前記第2容量手段の一方電極の電位とを第1電位から第2電位へ変化させる途中過程で、前記第1容量手段を小さい静電容量の状態にするとともに、前記第2容量手段を前記第1容量手段よりも所定の期間遅れて小さい静電容量の状態にすることによって、前記第1容量手段の他方電極に入力される電位と、前記第2容量手段の他方電極に入力される電位との電位差を拡大して、前記第1容量手段の他方電極に入力される電位と、前記第2容量手段の他方電極に入力される電位とを比較する、半導体装置。」

である点で一致し、次の点で相違する。

(相違点1)
補正発明は、「第1容量手段および第2容量手段」が「第1導電型」であるのに対して、引用発明は、「第1の昇圧容量CUa及び第2の昇圧容量CUa」が「第1導電型」であることが特定されていない点。

(相違点2)
「電極間に印加される電圧に応じて容量が異なる、第1導電型の第1容量手段および第1導電型の第2容量手段」が、補正発明では、「オン時の容量とオフ時の容量とが異なる」特性を有しているのに対して、引用発明では、「前記他方の電極と前記一方の電極間に印加される印加電圧Viに比例して容量値Ciが変化する」特性を有している点。

(相違点3)
「前記第1容量手段の一方電極の電位と、前記第2容量手段の一方電極の電位とを第1電位から第2電位へ変化させる途中過程で、前記第1容量手段を小さい静電容量の状態にするとともに、前記第2容量手段を前記第1容量手段よりも所定の期間遅れて小さい静電容量の状態にする」ことについての相違点であって、補正発明は、「前記第1容量手段をオン状態からオフ状態にするとともに、前記第2容量手段を前記第1容量手段よりも所定の期間遅れてオン状態からオフ状態にする」ものであるのに対して、引用発明はそのような構成を備えていない点。

(4)相違点についての当審の判断
(4-1)相違点1について
引用例には、上記(2)(2-1)b.に摘記したとおり、「本実施例のセンスアンプ1aが第1図の実施例と異なるのは、カップリング用の昇圧容量に非線形容量Cuaを用いた点である。・・・ここでいう非線形容量とは、・・・例えば、MOSキャパシタなどである。」と記載されており、「昇圧容量」に「MOSキャパシタ」を用いることが明記されているから、引用発明において、「第1の昇圧容量CUa」及び「第2の昇圧容量CUa」として「MOSキャパシタ」を用いることは、当業者であれば容易になし得たことである。
そして、「MOSキャパシタ」がn又はp導電型の半導体を用いるものであることは当業者の技術常識であるから、引用発明において、「第1の昇圧容量CUa」及び「第2の昇圧容量CUa」として「MOSキャパシタ」を用いることが、当業者が容易になし得たことであることと等しく、引用発明において、「第1の昇圧容量CUa及び第2の昇圧容量CUa」を「第1導電型」のものとすることは、当業者が容易になし得たことである。
したがって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-2)相違点2について
(4-2-1)上記(4-1)において検討したとおり、引用発明において、「第1の昇圧容量CUa」及び「第2の昇圧容量CUa」として「MOSキャパシタ」を用いることは、当業者が容易になし得たことである。
ところで、一般に、MOSキャパシタは、半導体、当該半導体の上に形成された絶縁膜、及び当該絶縁膜の上に形成された金属(ポリシリコン等が用いられる場合もある。以下においては、MOSFETに倣って、上記「半導体」及び上記「金属」を、各々「ソース・ドレイン」及び「ゲート」という。)からなるキャパシタであるが、当該MOSキャパシタは、ゲートとソース・ドレインとの間に印加される電圧(以下「VGS」という。)が、「しきい値」と呼ばれる値を越えるとゲートとソース・ドレインとの間の静電容量(以下「CGS」という。)が急激に増加する(逆にいえば、VGSがしきい値を下回るとCGSが急激に減少する)という特性を有しており、しきい値を越えた状態を「オン状態」と呼び、そうでない状態を「オフ状態」と呼ぶことは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例にも記載されているように、当業者の技術常識である。

a.周知例:特開平10-241357号公報
上記周知例には、図1及び3とともに次の記載がある

「【0001】
【発明の属する技術分野】本発明は、DRAM又はこれを一部に含む半導体装置に関する。」
「【0011】請求項3の半導体装置では、請求項1において、上記第2容量素子は、例えば図7に示す如く、pMOSトランジスタ(31A)であり、上記第1電極は該pMOSトランジスタのp型拡散領域であり、上記第2電極は該pMOSトランジスタのゲートである。この場合、ダミーワード線電位が上昇してpMOSトランジスタ(31A)のソース・ゲート間の電位差がこのトランジスタの敷居電圧以下になると、このトランジスタのソース・ゲート間の容量が急に小さくなる。」
「【0025】スイッチング回路33並びにダミーワード線活性化回路40及び50は、制御回路の一部である。降圧回路60は、プリチャージ電位Vprを降圧して電位Vsを生成し、電位Vsは、nMOSトランジスタ42及び52のソースに印加される。降圧回路60の構成例を図2に示す。この降圧回路60は、レベルシフト回路61と、比較回路63と、出力回路65とを備えており、安定化された電位Vsが出力される。レベルシフト回路61では、ダイオード接続されたnMOSトランジスタ611と、抵抗612とが直列接続されており、nMOSトランジスタ611のドレインにプリチャージ電位Vprが印加され、nMOSトランジスタ611のソースから、比較回路63への参照電位としてVpr-Vthが取り出される。ここにVthは、nMOSトランジスタ611の敷居電圧である。簡単化のために、nMOSトランジスタ31及び32の敷居電圧もVthに等しいとする。」
「【0033】図3(B)は、メモリセル10から‘H’を読み出す場合において、ビット線*BLの電位がVpr+Δになったときの、ダミーワード線DWL0の電位VDに対するnMOSトランジスタ31の容量CHを示している。ダミーワード線電位VDがV1=Vpr-Vth+Δより大きくなると、nMOSトランジスタ31のソース・ドレイン間がオフになって、容量CHが急に小さくなる。ダミーワード線DWL0の電位をVsからViiまで立ち上げたときに、nMOSトランジスタ31のチャンネン領域において増加する電荷量は、容量CHをダミーワード線電位VDでVsからViiまで積分した値に等しく、この電荷量に等しい電荷がビット線*BLに補われる。」

上記記載から、周知例には、nMOSトランジスタ31からなるキャパシタすなわちMOSキャパシタにおいて、一方の電極(ゲート電極)が接続されているビット線*BLの電位がVpr+Δである場合に、他方の電極(ソース・ドレイン電極)が接続されているダミーワード線の電位がV1=Vpr-Vth+Δより大きくなる、換言すれば、一方の電極と他方の電極との電位差がVth(敷居電圧(しきい値))より小さくなると、トランジスタがオフとなり、静電容量CHが小さくなることが記載されているものと認められる。

(4-2-2)したがって、引用発明において、「第1の昇圧容量CUa」及び「第2の昇圧容量CUa」として「MOSキャパシタ」を用いた場合においては、当然に、「第1の昇圧容量CUa」及び「第2の昇圧容量CUa」が「オン時の容量とオフ時の容量とが異なる」特性を有することとなるから、引用発明において、「第1の昇圧容量CUa」及び「第2の昇圧容量CUa」として「MOSキャパシタ」を用いることが、当業者が容易になし得たことであることと等しく、引用発明において、「第1の昇圧容量CUa」及び「第2の昇圧容量CUa」が「オン時の容量とオフ時の容量とが異なる」特性を有するものとすることは、当業者が容易になし得たことである。
したがって、相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-3)相違点3について
(4-3-1)上記(4-1)において検討したとおり、引用発明において、「第1の昇圧容量CUa」及び「第2の昇圧容量CUa」として「MOSキャパシタ」を用いることは、当業者が容易になし得たことである。
また、上記(4-2)において検討したとおり、一般に、MOSキャパシタは、ゲートとソース・ドレインとの間に印加される電圧VGSが、しきい値を越えるとゲートとソース・ドレインとの間の静電容量CGSが急激に増加する(逆にいえば、VGSがしきい値を下回るとCGSが急激に減少する)という特性を有しており、しきい値を越えた状態を「オン状態」と呼び、そうでない状態を「オフ状態」と呼ぶことは当業者の技術常識である。

(4-3-2)そして、引用発明は、「前記第1の昇圧容量CUa及び前記第2の昇圧容量CUaの前記一方の電極に接続された前記ノード線昇圧信号線Puを低レベルから高レベルに昇圧することにより、前記ノード線N1に接続されている前記第2の昇圧容量CUaの静電容量を、前記ノード線N0に接続されている前記第1の昇圧容量CUaの静電容量よりも遅れて小さくし、それによって前記初期の値ΔV1を差信号ΔV2(ΔV2>ΔV1)に増幅」するものであるから、引用発明において、「第1の昇圧容量CUa」及び「第2の昇圧容量CUa」として、上に述べたような特性を有する「MOSキャパシタ」を用いた場合においては、「前記第1の昇圧容量CUa及び前記第2の昇圧容量CUaの前記一方の電極に接続された前記ノード線昇圧信号線Puを低レベルから高レベルに昇圧する」という過程で、「前記ノード線N1に接続されている前記第2の昇圧容量CUaの静電容量」が、「前記ノード線N0に接続されている前記第1の昇圧容量CUaの静電容量」よりも遅れて小さくなるように、「MOSキャパシタ」のしきい値を設定すること、換言すれば、補正発明のように、「前記第1容量手段をオン状態からオフ状態にするとともに、前記第2容量手段を前記第1容量手段よりも所定の期間遅れてオン状態からオフ状態にする」ことは、「前記初期の値ΔV1を差信号ΔV2(ΔV2>ΔV1)に増幅」するという所期の機能を実現するために、当業者であれば当然になし得たことである。
したがって、相違点3は、当業者が容易になし得た事項の範囲に含まれる程度のものである。

(4-4)相違点についての判断のまとめ
以上検討したとおり、補正発明と引用発明との相違点は、いずれも技術常識を勘案することにより当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、技術常識を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものである。

(5)独立特許要件についてのまとめ
以上のとおりであるから、補正発明は、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。
したがって、本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成24年2月15日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?14に係る発明は、平成22年10月5日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?14に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。
一方、本願の出願日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平3-296989号公報(引用例)には、前記第2.4.(2)に記載したとおりの事項及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的事項を付加した発明である補正発明は、前記第2.4.において検討したとおり、技術常識を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、技術常識を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-03-18 
結審通知日 2013-03-19 
審決日 2013-04-17 
出願番号 特願2004-369006(P2004-369006)
審決分類 P 1 8・ 575- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 堀田 和義  
特許庁審判長 北島 健次
特許庁審判官 小野田 誠
池渕 立
発明の名称 半導体装置  
代理人 宮園 博一  

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