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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1278846
審判番号 不服2012-12843  
総通号数 166 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-10-25 
種別 拒絶査定不服の審決 
審判請求日 2012-07-05 
確定日 2013-09-04 
事件の表示 特願2007-523257「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成19年 1月 4日国際公開、WO2007/000808〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成17年6月28日を国際出願日とする出願であって、平成23年11月2日付けの拒絶理由通知に対して、平成24年2月7日に手続補正書及び意見書が提出されたが、同年2月27日付けで拒絶査定がなされた。
そして、同年7月5日に審判請求がなされるとともに手続補正書が提出され、その後、同年11月19日付けで審尋がなされ、平成25年2月20日に回答書が提出された。

第2 補正の却下の決定

[補正の却下の決定の結論]
平成24年7月5日に提出された手続補正書による補正を却下する。

[理由]
1 補正の内容
平成24年7月5日に提出された手続補正書による補正(以下「本件補正」という。)は、平成24年2月7日に提出された手続補正書により補正された本件補正前(以下「本件補正前」という)の特許請求の範囲の請求項1?17を補正して、本件補正後の特許請求の範囲の請求項1?17とするものであり、本件補正前の請求項1、8及び本件補正後の請求項1、8については、以下のとおりである。

(補正前)
「【請求項1】
半導体基板内に形成されたビットラインと、
前記ビットライン上に前記ビットラインの長手方向に連続して設けられた絶縁膜ラインと、
前記ビットライン間の前記半導体基板上に設けられたゲート電極と、
前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在したワードラインと、
前記ビットライン間であり前記ワードライン間の前記半導体基板に形成されたトレンチ部と、を具備し、
前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である、半導体装置。」

「【請求項8】
半導体基板内のビットラインを形成する工程と、
前記ビットライン上に前記ビットラインの長手方向に連続して形成された絶縁膜ラインであって、前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である、前記絶縁膜ラインを形成する工程と、
前記ビットライン間の前記半導体基板上にゲート電極を形成する工程と、
前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在するワードラインを形成する工程と、
前記ビットライン間であり前記ワードライン間の前記半導体基板に、トレンチ部を形成する工程と、を有し、
前記トレンチ部を形成する工程は、少なくとも前記絶縁膜ラインをマスクに前記半導体基板をエッチングする工程を含む半導体装置の製造方法。」

(補正後)
「【請求項1】
半導体基板内に形成されたビットラインと、
前記ビットライン上に前記ビットラインの長手方向に連続して設けられた絶縁膜ラインと、
前記ビットライン間の前記半導体基板上に設けられたゲート電極と、
前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在したワードラインと、
前記ビットライン間であり前記ワードライン間の前記半導体基板に、前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることで形成されたトレンチ部と、を具備し、
前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である、半導体装置。」

「【請求項8】
半導体基板内のビットラインを形成する工程と、
前記ビットライン上に前記ビットラインの長手方向に連続して形成された絶縁膜ラインであって、前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である、前記絶縁膜ラインを形成する工程と、
前記ビットライン間の前記半導体基板上にゲート電極を形成する工程と、
前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在するワードラインを形成する工程と、
前記ビットライン間であり前記ワードライン間の前記半導体基板に、前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることでトレンチ部を形成する工程と、を有し、
前記トレンチ部を形成する工程は、少なくとも前記絶縁膜ラインをマスクに前記半導体基板をエッチングする工程を含む半導体装置の製造方法。」

なお、下線は補正箇所を明示するために審判請求人が付したものである。

2 補正事項の整理
本件補正による補正事項を整理すると、次のとおりである。
〈補正事項1〉
本件補正前の請求項1の「前記ビットライン間であり前記ワードライン間の前記半導体基板に形成されたトレンチ部」を、本件補正後の請求項1の「前記ビットライン間であり前記ワードライン間の前記半導体基板に、前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることで形成されたトレンチ部」とする。

〈補正事項2〉
本件補正前の請求項8の「前記ビットライン間であり前記ワードライン間の前記半導体基板に、トレンチ部を形成する工程」を、本件補正後の請求項8の「前記ビットライン間であり前記ワードライン間の前記半導体基板に、前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることでトレンチ部を形成する工程」とする。

3 新規事項の追加の有無についての検討
(1)上記補正事項1によって、補正前の請求項1の「前記ビットライン間であり前記ワードライン間の前記半導体基板に形成されたトレンチ部」が、「前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることで」形成されたトレンチであることが限定され、上記補正事項2によって、補正前の請求項8の「前記ビットライン間であり前記ワードライン間の前記半導体基板に、トレンチ部を形成する工程」が、「前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることで」トレンチ部を形成する工程であることが限定されている。
以下、両補正事項1、2に共通する、「ビットライン間であり」「ワードライン間の」「半導体基板」に「トレンチ部を形成する」にあたり、「ビットラインをマスクとして用いて」「半導体基板をエッチングすることで」形成することを限定する補正が、本願の願書に最初に添付した明細書、特許請求の範囲、又は図面(以下「当初明細書等」という。)に記載された事項の範囲内においてなされたものであるか否かについて検討する。

(2)当初明細書等において、「トレンチ部」の形成について記載されているのは、次の箇所である(ここにおいて、下線は当合議体が付与したものである。以下同じ。)。

a.「【0022】
本発明は、半導体基板内のビットラインを形成する工程と、前記ビットライン上に前記ビットラインの長手方向に連続して形成された絶縁膜ラインを形成する工程と、前記ビットライン間の前記半導体基板上にゲート電極を形成する工程と、前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在するワードラインを形成する工程と、前記ビットライン間であり前記ワードライン間の前記半導体基板に、トレンチ部を形成する工程と、を有し、前記トレンチ部を形成する工程は、少なくとも前記絶縁膜ラインをマスクに前記半導体基板をエッチングする工程を含む半導体装置の製造方法である。本発明によれば、トレンチ部を形成することにより、ワードラインの両側の半導体基板に電流が流れることはない。これより、ワードライン両側のONO膜に電荷がトラップされることはない。よって、ワードライン間隔を狭くすることができ、メモリセルの微細化が可能な半導体装置の製造方法を提供することができる。」

b.「【0053】
図10を参照し、フォトレジスト46をマスクに、第2の金属層20a、第1の金属層16aおよびONO膜12をエッチングする。さらに、ビットライン14間でありワードライン20間の半導体基板10に深さ40nmのトレンチ部22を形成する。このとき、図10(a)のように、ワードライン20間の領域では、第2の金属層20aおよびビットライン14間の第1の金属層16aがエッチングされる。さらに、ビットライン14間の半導体基板10にトレンチ部22が形成される。ビットライン14上には絶縁膜ライン18が設けてある。絶縁膜ライン18は、酸化シリコン膜で構成されている。そこで、酸化シリコン膜に対し多結晶シリコン膜等からなる第2の金属層20aおよび第1の金属層16aを選択的にエッチングすることにより、絶縁膜ライン18を残存させることができる。これにより、半導体基板10にトレンチ部22を形成する際も、ビットライン14がエッチングされることを防止することができる。
【0054】
図10(b)のように、ワードライン20を形成する領域は第1の金属層16aおよび第2の金属層20aが残存し、ゲート電極16およびワードライン20となる。よって、ビットライン14間の半導体基板10上にゲート電極16が形成され、ゲート電極16に接し、ビットライン14幅方向に延在するワードライン20が形成される。さらに、ビットライン14の間でありワードライン20の間の半導体基板10にトレンチ部22が形成される。トレンチ部22の形成は少なくとも絶縁膜ライン18をマスクに半導体基板10をエッチングすることにより形成される。」

c.「【0056】
以上、説明したように、第1の金属層16aに形成された開口部48により、ビットライン14と絶縁膜ライン18をセルフアラインで形成する。さらに、その上に、第2の金属層20aを形成する。そして、ワードライン20、ゲート電極16およびトレンチ部22を形成するためのエッチングを、同一のマスクを用い行う。これにより、ワードライン20、ゲート金属16およびトレンチ部22がセルフアラインで形成できる。よって、製造工程の削減を行うことができる。さらに、露光時の合わせずれを考慮する必要がなくメモリセルの微細化を行うことができる。」

d.図10(a)は、実施例1に係るフラッシュメモリのメモリセルの上視図である図4のA-Aにおける工程途中の断面図であって、ワードライン20がない部位の絶縁膜ライン18の幅方向の断面図である。この図10(a)からは、絶縁膜ライン18及びビットライン14からなる凸部に覆われていない半導体基板10にトレンチ22が形成されていること、そして、絶縁膜ライン18とビットライン14の幅方向側面と、トレンチ22の同方向側面が、略同一面を形成していることが見て取れる。
また、図10(c)は、同図4のD-Dにおける工程途中の断面図であって、ワードライン20の延長方向に垂直な方向の断面図である。この図10(c)からは、ワードライン20及びゲート電極16からなる凸部に覆われていない半導体基板10にトレンチ22が形成されていることが見て取れる。
したがって、これら図面の記載事項は、摘記した上記b.の記載「ビットライン14の間でありワードライン20の間の半導体基板10にトレンチ部22が形成される。トレンチ部22の形成は少なくとも絶縁膜ライン18をマスクに半導体基板10をエッチングすることにより形成される。」と整合している。

(3)上記a.?d.の摘記事項を総合すると、「トレンチ部」の製造に関して、当初明細書等に記載された事項は、次のとおりと認められる。

トレンチ部22が、「ビットライン14の間でありワードライン20の間の半導体基板10に形成されるにあたり、トレンチ部22の形成は少なくとも絶縁膜ライン18をマスクに半導体基板10をエッチングすることにより形成される」ものであること。

(4)したがって、明細書の上記摘記箇所には、半導体基板にエッチングによってトレンチ部を形成するにあたり、「ビットライン」をマスクとして使用することは記載されておらず、「少なくとも絶縁膜ライン」をマスクとして使用することが記載されている。

(5)また、当初明細書等の全体を精査しても、「ビットライン間であり」「ワードライン間の」「半導体基板」に「トレンチ部」を形成するにあたり、「ビットラインをマスクとして用いて」「半導体基板をエッチングすることで形成」することを当業者が認識できる記載は見いだせない。

(6)したがって、請求項1において「前記ビットライン間であり前記ワードライン間の前記半導体基板に形成されたトレンチ部」について、「前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることで形成された」点で限定する補正と、請求項8において「前記ビットライン間であり前記ワードライン間の前記半導体基板に、トレンチ部を形成する工程」について、「前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることでトレンチ部を形成する」点で限定する補正は、「当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないもの」ではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。
したがって、上記補正事項1及び補正事項2は、特許法第17条の2第3項の規定に違反している。

(7)新規事項の追加の有無についての検討のまとめ
以上検討したとおり、補正事項1及び補正事項2は、特許法第17条の2第3項の規定に違反しているから、本件補正は、特許法第17条の2第3項の規定に違反するので、特許法159条1項において読み替えて準用する同法53条1項の規定により却下すべきものである。

(8)平成24年7月5日に提出された手続補正書の誤記について
請求人は上記回答書において、「前記ビットラインをマスクとして用いて前記半導体基板をエッチングする」における「ビットライン」は「絶縁膜ライン」の誤記である旨主張している。そして、上記(2)?(7)で検討したように、「前記ビットラインをマスクとして用いて前記半導体基板をエッチングする」における「ビットライン」を「絶縁膜ライン」とすれば、新規事項の追加とならないことは明らかである。
そこで、仮に、請求人が上記回答書で主張するように、上記補正事項1及び補正事項2の「ビットライン」が「絶縁膜ライン」であるとした場合について、以下において予備的に検討を行う。なお、補正事項1及び補正事項2の「ビットライン」を「絶縁膜ライン」とした本件補正を、以下、「誤記を修正した本件補正」という。

(9)誤記を修正した本件補正について新規事項の追加の有無と補正目的の適否についての検討
誤記を修正した本件補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは、上記(1)?(4)の検討から明らかである。したがって、誤記を修正した本件補正は、特許法第17条の2第3項に規定する要件を満たしている。
また、誤記を修正した本件補正は、請求項1及び請求項8に記載された「トレンチ部」が「絶縁膜ラインをマスクとして用いて」「半導体基板をエッチングすることで形成」される点で技術的に限定しようとするものであるから、誤記を修正した本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下「特許法第17条の2第4項」という。)第2号に掲げる特許請求の範囲の減縮を目的とするものでもある。

以上検討したとおり、誤記を修正した本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。

誤記を修正した本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、誤記を修正した本件補正による補正後の特許請求の範囲に記載された事項により特定される発明が、特許出願の際独立して特許を受けることができるものか(平成18年法律55号改正附則3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項(以下「特許法第126条第5項」という。)に規定する独立特許要件を満たすか)否かを、更に検討する。

4 独立特許要件を満たすか否かの検討
(1)本願補正発明
誤記を修正した本件補正による補正後の請求項1?17に係る発明は、誤記を修正した本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?17に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明は、請求項1に記載されている事項により特定される以下のとおりのもの(以下「本願補正発明」という。)である。

【本願補正発明】
「【請求項1】
半導体基板内に形成されたビットラインと、
前記ビットライン上に前記ビットラインの長手方向に連続して設けられた絶縁膜ラインと、
前記ビットライン間の前記半導体基板上に設けられたゲート電極と、
前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在したワードラインと、
前記ビットライン間であり前記ワードライン間の前記半導体基板に、前記絶縁膜ラインをマスクとして用いて前記半導体基板をエッチングすることで形成されたトレンチ部と、を具備し、
前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である、半導体装置。」

なお、下線は誤記の修正箇所を明示するために当合議体が付したものである。

(2)引用例の表示
引用例1:米国特許第5168334号明細書
引用例2:特開昭63-170969号公報

(3)引用例1の記載、引用発明と引用例2の記載
(3-1)引用例1の記載
原査定の拒絶の理由において引例4として引用された、本願の国際出願日前に外国において頒布された刊行物である、米国特許第5168334号明細書(以下「引用例1」という。)には、「Non-volatile semiconductor memory(当審訳:不揮発性半導体メモリ)」(発明の名称)に関して、図7?図11とともに、次の記載がある。(ここにおいて、翻訳は当合議体が作成したものである。なお、下線は当合議体が付加したものである。以下同様。)

ア.TECHNICAL FIELD OF THE INVENTION(発明の技術分野)
a.「The present invention relates in general to semiconductor memories and methods of fabrication thereof, and more particular relates to electrically erasable read-only memories and methods of fabrication thereof.」(第1欄第11行?第14行。(なお、行数は、頁中央に付された行番号に基づく。以下同様。)当審訳:本発明は、一般的には、半導体メモリとその製造方法に関するものであり、より特別には、電気的に消去可能なリード・オンリー・メモリとその製造方法に関するものである。)

イ.DETAILED DESCRIPTION OF THE INVENTION(発明の詳細な説明)
b.「FIGS. 7-11 illustrate another embodiment of the invention. In this embodiment, the EEPROM memory cell requires even less wafer area, as no thick field oxide growth is required, nor is the out diffusion of semiconductor bit lines of concern. In addition, in this embodiment, the bit line sheet resistance is reduced, thus removing the need for bit line contacts within the array. Such considerations require additional lateral wafer area and thereby place constraints on the area allocated for each memory cell.」(第6欄第49行?第58行。当審訳:図7-11では、この発明の別の実施例を説明します。この実施例では、厚いフィールド酸化物を成長させる必要がないので、EEPROMメモリセルはあまり多くのウエハ領域を必要とせず、半導体ビットラインの外方拡散についての懸念もありません。さらに、この実施例では、ビット・ラインのシート抵抗は低減され、それにより、アレイ内にビットラインコンタクトを形成する必要がなくなります。このような考察によれば、付加的な側方のウエハ領域、およびそのために各メモリセルに割り付けられたエリアについての場所に関する制約が要求されます。)

c.「With regard to FIG. 7, the P-type silicon substrate layer 78 has formed thereon the thermally grown layer of silicon oxide 80 and LPCVD silicon nitride layer 82. The wafer is steam-sealed to form the upper silicon oxide layer 84. The thicknesses of such layers may be formed to the depths noted above. Next, a doped layer of polysilicon is deposited over the wafer to a depth of about 4,000 angstroms. The polysilicon layer is patterned to form conductive blocks 86 and 87, with openings 88, 90 and 92 thenbetween.」(第6欄第59行?第68行。当審訳:図7に関して、P型シリコン基板層78には、その上に、酸化シリコン層80およびLPCVD窒化シリコン層82からなる熱によって成長させた層が形成されています。このウエハは蒸気によって密封されて、上部シリコン酸化膜層84が形成されます。そのような層の厚さは上述した厚さに形成されてもよい。次に、ポリシリコンのドープ層は約4,000Åの厚さでウェーハ上に堆積されます。このポリシリコン層はパターニングされて、導電性のブロック86および87が、これらブロックの間の開口88、90および92と共に形成されます。)

d.「A heavy dosage of arsenic is then implanted 94 into the wafer forming heavily doped N-type areas 96, 98 and 100. The patterned polysilicon conductive blocks 86 and 87 are used for connecting to conductive word lines which are common to other similar memory cells in the rows. Also, the patterned polysilicon blocks 86 and 87 function as masks to prevent the arsenic implant from reaching the underlying areas of the P-type layer 78. The wafer is then subjected to an etch for removing the oxide-nitride-oxide layers 80-84 which are not covered by the polysilicon connecting blocks 86 and 87. With this technique, the remaining oxide-nitride-oxide layers are self-aligned with respect to the side edges of the overlying polysilicon connecting blocks 86 and 87. At this point, standard techniques can be used to silicide the bit line areas 96, 98 and 100, thereby reducing the bit line sheet resistance from the typical 30 ohms/square to on the order of only one ohm/square. Such a reduction in bit line sheet resistance totally removes the need for bit line contacts within the array area. Steps for siliciding the bit lines are not shown in order to simplify the discussion.」(第7欄第1行?第22行。当審訳:それから、高い注入量のヒ素が、高ドープN型領域96、98および100を形成するウェーハに注入94されます。パターニングされたポリシリコンからなる導電性のブロック86および87が、他の類似のメモリセルに共通である、行方向の導電性のワードラインに接続するために使用されます。さらにパターニングされたポリシリコンブロック86と87は、注入されたヒ素がP型層78の下層の領域に到達することを防ぐためのマスクとして機能します。その後、ウェーハは、ポリシリコン連結ブロック86および87によってカバーされない酸化物-窒化物-酸化物層80-84を削除するためにエッチングされることになります。この技術で、残る酸化物-窒化物-酸化物層は、上層にあるポリシリコン連結ブロック86および87のサイドエッジに関して自己整合されます。このポイントでは、標準的な技術が、ビットラインエリア96、98および100をシリサイド化するために使用でき、このことにより、ビットラインシート抵抗を、典型的な30Ω/□からたった1Ω/□のオーダーに減らすこととなります。ビットラインシート抵抗におけるそのような低減は、アレイ領域内にビットラインコンタクトを形成する必要をなくします。ビットラインをシリサイド化するためのステップは議論を単純化するために示されません。)

e.「With reference now to FIG. 8, a thick layer 102 of conformal silicon oxide is deposited over the surface of the wafer, to a depth of about 5,000 angstroms. A conformal silicon oxide is especially advantageous for use as the deposited layer 102. A conformal silicon oxide, such as tetra-ethoxysilane (TEOS) is suitable for the deposition oxide layer 102. A layer of photoresist 104 is then spun over the surface of the wafer for filling the contoured surface of the conformal silicon oxide layer 102, and for providing a flat top surface. An etching process is then employed for etching the photoresist 104 and the conformal silicon oxide layer 102 at the same rate. When such an etch is conducted, the removal of material proceeds uniformally downwardly, until the polysilicon connecting blocks 86 and 87 are reached. The result is a planarized surface of the memory array. The wafer may be heated to a temperature effective to anneal the implant and activate the impurities to form diffused regions 106, 108 and 110. The diffused bit line regions 106-110 are elongate and are associated with other cells in the columns of the memory array.」(第7欄第23行?第43行。当審訳:さて、図8を参照すると、コンフォーマルな酸化シリコンの厚い層102は約5,000Åの厚さでウェーハの表面に堆積されます。コンフォーマルな酸化シリコンは、堆積された層102として使用するのに特に有利です。テトラエトキシシラン(TEOS)のような、コンフォーマルな酸化シリコンは堆積される酸化層102に適しています。その後、フォトレジスト104の層は、コンフォーマルな酸化シリコン層102の起伏のある表面を満たして、平坦な表面を形成するために、ウェーハの表面に回転塗布されます。その後、エッチングプロセスは、フォトレジスト104およびコンフォーマルな酸化シリコン層102を同じレートでエッチングするのに使用されます。そのようなエッチングが実施されると、ポリシリコン連結ブロック86および87に到達するまで、材料の除去は均一に下方へ進行します。その結果、平坦化されたメモリアレイの表面となります。ウェーハは、注入領域をアニールし、かつ拡散領域106、108および110を形成するために不純物を活性化するのに有効な温度に加熱してもよい。拡散ビットライン領域106-110は、伸長されて、メモリアレイのカラムの他のセルと対応づけられます。)

f.「FIG. 9 illustrates the wafer of the alternative embodiment of the invention, after the planarizing etch, as described above. As noted, the top surface of the polysilicon connecting blocks 86 and 87 are planarized with respect to the top surface of the conformal silicon oxide 102, forming isolated oxide areas 112, 114 and 116.」(第7欄第44行?第49行。当審訳:図9は、上述した平坦化エッチングの後の、この発明のこの別の実施例のウェーハを表している。上述のとおり、ポリシリコン連結ブロック86および87の頂部表面は、分離された酸化物エリア112、114および116を形成している、コンフォーマルな酸化シリコン102の頂部表面に対して平坦化される。)

g.「With reference now to FIG. 10, a second layer 118 of doped polysilicon is deposited over the surface of the wafer and patterned to define a word line extending in common with a number of other memory cells of the row. Importantly, the polysilicon word line 118 is in electrically contact with the first polysilicon layer forming the conductive connecting blocks 86 and 87. Thus, when an address signal is applied to the word line 118, such signal is applied simultaneously to the polysilicon connecting blocks 86 and 87 which function as gate conductors. All memory cells connected to the word line 118 which are not programmed with a concentrated charge on the silicon nitride layer 82 will conduct and present a low impedance between the associated pair of bit lines. Those memory cells in the row which are programmed so as to have a concentrated charge on the silicon nitride layer 82 will not be made conductive and thus will present a high impedance between the associated bit lines.」(第7欄第50行?第68行。当審訳:さて、図10を参照すると、ドープしたポリシリコンの第2の層118はウェーハの表面を覆うように堆積され、パターン化されることにより、行方向の他の多くのメモリセルに共通に伸びるワードラインを定義します。重要なことには、ポリシリコン・ワードライン118は、導電性の連結ブロック86および87を形成する第1のポリシリコン層と電気的に接続します。このように、アドレス信号がワードライン118に適用されると、そのような信号は、ゲート導体として機能するポリシリコン連結ブロック86および87に同時に適用されます。窒化シリコン層82に蓄積された電荷によってプログラムされていない、ワードライン118に接続された全てのメモリセルは導通し、当該セルと関連するビットラインペアの間は低インピーダンスを示すことになるでしょう。窒化シリコン層82に蓄積された電荷を持つようにプログラムされている、行の中のメモリセルは、導通せず、当該セルと関連するビットラインの間は高インピーダンスを示すでしょう。)

h.「The advantage presented by the embodiment of FIG. 10 is that no thick silicon oxide need be grown to electrically isolate adjacent memory cells. By eliminating the thick thermally grown silicon oxide, the associated bird's beak does not form around the edges of the oxide, thereby requiring additional lateral wafer area. In addition, the high temperatures required for growing the thick silicon oxide is not required, and thus lateral out diffusion of impurity regions, such as the diffused bit lines, does not occur. Also, since the bit lines can be silicided using prior art techniques, the need for contacts within the array area is removed. Utilizing the photolithography design rules set forth above, a memory cell fabricated according to the planarized process would require only about four square microns of wafer area. With such a cell area, it is possible to fabricate a four megabit EEPROM memory chip. 」(第8欄第1行?第17行。当審訳:図10の実施例によって示された利点は、隣接するメモリセルを電気的に分離するために、厚い酸化シリコンを形成する必要が全くないということです。熱成長させた厚い酸化シリコンを排除することによって、関連する「バーズビーク」は、追加的な側方のウェーハ領域を要求するような、酸化物のエッジのまわりで生成することがなくなります。さらに、厚い酸化シリコンを形成するために要求される高温を必要とせず、したがって、拡散ビットラインのような不純物領域からの、側方への拡散が生じません。さらに、ビットラインは先行技術を使用することによってシリサイド化することができるので、アレイ領域内のコンタクトの必要がなくなります。上に述べられたフォトリソグラフィーのデザインルールを利用して、平坦化されたプロセスによって作り上げられた1つのメモリセルは、ウェーハ・エリアのわずか4平方ミクロンぐらいを要求するのみでしょう。そのようなセル面積で、4メガビットのEEPROMメモリーチップを作り上げることが可能です。)

i.「FIG. 11 illustrates a sectioned portion of an EEPROM array of the invention, illustrating four memory cells constructed in accordance with the alternate embodiment of the invention. Significantly, because the word lines and bit lines are coupled to plural respective memory cells, and because such word lines and bit lines extend throughout the memory array, no contacts need be made to each and every memory cell. Thus, in addition to providing a smaller memory cell due to the described planarized process, the cell area can be even further reduced in size because each cell does not require associated contacts. Contacts can be made to the word lines and bit lines in a manner much like that described above in connection with FIG. 6. The EEPROM array according to this embodiment may be constructed employing other modifications or enhancements as noted in U.S. Pat. No. 4,597,060, the disclosure of which is incorporated herein by reference. 」(第8欄第18行?第36行。当審訳:図11は、この発明のEEPROMアレイの切り出された部分を示すものであって、この発明のこの別の実施例に従って形成された4つのメモリセル示している。意義深いことに、ワードラインとビットラインが複数のそれぞれのメモリセルに結合されているので、そしてそのようなワードラインおよびビットラインがメモリアレイの全体にわたって伸びているので、各メモリセルにコンタクトを作る必要はありません。したがって、上述された平坦化プロセスによってより小さなメモリセルを提供することに加えて、セルがそれぞれ関連するコンタクトを要求しないので、セル領域の大きさはさらに減少されます。コンタクトは、図6に関連して上述したような方法で、ワードラインとビットラインに形成することができます。この実施例によるEEPROMアレイは他の変更あるいは米国特許番号4,597,060に記載されるような増強を使用して、形成されてもよい。その開示は、参照によってここに組込まれます。)

ウ.上記ア.とイ.を参照した図面の記載事項
j.摘記された上記c.には、導電性の連結ブロック86、87は、P型シリコン基板層78上に堆積されたポリシリコンのドープ層がパターニングされて形成されたものであることが記載されており、そのようなパターニングの際には、フォトレジストパターンの形状が基板面に垂直方向に転写されることは技術常識であるから、導電性の連結ブロック86、87の側壁部は、P型シリコン基板層78に対して略垂直に形成されているものと認められる。また、図7においても、導電性の連結ブロック86、87の側壁部が、P型シリコン基板層78に対して略垂直に形成されていることが、見て取れる。

k.摘記された上記d.とe.の記載によれば、導電性の連結ブロック86、87をマスクとしてP型シリコン基板層78にヒ素を注入して高ドープN型領域96、98および100を形成し、その後アニールすることにより、拡散ビットライン領域106、108および110が形成されることが、明らかである。

l.摘記された上記d.の記載「ウェーハは、ポリシリコン連結ブロック86および87によってカバーされない酸化物-窒化物-酸化物層80-84を削除するためにエッチングされることになります。この技術で、残る酸化物-窒化物-酸化物層は、上層にあるポリシリコン連結ブロック86および87のサイドエッジに関して自己整合されます。」とともに、図8を参照すると、導電性の連結ブロック86、87をマスクとして、酸化物-窒化物-酸化物層80-84をエッチングした結果として、導電性の連結ブロック86、87の側壁部と、酸化物-窒化物-酸化物層80-84の側壁部は、略同一面を形成するとともに、P型シリコン基板層78に対して略垂直に形成されることが、明らかである。

m.摘記された上記e.とf.の「酸化物エリア112、114および116」の製造工程についての記載を参照すると、図9から、P型シリコン基板層78に形成された拡散ビットライン領域106、108および110の上面と、導電性のブロック86、87及び酸化物-窒化物-酸化物層80-84の側壁部とで形成された凹部を埋めるように、酸化物エリア112、114および116が形成されていることが、見て取れる。そして、上記j.とl.で検討したように、導電性のブロック86、87及び酸化物-窒化物-酸化物層80-84の側壁部が、P型シリコン基板層78に対して略垂直に形成されているから、導電性のブロック86、87及び酸化物-窒化物-酸化物層80-84の側壁部と接触するように形成された、酸化物エリア112、114および116の側壁部も、前記P型シリコン基板層78の表面に対して略垂直となっていることは明らかである。

n.摘記された上記g.には、導電性の連結ブロック86および87がゲート導体として機能することが記載されている。そして、上記i.で検討したように、導電性の連結ブロック86、87をマスクとして拡散ビットライン領域106、108および110が形成されているので、拡散ビットライン領域106、108の間のP型シリコン基板層78にゲート導体が形成されているということができる。

o.摘記された上記g.には、ポリシリコン・ワードライン118が、導電性の連結ブロック86および87と電気的に接続するように形成されることが記載されている。また、図10及び図11から、ポリシリコン・ワードライン118が延在する方向が、拡散ビットライン領域106、108および110の幅方向であることが見て取れる。

p.摘記された上記i.の記載「ワードラインおよびビットラインがメモリアレイの全体にわたって伸びている」を参照すると、図11から、拡散ビットライン領域108および110は、ポリシリコン・ワードライン118の延在する方向(紙面左右方向)と垂直な方向(紙面奥行き方向)に延在していることが見て取れる。また、上記m.で検討したように、酸化物エリア112、114および116は、拡散ビットライン領域106、108および110の形成領域に整合するように形成されるものであるから、酸化物エリア114および116は、拡散ビットライン領域108および110上に、前記ビットライン領域108および110の延在する方向(紙面奥行き方向)に連続して設けられていることが見て取れる。

(3-2)引用発明
上記a.?p.を総合すれば、引用例には、次の発明(以下、「引用発明」という。)が記載されている。

「P型シリコン基板層78内に形成された拡散ビットライン領域108、110と、
前記拡散ビットライン領域108、110上に前記拡散ビットライン領域108、110の延在する方向に連続して設けられた酸化物エリア114、116と、
前記拡散ビットライン領域108、110間の前記半導体基板上に設けられたゲート導体(導電性の連結ブロック87)と、
前記ゲート導体(導電性の連結ブロック87)上に接して設けられ、前記拡散ビットライン領域108、110の幅方向に延在したポリシリコン・ワードライン118と、を具備し、
前記酸化物エリア114、116の幅方向側面は、前記P型シリコン基板層78の表面に対し、概垂直である、不揮発性半導体メモリ。」

(3-3)引用例2の記載
原査定の拒絶の理由において引例1として引用された、本願の国際出願日前に日本国内において頒布された刊行物である、特開昭63-170969号公報(以下「引用例2」という。)には、「非揮発性メモリ」(発明の名称)に関して、図1とともに、次の記載がある。

ア.問題点を解決するための手段
a.「本発明の重要な着想は、上記のようなデバイスを作成するのに使われるプロセスにおいて、スタクエッチの直後にトレンチエッチが続けられる(あるいは前者が後者として続行される)点にある。すなわち、電界(field)酸化物下側の埋め込みN+ラインを形成し、且つ第1ポリシリコン(またはケイ化物またはポリサイドpolycide)層(ポリ1)のラインを埋め込みN+ラインの間にそれらと平行に形成した後に、第2ポリシリコン(またはケイ化物またはポリサイド)層(ポリ2)が被着される。第2ポリシリコンはスタックエッチによってエッチングされ(これは少なくともメモリセルのアレイにおいてで一メモリ集積回路の周辺で使われるデバイスに適するように追加のパターニングステップを用い順序を変更してもよい)、ここでポリ2のレベルは埋め込みN+ビットラインにほぼ直交するワードラインを形成するようにエッチングされる。また、ポリ2のエッチングはスタックエッチとして行われるので、ポリ2で覆われている箇所を除くポリ1の全てもエッチング除去される。つまり、ポリ2ワードライン下側のポリ1プレートがFAMOS(ファモス)トランジスタのフローティングゲートを与え、非揮発性メモリとして動作する能力を与える。」(第1頁右下欄第14行?第2頁左上欄第17行)

b.「本発明の一つの教示は、上記のスタックエッチがトレンチエッチとして延長でき(あるいは前者の後に後者を続けることができ)、大幅に改善された結果を与えられるという点にある。」(第2頁右上欄第13行?第16行)

c.「つまり、本発明は隣合う埋め込みN+ビットライン間でトレンチ分離を形成するのに、既存の処理順序に最少の追加を必要とするだけである。しかし、こうして形成される構造から得られる利点は大きい。第1に、容易に予測できるように、リークがそれに沿って生じる物理的な経路が大幅に細長くなるという単純な理由から、隣合う埋め込みN+ビットライン間でのリーク電流が著しく減少される。第2に同じ理由から、隣合う埋め込みN+ビットライン間でのパンチスルー電圧も極めて顕著に減少される。」(第2頁右下欄第3行?第13行)

d.「すなわち本発明は、追加処理コストを絶対的に最少限としながら極めて著しい性能上の利点を与え、これまでに開発されてきたクロスポイント式のEPROMセルと比べて顕著な利点をもたらす。
従って、本発明はここで述べるその他の利点に加え、少なくとも次のような利点を与える:
*より速いプログラミング
*より低い電圧でのプログラミング
*ビットライン間でのより高いパンチスルー電圧
*ビットライン間でのより低いリーク」(第3頁左下欄第4行?第14行)

e.「本発明によれば、半導体本体;複数のビットライン拡散領域:上記ビットライン拡散領域と平行てない複数のワードラインで、該複数のワードラインはそれぞれ相互に平行である;上記ビットライン拡散領域間の位置で上記ワードラインの下側に位置する複数のフローティングゲートで、該各フローティングゲートがそのほぼ下側にトランジスタチャネル位置を画成する;及び上記半導体本体に内在する複数のトレンチで、上記チャネル位置がビットライン拡散領域によって分離されていない箇所で、該トレンチが隣接するチャネル位置を相互に分離する;を備えてなる非揮発性メモリセルアレイが提供される。」(第3頁左下欄第15行?右下欄第7行)

イ.実施例
f.「以下のプロセスフローは、FAMOSトランジスタのソース/ドレインとして使われる埋め込みn+ラインを備えたEPROMを与えるのに必要な詳しさで示す。」(第4頁左下欄第5行?第8行)

g.「3.ビットラインの拡散を形成するステップを次ぎに説明する。
(a) 埋め込みn+パターンをフォトレジストで画成し、ビットライン拡散領域14の箇所を露出する。
(b) プラズマエッチングを施し、ビットライン拡散領域の箇所から残っている窒化物を除去する。
(c) 次にこれらの箇所の下側に位置するパッド酸化物を、10%HFに浸漬して取り除く。
(d) 次にヒ素を(50keV、5.0E15cm^(-2)で)注入し、ビットライン拡散領域14を形成する。
(e) 次にフォトレジストを取り除く。
(f) 次に注入n+領域14をアニール(熱処理)し、900℃のアルゴン内に100分放置し、続いて埋め込みn+領域14上に4500Aの酸化物12を成長させるのに充分な900℃での蒸気酸化(約40分)によって厚い自己整合酸化物12を成長させる。
(g) 次に残っている窒化物を1%HFを用いて取り除いた後、高温のリン酸によってデグレーズし、また窒化物下側のパッド酸化物も1%HFに素早く浸漬して取り除く。」(第5頁右上欄第8行?左下欄第11行)

h.「5.その後ポリ2層を形成し、アレイ内にFAMOSトランジスタの制御電極22′を形成するとともに、周辺に能動デバイスのゲートを形成する。
(・・・途中省略・・・)
(e) 次にポリ2レベル22を、ポリシリコンのLPGVD被着によって3000Aの厚さに形成したあと、850℃のPOCl_(3)雰囲気内に20分間放置し100オーム/cm^(2)にドープする。
(f) 次にポリ2を10%HF内でデグレーズし、2500AのWSi_(2)23をCVDで被着する。
(・・・途中省略・・・)
(h) 次にフォトレジストをパターン形成して、周辺を保護しながらアレイにおけるFAMOSの制御ゲートを画成する。
(i) 次にスタックエッチを用いてポリ2レベル22と23、レベル間誘電体20、及びポリ1レベル18をエッチングし、アレイ内のポリ1FAMOSのフローティングゲート18′としてのみ、つまりポリ2層(及びそのフォトレジスト)で覆われている箇所においてのみ残るようにする。
(j) スタックエッチをトレンチエッチとして続行し、第1ゲート酸化物16と3000Aのシリコン基板10も、埋め込みn+領域上の厚い酸化物12あるいはポリ2内でワードラインを画成するフォトレジストによって保護されていない箇所でエッチングする。1つのサンプル例で、トレンチエッチは次のように実施される:
i.例えば、75sccmのHeと100sccmのCCL_(2)F_(2)を含むシングルスライス反応炉内において、0.8Torr、250ワツト及び基板温度15℃で、30分間の、ポリ1下例の薄い酸化物16を貫いてカットする短いエッチングと;これに続く
ii.例えば、180sccmのHCl+40sccmのHBr+80sccmのHeからなり、圧力1.3Torr、電力250ワツト及び基板温度15℃で、100秒間のシリコンエッチング。これが厚さ約7500Aのトレンチ24を形成する:もっと深いまたは浅いトレンチの場合には、シリコンエッチングを適度に縮めるかまたは伸ばすだけでよい。
(k) 次にビットシリコン分離用注入を、例えばホウ素11を100keV、1.0E12cm^(-2)で実施する(これはポリ2内のビットライン分離ストリップ(厚い酸化物12)とワードライン22によって自己整合、すなわちスクリーンされる)。これによって、トレンチ24底部の領域25にp形の高められたドーピングが得られる。
(1) 次に残っているフォトレジストを取り除く。
(m) ここでポリサイドのポリ2層内のWSi_(2)をアニールでき、1000℃の炉温度で、N_(2)を10分間続いてO_(2)を30分間用いて、トレンチの側壁と底部上(及びポリシリコンの露出部分上にも)キャップ酸化物を形成する。
(n) 次にTEOS酸化物26を被着してエッチング成形し、トレンチ24を埋める。」(第6頁右上欄第5行?第7頁左上欄第19行)

i.「上記のプロセスフローは、隣合うFAMOSトランジスタがトレンチで(電流の流れる方向と直角な方向に)分離された第1図に示すような構造をもたらす。」(第7頁右下欄第16行?第19行)

ウ.上記ア.とイ.を参照した図面の記載事項
j.摘記された上記f.?i.の、EPROMのプロセスフローに関する記載を参照すると、図1からは、シリコン基板10内に形成された、ソース/ドレインとなる複数のビットライン拡散領域14と、ビットライン拡散領域14に自己整合して成長された厚い自己整合酸化物12と、ポリ1レベル18から形成されたフローティングゲート18’と、上記複数のビットライン拡散領域14及び厚い自己整合酸化物12をまたぐようにポリ2レベル22及びWSi_(2)23から形成された積層構造と、TEOS酸化膜26で埋められたトレンチ24を備えたEPROMが形成されていることが見て取れる。なお、上記ポリ2レベル22及びWSi_(2)23の積層構造は上記h.の記載によれば上記EPROMのワードライン22または制御電極22’として機能するものである(上記積層構造を以下「ワードライン22」という)。

k.摘記した上記h.の(j)の記載「スタックエッチをトレンチエッチとして続行し、第1ゲート酸化物16と3000Aのシリコン基板10も、埋め込みn+領域上の厚い酸化物12あるいはポリ2内でワードラインを画成するフォトレジストによって保護されていない箇所でエッチングする。1つのサンプル例で、トレンチエッチは次のように実施される。」を参照すると、図1に記載されたEPROMにおいてトレンチ24が形成される箇所は、埋め込みn+領域上の厚い酸化物12に覆われておらず、ワードライン22にも覆われていないシリコン基板10の領域であるが、この領域は、隣接するワードライン22間の領域であり、かつ、隣接する厚い自己整合酸化物12の間の領域でもあることが、図1から見て取れる。また、上記(j)の記載から、「埋め込みn+領域上の厚い酸化物12」がトレンチエッチにおけるマスクとして用いられていることは明らかである。

エ.図1に記載されたEPROMの利点と解決された課題
l.図1に記載されたEPROMの利点に関して、摘記した上記c.には、「本発明は隣合う埋め込みN+ビットライン間でトレンチ分離を形成するのに、既存の処理順序に最少の追加を必要とするだけである。しかし、こうして形成される構造から得られる利点は大きい。第1に、容易に予測できるように、リークがそれに沿って生じる物理的な経路が大幅に細長くなるという単純な理由から、隣合う埋め込みN+ビットライン間でのリーク電流が著しく減少される。」と記載されている。つまり、引用例2に記載の発明であるEPROMにおいて、隣接するワードライン間の領域であり、かつ、隣接する厚い自己整合酸化物12の間の領域で、TEOS酸化膜26で埋められたトレンチ24からなるトレンチ分離を行うことにより、隣接する埋め込みN+ビットライン間でのリーク電流が著しく減少されるという利点が得られる。これは、逆に言えば、上記のようなトレンチ分離を採用しなければ、隣接する埋め込みN+ビットライン間でのリーク電流が課題となっていたことを示唆するものである。

(4)対比
(4-1)次に、本願補正発明と引用発明とを対比する。
ア.引用発明の「P型シリコン基板層78」は、本願補正発明の「半導体基板」に相当し、以下同様に、「拡散ビットライン領域108、110」は「ビットライン」に、「酸化物エリア114、116」は「絶縁膜ライン」に、「ゲート導体(導電性の連結ブロック87)」は「ゲート電極」に、「ポリシリコン・ワードライン118」は「ワードライン」に、「不揮発性半導体メモリ」は「半導体装置」に、それぞれ相当している。

イ.引用発明の「前記酸化物エリア114、116の幅方向側面は、前記P型シリコン基板層78の表面に対し、概垂直である」ことは、本願補正発明の「前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である」ことに相当している。

(4-2)そうすると、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。

《一致点》
「半導体基板内に形成されたビットラインと、
前記ビットライン上に前記ビットラインの長手方向に連続して設けられた絶縁膜ラインと、
前記ビットライン間の前記半導体基板上に設けられたゲート電極と、
前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在したワードラインと、を具備し、
前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である、半導体装置。」

《相違点》
本願補正発明は、「前記ビットライン間であり前記ワードライン間の前記半導体基板に、前記絶縁膜ラインをマスクとして用いて前記半導体基板をエッチングすることで形成されたトレンチ部」を具備しているのに対して、引用発明は、このような構成について特定されていない点。

(5)相違点についての判断
(5-1)相違点について
ア.引用例1には、図7?11に記載された実施例において、トレンチ部を、拡散ビットライン領域間であり、かつ、ポリシリコン・ワードライン間のP型シリコン基板層78に形成することについて、何ら記載されていない。

イ.しかしながら、引用例2には、上記(3-3)のj.?l.で検討したように、基板内に、ソース/ドレインとなる複数のビットライン拡散領域を備えたEPROMにおいて、隣接するビットライン拡散領域のリーク電流を低減するために、隣接するワードライン間の領域であり、かつ、隣接する厚い自己整合酸化物12の間の領域において、該酸化物12をマスクとして、エッチングを行ってトレンチ24を形成することが、開示されている。

ウ.また、拡散ビット線を備えた、NROM型フラッシュEEPROMにおいて、拡散ビット線間に素子分離領域がなければ、ビット線間耐圧が悪化し、電荷のリークが起こる可能性があること、また、拡散ビット線間に素子分離領域を設ける必要があることは、本願の国際出願日前に日本国内において頒布された刊行物である、下記の周知例1、2にも記載されているように、当業者において周知の事項である。

・周知例1:特開2003-224213号公報
上記周知例1には、次の記載がある。

a.「【0002】
【従来の技術】不揮発性半導体記憶装置の中で、フラッシュEEPROMの一種であるNROM(Nitride Read Only Memory)型フラッシュEEPROM(以下、NROMと称する)が注目されている。NROMについては、米国特許第6011725号および5768192号にて報告されている。」
【0003】図18は従来のNROMのメモリセルアレイの一部を示したレイアウト図である。
【0004】図18を参照して、NROMのメモリセルアレイは、行に配列された複数のワード線1と、列に配列された複数のビット線2とを含む。各メモリセルMCはそれぞれ点線で囲まれた領域3に配置される。
【0005】図19は図18中の線分A-Aでの断面模式図である。図19を参照して、pウェル10の主表面には、所定の間隔を隔ててビット線2が形成される。ビット線2はn型拡散領域として形成される拡散ビット線である。各ビット線2上にはシリコン酸化膜11が形成されている。2つのビット線2の間のpウェル10の主表面上にはシリコン酸化膜12が形成される。シリコン酸化膜12上には電荷を蓄積するための窒化膜13が形成される。窒化膜13上にはシリコン酸化膜14が形成される。シリコン酸化膜14および11上にはワード線1が形成される。ワード線1はポリシリコンで形成される。
【0006】図19に示すように、NROMのメモリセルの電荷蓄積部はシリコン酸化膜12と窒化膜13とシリコン酸化膜14との積層構造(以下ONO積層構造と称する)となっている。NROMでは、電荷はONO積層構造中の窒化膜13の両端であって、各ビット線2の上部に位置する領域にそれぞれ1ビットずつ記憶される。以上の構造により、NROMでは1つのメモリセルで2ビット記憶することができる。また図18に示したとおり、ビット線を挟んで互いに隣接するメモリセル同士では、隣接するメモリセル間に配置されるビット線2をソースまたはドレインとして共有する。」
b.「【0009】
【発明が解決しようとする課題】しかしながら、図19に示すように、従来のフラッシュEEPROMと異なり、NROMのビット線間には分離素子領域が存在しない。よって、ビット線間耐圧が悪化し、電荷のリークが起こる可能性がある。」

・周知例2:特開2003-243544号公報
上記周知例2には、次の記載がある。

【0032】図2に本発明のメモリセル2の平面レイアウト例を示す。図2に示すように、メモリセル2は、ソース/ドレインとなる1対の埋込拡散ビット線(不純物拡散領域)3と、ONO膜9と、トランスファゲート電極11とを有する。またメモリセル2の周囲には素子分離領域としてトレンチ分離領域10を設ける。
【0033】図3(a)?(c)に、図1および図2におけるIIIA線、IIIB線、IIIC線に沿う断面構造例を示す。
【0034】図3(a)に示すように、半導体基板1の主表面上にONO膜9を形成する。ONO膜9は、酸化膜9aと、窒化膜9bと、酸化膜9cとで構成される。窒化膜9bは、電荷蓄積部となる。
【0035】ONO膜9の両側に位置する半導体基板1内にN型の埋込拡散ビット線3を形成する。ONO膜9の両側に位置する半導体基板1の主表面上には絶縁膜12が形成され、ONO膜9上から絶縁膜12上にわたってトランスファゲート電極11が延在する。
【0036】図3(b)および(c)に示すように、半導体基板1の主表面に選択的にトレンチを形成し、該トレンチ内に絶縁膜を埋め込むことで、トレンチ分離領域10を形成している。図3(b)示す断面では、各埋込拡散ビット線3の両側にトレンチ分離領域10が形成され、絶縁膜12がONO膜9上に延在する。」

エ.上記イ.及びウ.に示したように、拡散ビットライン領域を有する不揮発性半導体メモリにおいて、隣接する拡散ビットライン領域間に素子分離領域がなければ、ビットライン間の耐圧が悪化したり、ビットライン間のリークが発生するという課題が存在することは、当業者には周知の事項である。
したがって、引用例1に上記課題について何ら記載が無くとも、拡散ビットライン領域を有してはいるが、当該拡散ビットライン領域間に素子分離領域が形成されていない引用発明において、ビットライン間の耐圧が悪化したり、ビットライン間にリークが発生する課題が存することは、当業者であれば直ちに察知し得たことであり、引用発明におけるこのような課題を解決するために、本願補正発明の「ビットライン」に相当する「拡散ビットライン領域108、110」の間であり、かつ、本願補正発明の「ワードライン」に相当する「ポリシリコン・ワードライン118」の間の、本願補正発明の「半導体基板」に相当する「P型シリコン基板層」に、本願補正発明の「絶縁膜ライン」に相当する「酸化物エリア114、116」をマスクとして用いて半導体基板をエッチングすることで、トレンチ部からなる素子分離領域を形成することによって、上記相違点に係る構成とすることは、引用例2の記載に基づいて、当業者が容易になし得たことである。

以上のとおり、上記相違点は、当業者が容易になし得た事項の範囲に含まれる程度のものである。

(5-2)阻害要因について
なお、請求人は、平成24年2月7日に提出された意見書において、引用文献の組合せに阻害要因があると主張しているが、トレンチを用いた分離方法は、STI(shallow trench isolation)として周知であり、LOCOS膜を用いた分離方法に比べて微細化に適していることは技術常識である。
したがって、微細化が求められる引用発明の不揮発性半導体メモリにおいて、拡散ビットライン領域を分離するために、引用例2に記載されたトレンチ部を採用することに、何ら阻害要因は認められない。

(5-3)判断についてのまとめ
以上、検討したとおり、本願補正発明は、周知技術を勘案することにより、引用発明と引用例2の記載に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

(6)独立特許要件についてのまとめ
したがって、誤記を修正した本件補正による補正後の特許請求の範囲の請求項1に係る発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しない。

5 補正の却下の決定のむすび
以上の次第で、本件補正は、特許法第17条の2第3項に規定する要件を満たしておらず、たとえ手続補正書の誤記を修正することにより、特許法第17条の2第3項に規定する要件を満たすものとなったとしても、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、いずれにしても、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により、却下すべきものである。

第3 本願発明について
1 本願発明
以上のとおり、本件補正(平成24年7月5日に提出された手続補正書による補正)は却下されたので、本願の請求項1?17に係る発明は、平成24年2月7日に提出された手続補正書の請求項1?17に記載されるものであり、そのうち、請求項1に係る発明(以下「本願発明」という。)は、上記第2の1において補正前の請求項1として記載されたものであり、再掲すると、次のとおりである。

【本願発明】
「【請求項1】
半導体基板内に形成されたビットラインと、
前記ビットライン上に前記ビットラインの長手方向に連続して設けられた絶縁膜ラインと、
前記ビットライン間の前記半導体基板上に設けられたゲート電極と、
前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在したワードラインと、
前記ビットライン間であり前記ワードライン間の前記半導体基板に形成されたトレンチ部と、を具備し、
前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である、半導体装置。」

2 引用例1の記載、引用発明、引用例2の記載及び周知技術
引用例1の記載、引用発明、引用例2の記載については、前記第2の4の(3)の(3-1)、(3-2)、(3-3)において、周知技術については、同(5)の(5-1)において、摘記及び認定したとおりである。

3 対比・判断
前記第2の2と前記第2の3の(8)、(9)で検討したように、本願補正発明は、本件補正前の発明(本願発明)の「トレンチ部」を「絶縁膜ラインをマスクとして用いて」「半導体基板をエッチングすることで形成」される点で限定したものである。逆に言えば、本件補正前の発明(本願発明)は、本願補正発明から、上記の限定を省いたものである。
そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記第2の4において検討したとおり、周知技術を勘案することにより、引用発明と引用例2の記載に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、当業者が容易に発明をすることができたものである。

第4.結言
以上のとおり、本願発明は、周知技術を勘案することにより、引用発明と引用例2の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2013-04-09 
結審通知日 2013-04-10 
審決日 2013-04-23 
出願番号 特願2007-523257(P2007-523257)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
P 1 8・ 561- Z (H01L)
最終処分 不成立  
前審関与審査官 井原 純  
特許庁審判長 池渕 立
特許庁審判官 早川 朋一
藤原 敬士
発明の名称 半導体装置およびその製造方法  
代理人 森田 俊雄  
代理人 堀井 豊  
代理人 深見 久郎  
代理人 大貫 敏史  
代理人 荒川 伸夫  
代理人 稲葉 良幸  
代理人 仲村 義平  

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