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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1279459
審判番号 不服2012-9994  
総通号数 167 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-11-29 
種別 拒絶査定不服の審決 
審判請求日 2012-05-30 
確定日 2013-09-18 
事件の表示 特願2008-64008「集積回路とその方法」拒絶査定不服審判事件〔平成20年9月4日出願公開、特開2008-205481〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成12年5月10日(パリ条約に基づく優先権主張 1999年5月12日、アメリカ合衆国)に出願した特願2000-137225号特許出願の一部を平成20年3月13日に新たな特許出願としたものであって、平成23年7月1日付けの拒絶理由通知に対して平成24年1月6日に意見書及び手続補正書が提出されたが、同年1月23日付けで拒絶査定がなされた。
それに対して、同年5月30日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年8月22日付けで審尋がなされ、平成25年2月25日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成24年5月30日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成24年5月30日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?11を補正して、補正後の特許請求の範囲の請求項1?9とするものであり、補正前後の請求項1は各々次のとおりである。

(補正前)
「【請求項1】
上部表面と、1:0.2乃至1:0.3の範囲の深さ対幅のアスペクト比を有する前記上部表面に形成された開口とを有する層と、
前記開口の表面に部分的に形成される下部電極であって、前記下部電極の上端部が前記上部表面下の深さで形成され、前記下部電極はポリシリコンを含まず、
前記下部電極層の上に形成されたポリシリコンによる還元性を有する誘電体材料層と、
前記誘電体材料層の上に形成された上部電極層と
を有することを特徴とする集積回路。」

(補正後)
「【請求項1】
上部表面と、1:0.2乃至1:0.3の範囲の深さ対幅のアスペクト比を有する前記上部表面に形成された開口とを有する層と、
前記開口の表面に部分的に形成される下部電極であって、前記下部電極の上端部が前記上部表面下の深さで形成され、前記下部電極はポリシリコンを含まず、
前記下部電極層の上に形成されたポリシリコンによる還元性を有する誘電体材料層と、
前記誘電体材料層の上に形成された上部電極層と、及び
前記上部電極の上に形成された金属層と
を有することを特徴とする集積回路。」

2.補正事項の整理
本件補正による補正事項を整理すると次のとおりである。

(1)補正事項1
補正前の請求項1の「前記誘電体材料層の上に形成された上部電極層とを有する」を、「前記誘電体材料層の上に形成された上部電極層と、及び 前記上部電極の上に形成された金属層とを有する」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の請求項4及び9を削除するとともに、当該削除に伴って請求項の番号及び引用する請求項の番号を修正すること。

(3)補正事項3
補正前の請求項6の「及び、 前記誘電体材料層上に上部電極を形成する工程を含む」を、「前記誘電体材料層上に上部電極を形成する工程、及び 前記上部電極の上に金属層を形成する工程を含む」と補正して、補正後の請求項5とすること。

(4)補正事項4
補正前の請求項11の「及び 前記誘電体材料層上に配置された上部電極とを有する」を、「前記誘電体材料層上に配置された上部電極と、及び 前記上部電極の上に形成された金属層とを有する」と補正して、補正後の請求項9とすること。

3.新規事項の追加の有無、及び補正の目的の適否についての検討
(1)補正事項1について
補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0019段落等に記載されているから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。
また、補正事項1は、補正前の請求項1に係る発明の発明特定事項である「前記誘電体材料層の上に形成された上部電極層」に対して技術的限定を加えるものであるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。

(2)補正事項2について
補正事項2は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。
したがって、補正事項2は、特許法第17条の2第4項に規定する要件を満たす。
また、補正事項2が、特許法第17条の2第3項に規定する要件を満たすことは明らかである。

(3)補正事項3について
補正事項3は、当初明細書の0019段落等に記載されているから、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項3は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項3は、補正前の請求項6に係る発明の発明特定事項である「前記誘電体材料層上に上部電極を形成する工程」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項3は、特許法第17条の2第4項に規定する要件を満たす。

(4)補正事項4について
補正事項4は、当初明細書の0019段落等に記載されているから、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項4は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項4は、補正前の請求項11に係る発明の発明特定事項である「前記誘電体材料層上に配置された上部電極」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項4は、特許法第17条の2第4項に規定する要件を満たす。

(5)新規事項の追加の有無、及び補正の目的の適否についてのまとめ
以上検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たす。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。

4.独立特許要件についての検討
(1)補正後の発明
本願の本件補正による補正後の請求項1?9に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?9に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される上記第2.1.の「(補正後)」の箇所に記載したとおりのものであって、再掲すると次のとおりである。

「【請求項1】
上部表面と、1:0.2乃至1:0.3の範囲の深さ対幅のアスペクト比を有する前記上部表面に形成された開口とを有する層と、
前記開口の表面に部分的に形成される下部電極であって、前記下部電極の上端部が前記上部表面下の深さで形成され、前記下部電極はポリシリコンを含まず、
前記下部電極層の上に形成されたポリシリコンによる還元性を有する誘電体材料層と、
前記誘電体材料層の上に形成された上部電極層と、及び
前記上部電極の上に形成された金属層と
を有することを特徴とする集積回路。」

(2)引用刊行物に記載された発明
(2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平10-209391号公報(以下「引用例」という。)には、図1?5とともに次の記載がある。

a.「【0001】
【発明の属する技術分野】本発明は半導体装置及びその製造方法に係り、特にスタック型キャパシタを有する半導体装置の構造とその製造方法に関するものである。
【0002】
【従来の技術】DRAM等の半導体装置において、集積度の向上に伴うチップ面積の増大を抑制しようとすれば、必然的にメモリセル当りの占有面積を縮小しなければならない。一方、DRAMとして安定した動作を得るためには、メモリセルキャパシタの容量は20fF?30fFの値を維持することが必要であり、この値はDRAMの世代が交替してもあまり変化していない。この相反する要求を満たすために、従来トレンチ型あるいはスタック型とよばれる3次元構造のキャパシタが用いられてきた。」

b.「【0013】本発明は上記の問題点を解決すべくなされたもので、Rｕ膜を堆積する絶縁膜と下部のMOSトランジスタとを接続するコンタクトホールを前記絶縁膜に設ける際、前記コンタクトホールの内壁と前記絶縁膜の上部表面とのなす角が90度以上、110度以下の範囲となるようにし、これと平坦化技術及び選択エッチング技術を組み合わせることにより工程数が少なく、高密度でかつ信頼性の高いスタック型キャパシタを有する半導体装置及びその製造方法を提供することを主な目的とする。」

c.「【0028】
【発明の実施の形態】以下、図面を参照して本発明の実施の形態を詳細に説明する。図1(a)は本発明の第1の実施の形態における、スタック型キャパシタを含むDRAMメモリセルからなる半導体記憶装置の部分拡大平面図である。図1(a)に示すように、スタック型キャパシタのプレート電極22がその下部に形成されたMOSトランジスタとビット線14を覆うように配置されている。
【0029】3、4はワード線、16はスタック型キャパシタと下部のMOSトランジスタのソース領域とを接続するコンタクトホールであり、これを囲むよう第2のコンタクトホールが形成される。11は下部のMOSトランジスタのドレイン領域とビット線とを接続するための引き出し配線とコンタクトホールを示している。なお本平面図においては、2個の1トランジスタ型メモリセルを構成する2個のMOSトランジスタが含まれている。
【0030】図1(b)は、図1(a)のA-A断面を示す図である。1はシリコン基板、2は素子分離用絶縁膜、3はMOSトランジスタのゲート電極である。図1(a)の平面図に示されているように、3はメモリセルアレイの行方向に延長され、行方向に隣り合うMOSトランジスタのゲートを接続するワード線となる。図1(b)の4は前記ゲート電極3の両側に配置され、前記ゲート電極と同時に形成された他のメモリセルのゲートを接続するワード線である。3と4はいずれもゲート電極と同一断面構造のものを延長してワード線としている。
【0031】図1(b)の5、6はMOSトランジスタのソース、ドレイン領域、7はゲート電極3及びワード線4を被覆する絶縁膜、8、12、15はシリコン基板1に形成されたMOSトランジスタとその上に形成されたスタック型キャパシタとを分離するための絶縁膜である。本明細書においては図1(b)に示すように8、12、15を第1の絶縁膜と呼ぶ。
【0032】プラグ10は、その上に接続されるプラグ16と共にMOSトランジスタのソース領域5をスタック型キャパシタに接続するための導電性プラグであり、本明細書においては図1(b)に示すようにプラグ10と16を第1の充填材料、10と16が充填されるコンタクトホールを第1のコンタクトホールと呼ぶ。プラグ11はMOSトランジスタのドレイン領域6とビット線とを接続する導電性プラグである。
【0033】17はスタック型キャパシタの下地となる第2の絶縁膜であり、17に前記第1の充填材料に達する第2のコンタクトホールを設け、金属膜からなる蓄積ノード電極19と(Ba,Sｒ)TiO_(3) からなるキャパシタ絶縁膜21とプレート電極22を設けることにより、スタツク型キャパシタがMOSトランジスタの上に形成される。」

d.「【0035】次に図2?図4に基づき、本発明の第1の実施の形態における半導体記憶装置の製造方法について説明する。図2(a)に示すように、ｐ型シリコン基板1の上に不純物をイオン注入することにより前記シリコン基板上の素子形成領域にウエル領域(図示せず)を形成し、STI(Shallow Trench Isolation)法を用いて素子分離領域2を形成する。
(途中略)
【0049】次に、全面に例えば2500A?3000AプラズマSiO_(2) を堆積して、前記第1の絶縁膜の上に第2の絶縁膜17を形成し、SiO_(2) 膜に対する通常のテーパーエッチング工程を用いて前記第2の絶縁膜17に、図3(h)に示すように90度より大きく110度より小さいテーパー角を有し、かつ底部に蓄積ノード電極19が接続されるプラグ16の上端部が露出するように、第2のコンタクトホール18を開口する。
【0050】引き続き図3(h)に示すように、例えばスパッタ法により、蓄積ノード電極の形成材料として厚さ500A?600AのRｕ膜19を全面に堆積した後、スピンコート法を用いてSOG(Spin On Glass) を全面に堆積する。次にRｕ膜19をストッパーとするCMP法を用いてSOGの平坦化を行い、第2のコンタクトホール18の形状に沿って形成されたRｕの凹部に、蓄積ノード電極19をエッチング加工するためのSOGからなるエッチングマスク20が形成される。
【0051】前記20を用いて前記Rｕ膜を800A?900A程度エッチングする。このとき、図3(h)に示す第2の絶縁膜17上のRｕ膜が除去され、さらに図4(i)に示すように、前記第2のコンタクトホール18の内壁と前記エッチングマスク20との間のRｕ膜も、内壁の上部から200A?300A程度エッチングされる。
【0052】また、エッチングマスク20となるSOGをスピンコート法を用いて全面に滞積した後、第2の絶縁膜17をストツパーとするCMP法を用いて、SOGおよびRｕ膜19の平坦化を行い、第2の絶縁膜17上のRｕ膜19を除去した後に、前記第2のコンタクトホール18の内壁と前記エッチングマスク20との間のRｕ膜を、内壁の上部から200A?300A程度エッチングして、上述の方法と同様の構造を得ることができる。
【0053】このときRｕ膜のエッチングは等方的に行われ、図4(i)に示すように、Rｕ膜のエッチング面は第2の絶縁膜17の上部表面との平行性を維持しつつエッチングを進行させることができる。このようにしてRｕ膜からなる蓄積ノード電極19が第2のコンタクトホール18の内部に形成される。
【0054】次に、例えばプラズマSiO_(2) からなる前記第2の絶縁膜17と前記SOG、20とのエッチング選択比が100以上のウエットエッチング法を用いて、前記SOG、20を除去する。
【0055】次に図4(j)に示すように、例えばスパッタ法を用いて500A?600Aの(Ba,Sｒ)TiO_(3) 薄膜を堆積してキャパシタ絶縁膜21を形成し、700℃で1分間の結晶化アニールを行う。引き続き例えばスパッタ法を用いて500A?600AのRｕを堆積してプレート電極22を形成することにより、19、21、22からなる半導体装置のキャパシタが完成する。」

e.「【0061】次に図5に基づき本発明の第2の実施の形態について説明する。図5は第2の絶縁膜17に設けた第2のコンタクトホールの内壁と17の上部表面とのなす角が丁度90度となった場合の断面構造を示す図である。
【0062】図5に示す断面構造の材料とこれを完成する工程の手順は、上記図4(j)までと同様であるが、Rｕ膜及びキャパシタ絶縁膜の形成にスパッタ法を用いることができないため、蓄積ノード電極、キャパシタ絶縁膜、プレート電極の形成に全て従来のCVD法を用いる点が異なる。」

f.「【0076】また本発明は、例えばスタック型キャパシタの蓄積ノード電極及びプレート電極としてRｕの他にPｔ、Re、Oｓ、Rh、Iｒ及びこれらの酸化物、あるいはこれらの合金及びその酸化物、W、Nb、Al、Ti、Ta、Mｏ、Cｕ、WN、NbN、TiN、TaN、Pd等を用いることができる。またキャパシタの絶縁膜として(Ba,Sｒ)TiO_(3) の他にBaTiO_(3) 、SｒTiO_(3) 、PbZｒO_(3) 、LiNbO_(3) 、Bi_(4) Ti_(3) 0_(12)、Ta_(2) O_(5) 等、及びこれらの多層膜を用いることもできる。このほか、本発明の要旨を逸脱しない範囲で、種々に変形して実施することができる。」

g.「【0077】
【発明の効果】上述したように本発明の半導体装置及びその製造方法によれば、SOGマスクを用い、コンタクトホール内部において、蓄積ノード電極を形成するRｕを深さ方向にエッチングすることにより、(Ba,Sｒ)TiO_(3) 薄膜からなるキャパシタ絶縁膜形成の際、下地となる蓄積ノード電極に突起部が形成されず、突起部での電界集中による耐圧劣化を生じる恐れがないキャパシタ絶縁膜を得ることができる。
【0078】また蓄積ノードの下地となる絶縁膜あるいは半導体基板上のコンタクトホールを形成する際、コンタクトホールの側壁に90度以上110度以下のテーパー角を設け、前記Rｕの深さ方向のエッチングと組み合わせることにより、下地に生じる段差部の角度を全て鈍角にすることができ、また90度の場合は凸のコーナー部分に生じる異常成長領域を除去することが可能となる。
【0079】このように段差部が鈍角の下地の上にスパッタ法を用いて均一な(Ba,Sｒ)TiO_(3) 薄膜を形成することは容易であり、また段差部が90度の場合もCVD法により生じた不均一を改善することができる。
【0080】本発明の半導体装置の製造方法によれば、キャパシタの蓄積ノード形状を規定するために、Si0_(2) マスクを用いて直接Rｕ膜をパターニングすることなく、第3の絶縁膜をパターニングに用い、第2のコンタクトホール形成後に前記第3の絶縁膜のウエットエッチング工程を入れることにより、少ない工程数でリソグラフィの限界以上に蓄積ノード間を近付けることが容易となり、蓄積容量を増加することができる。
【0081】またこの方法は一般に半導体基板又は絶縁膜に設けた90度以上110度以下のテーパー角の内壁を有する凹部の上に伝導体膜と絶縁膜とを積層する構造を含む半導体装置とその製造方法に適用することができる。」

(2-2)ここにおいて、0061段落?0062段落及び図5に記載された「本発明の第2の実施の形態」に係る「スタック型キャパシタ」(以下「引用例のスタック型キャパシタ」という。)に注目すると、0076段落の記載から、引用例には、引用例のスタック型キャパシタにおいて、「蓄積電極19」として、「TiN」を用いること、及び「キャパシタの絶縁膜」として「Ta_(2) O_(5)」を用いることが記載されていることが明らかである。
また、図5の記載、及び「本発明の第1の実施の形態」についての0051段落の記載等を参酌すれば、引用例のスタック型キャパシタは、「第2の絶縁膜17」における「第2のコンタクトホール18」の内壁に形成され、内壁の上部から深さ方向にエッチングされた「蓄積電極19」を備えていることが明らかである。

(2-3)以上を総合すると、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。

「第2のコンタクトホール18を開口した第2の絶縁膜17と、
前記第2のコンタクトホール18の内壁に形成され、前記内壁の上部から深さ方向にエッチングされたTiNからなる蓄積ノード電極19と、
前記蓄積ノード電極19の上に形成されたTa_(2) O_(5) からなるキャパシタ絶縁膜21と、
前記キャパシタ絶縁膜21の上に形成されたプレート電極22と
を有することを特徴とするスタック型キャパシタ。」

(3)補正発明と引用発明との対比
(3-1)補正発明と引用発明とを対比する。
引用発明の「第2のコンタクトホール18」は、「第2の絶縁膜17」の上部表面に形成された開口であることが明らかであるから、引用発明の「第2のコンタクトホール18」は、補正発明の「開口」に相当し、引用発明の「第2のコンタクトホール18を開口した第2の絶縁膜17」は、補正発明の「『上部表面と』、『前記上部表面に形成された開口とを有する層』」に相当する。

(3-2)引用発明の「蓄積ノード電極19」は、補正発明の「下部電極」に相当する。
そして、引用発明の「蓄積ノード電極19」は、「前記第2のコンタクトホール18の内壁に形成され、前記内壁の上部から深さ方向にエッチングされた」ものであるから、当該「蓄積ノード電極19」が、「第2のコンタクトホール18」の表面に部分的に形成され、その上端部が上部表面下の深さで形成されていることは明らかである。
したがって、補正発明と引用発明とは、「前記開口の表面に部分的に形成される下部電極であって、前記下部電極の上端部が前記上部表面下の深さで形成され」る「下部電極」を有するものである点で一致する。
また、引用発明の「蓄積ノード電極19」は、「TiN」であって、ポリシリコンを含まないことは明らかであるから、補正発明と引用発明とは、「前記下部電極はポリシリコンを含ま」ない点で一致する。

(3-3)引用発明の「Ta_(2) O_(5) からなるキャパシタ絶縁膜21」は、補正発明の「誘電体材料層」に相当する。
そして、「Ta_(2) O_(5) 」が、ポリシリコンによる還元性を有することは、本願の明細書の0016段落等に、「誘電体材料層」の実施例として「Ta_(2) O_(5) 」が例示されていることからも明らかであるから、引用発明の「前記蓄積ノード電極19の上に形成されたTa_(2) O_(5) からなるキャパシタ絶縁膜21」は、補正発明の「前記下部電極層の上に形成されたポリシリコンによる還元性を有する誘電体材料層」に相当する。

(3-4)引用発明の「前記キャパシタ絶縁膜21の上に形成されたプレート電極22」は、補正発明の「前記誘電体材料層の上に形成された上部電極層」に相当する。
また、引用発明の「スタック型キャパシタ」が、集積回路の一部を構成するものであることは明らかである。

(3-5)以上を総合すると、補正発明と引用発明とは、

「上部表面と、前記上部表面に形成された開口とを有する層と、
前記開口の表面に部分的に形成される下部電極であって、前記下部電極の上端部が前記上部表面下の深さで形成され、前記下部電極はポリシリコンを含まず、
前記下部電極層の上に形成されたポリシリコンによる還元性を有する誘電体材料層と、
前記誘電体材料層の上に形成された上部電極層と
を有することを特徴とする集積回路。」

である点で一致し、次の点で相違する。

(相違点1)
補正発明は、「開口」が、「1:0.2乃至1:0.3の範囲の深さ対幅のアスペクト比を有する」ものであるのに対して、引用発明は、補正発明の「開口」に相当する「第2のコンタクトホール18」のアスペクト比が特定されていない点。

(相違点2)
補正発明は、「前記上部電極の上に形成された金属層」を有するのに対して、引用発明は、補正発明の「上部電極」に相当する「プレート電極22」の上に形成された金属層を有することが特定されていない点。

(4)相違点についての当審の判断
(4-1)相違点1について
(4-1-1)一般に、トレンチ(溝)を用いたスタック型キャパシタを構成するに際して、トレンチのアスペクト比をどのような値とするかは、要求される静電容量やサイズ、製造プロセスの容易性等を考慮して、当業者が適宜選択し得る設計的事項であって、一例として、アスペクト比を10以下とすること(補正発明に倣って記述すれば、1:0.1以上の深さ対幅のアスペクト比とすること)も、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例1に記載されているように、当業者において普通に行われてきていることである。

a.周知例1:特開平5-291526号公報
上記周知例には、次の記載がある。

「【0001】
【産業上の利用分野】本発明は、微細化が可能な半導体記憶装置に関する。特に、高集積化に好適なな、ダイナミックランダムアクセスメモリで、積層容量型セルに関する。」
「【0034】
【発明の効果】以上述べてきたように、本発明の、基板上にトレンチを形成した積層容量型セルを用いると、小さなセル面積のなかで、メモリ動作に必要な蓄積容量を確保できる。例えば、0.2μm以下の寸法を必要とする1ギガビットDRAMでは、これまでのトレンドに従えば、セル面積は0.2μm^(2)程度になるが、酸化膜換算で2nmのTa_(2)O_(5)膜を使用すると、トレンチの深さは0.9μmでよい。トレンチの寸法は、短辺が0.25μm、長辺が0.5μmになるため、平均的なアスペクト比は、2.5程度と小さい。さらにセル面積が縮小されても、Ta_(2)O_(5)膜の薄膜化によって、アスペクト比を10以下に保ちながら、蓄積容量が確保できる。また、蓄積電極の下に配線層を設けることで、従来は高段差のある表面上で行っていた配線の一部を簡略化できる。」

上記記載から、周知例1には、トレンチを用いた積層容量型セルすなわち、スタック型キャパシタにおいて、トレンチのアスペクト比を10以下とすること(補正発明に倣って記述すれば、1:0.1以上の深さ対幅のアスペクト比とすること)が記載されているものと認められる。

(4-1-2)したがって、引用発明に接した当業者にとって、「第2のコンタクトホール18」を「1:0.2乃至1:0.3の範囲の深さ対幅のアスペクト比」とすること自体に、格別の困難性はないことは明らかである。
そして、本願の明細書及び図面を精査しても、補正発明において、「深さ対幅のアスペクト比」を「1:0.2乃至1:0.3の範囲」とすることにより、予測を超えた格別の効果が生じていると当業者が認識できる記載は見いだせないから、補正発明における「深さ対幅のアスペクト比」を「1:0.2乃至1:0.3の範囲」とすることの臨界的意義は認められない。
よって、引用発明において、「第2のコンタクトホール18」を、補正発明のように、「1:0.2乃至1:0.3の範囲の深さ対幅のアスペクト比を有する」とすることは、当業者が適宜なし得たことであるから、相違点1は、当業者が適宜なし得た範囲に含まれる程度のものである。

(4-2)相違点2について
(4-2-1)一般に、トレンチ(溝)を用いたスタック型キャパシタにおいて、トレンチに形成された上部電極の上にトレンチを埋め込む導電体を設けて平坦化することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例2にも記載されているように、当業者における周知技術である。

a.周知例2:特開平8-139293号公報
上記周知例2には、図3?5とともに次の記載がある。

「【0001】
【発明の属する技術分野】本発明は、半導体記憶装置及びその製造方法に係り、特に、スイッチング用トランジスタの上方に立体的に形成された電荷蓄積容量素子を有する半導体記憶装置及びその製造方法に関する。」
「【0045】その後、実施例1と同様の手順で得られた図3(c)に示す半導体記憶装置は、実施例1と同様の利点を有していた。
実施例3
図4及び図5は、本発明の第3の実施例に係る半導体記憶装置の製造工程を示す断面図である。図4(a)及び図4(b)に示す、トレンチ部を形成するまでの工程は第1の実施例と同様である。次いで、図5(a)に示すように、TiNからなるバリアメタル12、Pｔからなる下部電極13、Ba_(0.5)Sｒ_(0.5)TiO_(3) からなる高誘電率薄膜14、Pｔからなる上部電極15および平坦化用導電膜16(審決注:「17」の誤記、以下同じ。)を順次形成した。平坦化用導電膜16としては、ポリシリコンなどの半導体膜にドーピングしたものを用いた。
【0046】その後、図5(b)に示すように、機械的研磨ないしは化学的機械的研磨により研磨停止層に形成されているバリアメタル、下部電極、高誘電率薄膜、上部電極および平坦化用導電膜を除去し、再び平坦化した。その後、図5(c)に示すように、形成したキャパシタ端部を層間絶縁膜18で覆うことにより、トレンチ内部に薄膜キャパシタを作成することが出来た。」

上記記載及び図5の記載から、周知例2には、トレンチを用いたスイッチング用トランジスタの上方に立体的に形成された電荷蓄積容量素子、すなわちスタック型キャパシタにおいて、トレンチに設けられたPｔからなる上部電極15の上に、トレンチを埋め込む平坦化用導電膜17を設けることが記載されているものと認められる。

(4-2-2)したがって、引用発明に接した当業者であれば、「プレート電極22」の上に、「第2のコンタクトホール18」を埋め込む導電体を設けて平坦化することは、適宜なし得たことである。
そして、一般に、半導体装置において用いる導電体としては、ポリシリコンや金属が代表的なものであるところ、トレンチを埋め込む導電体として金属を用いることも、例えば、上記(4-1)において例示した周知例1における次の記載からも分かるように、当業者において広く行われていることであるから、引用発明において、補正発明のように、「前記上部電極の上に形成された金属層」を設ける構成とすることは、当業者が容易になし得たことである。
したがって、相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。

a.周知例1:特開平5-291526号公報(再掲)
上記周知例1には、図14とともに次の記載がある。

「【0001】
【産業上の利用分野】本発明は、微細化が可能な半導体記憶装置に関する。特に、高集積化に好適なな、ダイナミックランダムアクセスメモリで、積層容量型セルに関する。」
「【0030】そして次に、図14に示したように、トレンチの側壁に蓄積電極(21)を形成する。ここではその詳細は図示していないが、工程は概略次の通りである。まず、蓄積電極となるタングステンを0.05μm程度堆積する。この段階ではタングステンはつながっているので、この表面に有機膜を塗布し、全面エッチを行う。その結果、トレンチの内部は有機膜で埋められるが、酸化膜(20)の表面にあるタングステンが露出する。そして、露出したタングステンをエッチングすると、蓄積電極が分離される。このタングステンの表面にTa_(2)O_(5)膜を、公知の気層成長法で堆積する。膜厚は、酸化膜換算で2nmである。さらに、プレート電極(23)となるタングステンやTiNを堆積する。本実施例で、蓄積電極(21)にタングステンを用いたのは、自然酸化膜に影響されないTa_(2)O_(5)膜を形成するためであり、従来の多結晶シリコンでも構わないのは言うまでもない。しかしながら、この場合には、多結晶シリコン表面の自然酸化膜の影響で、キャパシタ絶縁膜は酸化膜換算で3nm程度になる。」

上記記載から、周知例1には、トレンチを用いた積層容量型セルすなわち、スタック型キャパシタにおいて、トレンチを埋め込むプレート電極(23)としてタングステンを用いることが記載されているものと認められる。

(4-3)判断についてのまとめ
以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
以上のとおり、本件補正は、補正後の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成24年5月30日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?11に係る発明は、平成24年1月6日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?11に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「補正前」の箇所に記載したとおりのものである。
一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平10-209391号公報(引用例)には、上記第2.4.(2)に記載したとおりの事項及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-04-17 
結審通知日 2013-04-18 
審決日 2013-05-07 
出願番号 特願2008-64008(P2008-64008)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 粟野 正明  
特許庁審判長 北島 健次
特許庁審判官 西脇 博志
恩田 春香
発明の名称 集積回路とその方法  
代理人 吉澤 弘司  
代理人 岡部 讓  
代理人 岡部 正夫  

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