拒絶査定不服の審決｜不服2012-16293 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない。 H01L 審判査定不服 5項独立特許用件特許、登録しない。 H01L
管理番号	1279799
審判番号	不服2012-16293
総通号数	167
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2013-11-29
種別	拒絶査定不服の審決
審判請求日	2012-08-22
確定日	2013-10-03
事件の表示	特願2007-520293「シリサイド化金属ゲートの形成のための方法」拒絶査定不服審判事件〔平成18年 2月 9日国際公開、WO2006/014188、平成20年 2月28日国内公表、特表2008-506253〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1 手続の経緯本願は、2005年3月10日(パリ条約による優先権主張外国庁受理2004年7月6日、アメリカ合衆国)を国際出願日とする出願であって、平成23年10月3日付けで拒絶理由が通知され、同年10月28日に意見書及び手続補正書が提出され、平成24年1月17日付けで最後の拒絶理由が通知され、同年2月17日に意見書及び手続補正書が提出されたところ、同年4月25日付けで同年2月17日に提出された手続補正書による補正が却下されるとともに、同日付けで拒絶査定がなされた。これに対し、同年8月22日に拒絶査定に対する審判請求がされるとともに手続補正書が提出され、その後、同年11月19日付けで審尋がなされ、平成25年2月20日に回答書が提出された。第2 平成24年8月22日に提出された手続補正書による補正についての却下の決定 [補正の却下の決定の結論] 平成24年8月22日に提出された手続補正書による補正(以下「本件補正」という。)を却下する。 [理由] 1 本件補正の内容本件補正は、補正前の特許請求の範囲の請求項1?33を、補正後の特許請求の範囲の請求項1?3と補正するものであり、補正前の請求項1?3及び11、並びに補正後の請求項1?3は、それぞれ次のとおりである。 (補正前) 「【請求項1】半導体構造物であって、第一の厚さを有する第一のシリサイド金属の完全シリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、前記第二の厚さは前記第一の厚さより薄く、前記シリサイド化ソース領域およびドレイン領域の外端は、少なくとも前記完全シリサイド化金属ゲートを含むゲート領域の端に位置合わせされた、前記半導体構造物。【請求項2】前記第一の厚さは500Åより厚く、前記第二の厚さは500Åより薄い、請求項1に記載の半導体構造物。【請求項3】前記ゲート領域が更に窒化物スペーサを有し、前記完全シリサイド化された金属ゲートが窒化物スペーサに直接接する側壁を有する、請求項1又は2に記載の半導体構造物。」「【請求項11】前記第一および/または第二のシリサイド金属が、0.1?50原子パーセントの量で合金形成添加物を含んでいる、請求項1?3いずれか1項に記載の半導体構造物。」 (補正後) 「【請求項1】半導体構造物であって、第一の厚さを有する第一のシリサイド金属の完全シリサイド化金属ゲートと、隣接する第二の厚さを有する第二のシリサイド金属のシリサイド化ソース領域およびドレイン領域とを含み、前記第二の厚さは前記第一の厚さより薄く、前記シリサイド化ソース領域およびドレイン領域の外端は、少なくとも前記完全シリサイド化金属ゲートを含むゲート領域の端に位置合わせされており、前記ゲート領域が更に窒化物スペーサを有し、前記完全シリサイド化金属ゲートが前記窒化物スペーサに直接接する側壁を有し、前記シリサイド化ソース領域およびドレイン領域が前記完全シリサイド化金属ゲートと異なるシリサイド金属で構成されており、前記完全シリサイド化金属ゲートを構成する金属が、前記シリサイド化ソース領域およびドレイン領域に存在せず、前記完全シリサイド化金属ゲートはNiSi、NiPｔSiまたはそれらの組み合わせを含み、前記シリサイド化ソース領域およびドレイン領域はCｏSi_(2)を含む、前記半導体構造物。【請求項2】前記第一の厚さは500Åより厚く、前記第二の厚さは500Åより薄い、請求項1に記載の半導体構造物。【請求項3】前記第一および/または第二のシリサイド金属が、0.1?50原子パーセントの量で合金形成添加物を含んでいる、請求項1又は2に記載の半導体構造物。」 2 本件補正についての検討 (1)補正事項の整理本件補正の補正事項を整理すると次のとおりである。 [補正事項1] 補正前の請求項1に記載された「第二の金属」を、「第二のシリサイド金属」とする。 [補正事項2] 補正前の請求項1、2、4?10、12?33を削除するとともに、当該削除に対応して、補正前の請求項3のうち請求項1を引用する発明を補正後の請求項1として項番号を繰上げ、補正前の請求項3のうち請求項2を引用する発明を補正後の請求項2として項番号を繰り上げるとともに請求項1を引用する形式とし、補正前の請求項11を補正後の請求項3として項番号を繰上げるとともに引用する請求項の番号を「請求項1又は2」に修正する。 [補正事項3] 補正後の請求項1(補正前の請求項3のうち請求項1を引用する発明)に、「前記シリサイド化ソース領域およびドレイン領域が前記完全シリサイド化金属ゲートと異なるシリサイド金属で構成されており、前記完全シリサイド化金属ゲートを構成する金属が、前記シリサイド化ソース領域およびドレイン領域に存在せず、前記完全シリサイド化金属ゲートはNiSi、NiPｔSiまたはそれらの組み合わせを含み、前記シリサイド化ソース領域およびドレイン領域はCｏSi_(2)を含む」との記載を付加する。 (2)補正の目的の適否及び新規事項の追加の有無についての検討以下、補正事項1?3について検討する。ア補正事項1について補正事項1は、補正前の請求項の誤記を訂正するものであり、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第3号に掲げる誤記の訂正を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。また、補正事項1が、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすことは明らかである。イ補正事項2について補正事項2は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。また、補正事項2が、特許法第17条の2第3項に規定する要件を満たすことは明らかである。ウ補正事項3について補正事項3により補正された事項は、本願の願書に最初に添付された明細書(以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。)の段落【0039】、【0040】、【0047】、【0051】、特許請求の範囲の請求項12に記載されているから、補正事項3は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。したがって、補正事項3は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。また、補正事項3は、補正前の請求項3に、「前記シリサイド化ソース領域およびドレイン領域が前記完全シリサイド化金属ゲートと異なるシリサイド金属で構成されており、前記完全シリサイド化金属ゲートを構成する金属が、前記シリサイド化ソース領域およびドレイン領域に存在せず、前記完全シリサイド化金属ゲートはNiSi、NiPｔSiまたはそれらの組み合わせを含み、前記シリサイド化ソース領域およびドレイン領域はCｏSi_(2)を含む」という構成を追加して、補正前の請求項3に係る発明の発明特定事項である「完全シリサイド化金属ゲート」と「シリサイド化ソース領域およびドレイン領域」について「異なるシリサイド金属で構成されており、前記完全シリサイド化金属ゲートを構成する金属が、前記シリサイド化ソース領域およびドレイン領域に存在せず」と限定するとともに、「完全シリサイド化金属ゲート」及び「シリサイド化ソース領域およびドレイン領域」それぞれの材料を限定する補正であり、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。したがって、本件補正は、特許法第17条の2第4項に規定する要件を満たしていない。エ新規事項の追加の有無及び補正の目的の適否についてのまとめ以上のとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定の規定に適合するか)について、以下において検討する。 (3)独立特許要件についてア本件補正後の発明本件補正後の請求項1に係る発明は、上記「1 本件補正の内容」の「(補正後)」の「【請求項1】」以下に記載したとおりである。イ引用例の記載と引用発明 (ア)引用例1:米国特許第6100173号明細書原査定の拒絶の理由で引用された、本願の優先権主張の日前に頒布された刊行物である米国特許第6100173号明細書(平成24年1月17日付けの最後の拒絶理由通知で引用した引用文献2。以下「引用例1」という。)には、「FORMING A SELF-ALIGNED SILICIDE GATE CONDUCTOR TO A GREATER THICKNESS THAN JUNCTION SILICIDE STRUCTURES USING A DUAL-SALICIDATION PROCESS」(発明の名称)に関して、FIG.1?12とともに以下の事項が記載されている(下線は当審で付加した。以下同じ。)。 a 「1. Field of the Invention This invention relates to integrated circuit fabrication and, more particularly, to a dual salicidation process which can form a silicide gate conductor having a greater thickness than silicide structures formed upon source and drain regions. A high K gate dielectric residing between the gate conductor and the substrate substantially inhibits consumption of the junctions during formation of the silicide gate conductor.」(第1欄第7?15行) (「1.発明の分野本発明は集積回路の形成に関し、特に、ソース及びドレイン領域上に形成されたシリサイド構造よりも大きな厚みを有するシリサイドゲート導体を形成することができる2つのサリサイド化プロセスに関する。ゲート導体と基板との間に存在する高いKのゲート誘電体が、シリサイドゲート導体を形成する間に、接合が消費されることを実質的に妨げる。」)(合議体にて翻訳。以下、同じ。) b 「SUMMARY OF THE INVENTION The problems outlined above are in large part solved by the technique hereof for forming a silicide gate conductor self-aligned between a pair of source and drain junctions arranged within a semiconductor substrate beneath the gate conductor. A gate dielectric having a dielectric constant, K, greater than approximately 4 (i.e., the K value of silicon dioxide) is arranged between the gate conductor and the substrate. The thickness of the gate dielectric remains over the junctions and is sufficiently thick to substantially inhibit a thick layer of refractory metal deposited thereon from contacting the junctions during the formation of the silicide gate conductor. As such, the entire thickness of the gate conductor may be converted from polysilicon to salicide without being concerned that junction spiking might occur. The silicide gate conductor advantageously has an extremely low sheet resistance, and thus affords high-frequency operation of an ensuing integrated circuit. …(略)… Subsequent to forming the silicide gate conductor, the gate dielectric may be removed from heavily doped source and drain regions of the junctions which are laterally separated from the gate conductor by a pair of dielectric sidewall spacers. A thin layer of refractory metal is then deposited across the exposed source and drain regions. Salicide structures may be formed upon the source and drain regions by heating the refractory metal. Using a relatively thin layer of metal to form the salicide structures ensures that only a small portion of the source and drain regions are consumed. Forming the silicide gate conductor and the junction salicide during separate salicidation steps allows the thickness of the gate salicide to be much larger than that of the junction salicide. As such, using a dual salicidation process provides for the formation of a low resistivity gate conductor while avoiding excessive consumption of the source and drain regions. According to an embodiment, a method is provided for forming an integrated circuit. A polysilicon gate conductor having a thickness of, e.g., 200 to 500 Å, is first patterned upon a high K gate dielectric which is arranged across a single crystalline silicon substrate. The gate conductor is laterally bound between a pair of opposed sidewall surfaces.…(略)… …(略)… A first layer of refractory metal, e.g., Ti or Co, may then be deposited across the topography. The thickness of the first layer of refractory metal may range from 300 to 800Å. The first layer of refractory metal may be heated to promote cross-diffusion and reaction between the metal atoms and silicon atoms of the polysilicon gate conductor. …(略)…In this manner, a silicide gate conductor comprising, e.g., TiSi_(2) or CoSi_(2) is self-aligned to the pre-existing polysilicon gate. The gate conductor is thus interposed between the previously implanted LDD areas. The gate dielectric residing upon the source and drain regions during this salicidation step is sufficiently thick to inhibit the metal atoms from coming in contact with the silicon-based substrate. As such, the gate dielectric provides a barrier against silicidation of the source and drain regions. Also, the dielectric sidewall spacers are thick enough to prevent silicide from forming upon the sidewall surfaces of the gate conductor. The unreacted metal is removed from the semiconductor topography after the formation of the low resistivity silicide gate conductor. Subsequently, the gate dielectric is etched from the source and drain regions. A second layer of refractory metal, e.g., Ti or Co, having a thickness of, e.g., 100 Å, is deposited across the topography. The refractory metal is heated to promote a reaction between metal atoms and silicon atoms within the substrate. In this manner, silicide structures comprising, e.g., TiSi_(2) or CoSi_(2), are formed self-aligned to the source and drain regions. Since the second layer of refractory metal used to form the silicide structures is relatively thin, the resulting silicide structures are also thin. As such, only a small amount of the source and drain regions are consumed by this second salicidation step. The unreacted metal is then stripped from the topography to expose a transistor comprising a silicide gate conductor interposed between a pair of source and drain junctions. The junctions comprise LDD areas adjacent the gate conductor and source and drain regions outside the LDD areas. Silicide structures are arranged upon the source and drain regions. The silicide structures provide for lower contact resistances between the source and drain regions and contacts subsequently formed above the suicide structures.」(第2欄第57行?第4欄第44行) (「発明の要約上記で概説された問題点は、ゲート導体の下の半導体基板内に配置される1対のソース及びドレイン接合の間に自己整合されるシリサイドゲート導体を形成するための手法によって、これについて、大部分は解決される。約4(すなわち、二酸化シリコンのKの値)よりも大きい、誘電率、Kを有するゲート誘電体が、ゲート導体と基板との間に配置される。厚いゲート誘電体は、接合の上に残ったままとなり、シリサイドゲート導体を形成する間に、その上に成膜される耐火金属の厚い層が接合に接触してしまうことを実質的に妨げるように、十分に厚い。そのようにして、全部の厚いゲート導体が、接合に飛び出てしまうことの恐れはなく、ポリシリコンからサリサイドに変換される。シリサイドゲート導体は、有利にはとても低いシート抵抗を有し、そしてそのようにして、続いて起こる集積回路に高周波動作を許容する。 …(略)… シリサイドゲート導体の形成に続いて、1組の誘電体側壁スペーサによってゲート導体から左右に離れている接合である、重くドープされたソース及びドレイン領域から、ゲート誘電体は除去される。耐火金属の薄い層が、露出されたソース及びドレイン領域と接するように、次に堆積される。耐火金属を加熱することによりドース及びドレイン領域上に、サリサイド構造が形成される。サリサイド構造を形成するのに相対的に薄い層の金属を用いることにより、小さな部分のソース及びドレイン領域のみが消費されることが確実となる。別個のサリサイド化ステップの間に、シリサイドゲート導体と接合サリサイドを形成することで、ゲートサリサイドの厚みが接合サリサイドの厚みよりもずっと大きいものにすることを可能とする。このようにして、2つのサリサイド化プロセスを用いることで、低い比抵抗のゲート導体の形成が提供される一方、ソース及びドレイン領域の過度な消費は避けられる。具体化によれば、1つの方法が集積回路を形成するために提供される。厚み、例えば、200から500Åを有するポリシリコンゲート導体が、単結晶シリコン基板に接するように配置された高いKのゲート誘電体上に、先ずパターン化される。ゲート導体は、1組の対向する側壁表面の間に横方向に固定されている。…(略)… …(略)… 耐火金属、例えば、Ti又はCｏ、の第1の層が、トポググラフィに接するように、次に堆積される。耐火金属の第1の層の厚みは、300から800Åの範囲が望ましい。耐火金属の第1の層は、金属原子とポリシリコンゲート導体のシリコン原子との間の相互拡散及び反応を促進するために加熱される。…(略)…この方法で、例えば、TiSi_(2)又はCｏSi_(2)から成るシリサイドゲート導体が、以前に存在していたポリシリコンゲートに自己整合される。このゲート導体は、以前に打ち込まれたLDD領域の間にこのようにして挿入される。このサリサイド化ステップの間にソース及びドレイン領域の上に存在しているゲート誘電体は、金属原子がシリコン系基板と接触することを妨げるように、十分に厚い。このようにして、ゲート誘電体は、ソース及びドレイン領域のシリサイド化に対する障壁を提供する。そしてまた、誘電体側壁スペーサは、ゲート導体の側壁表面の上にシリサイドを形成することを妨げる程度に十分厚い。未反応の金属は、低い比抵抗のシリサイドゲート導体の形成後に半導体トポグラフィから除去される。後に、ゲート誘電体がソース及びドレイン領域からエッチングされる。厚み、例えば、100Åを有する耐火金属、例えば、Ti又はCｏ、の第2の層が、トポグラフィに接するように堆積される。耐火金属は、金属原子と基板内のシリコン原子の間の反応を促進するために加熱される。この方法で、例えば、TiSi_(2)又はCｏSi_(2)を含むシリサイド構造が、ソース及びドレイン領域に自己整合されて形成される。シリサイド構造を形成するために用いられた耐火金属の第2の層は相対的に薄いので、結果として生じるシリサイド構造も薄くなる。このようにして、少量のソース及びドレイン領域のみがこの2回目のサリサイド化ステップによって消費される。1組のソース及びドレイン接合の間に置かれたシリサイドゲート導体を含むトランジスタを露出するために、未反応の金属は、トポグラフィから、次に取り除かれる。LDD領域を構成する接合は、ゲート導体並びにLDD領域の外側のソース及びドレイン領域に隣接する。シリサイド構造はソース及びドレイン領域の上に配置される。このシリサイド構造により、ソース及びドレイン領域の間の低いコンタクト抵抗が提供され、コンタクトが、後に、この自滅構造の上に形成される。」) c 「DETAILED DESCRIPTION OF THE INVENTION Turning now to the drawings, FIG. 1 depicts a semiconductor substrate 10 upon which a gate dielectric 14 and a polysilicon gate conductor 16 have been formed. …(略)…Gate dielectric 14 is formed by the deposition of a material having a K value greater than approximately 4. The thickness of gate dielectric 14 ranges from about 100 to 500 Å. …(略)… As shown in FIG. 2, select portions of gate conductor 16 may be removed using well-known lithography and etch techniques. …(略)… Turning to FIG. 4, a pair of dielectric sidewall spacers 22 are formed upon the opposed sidewall surfaces of gate conductor 16. The formation of sidewall spacers 22 involves first depositing a dielectric material comprising, e.g., oxide or silicon nitride, across the topography, as indicated by dotted line 20. …(略)…As a result of the etch, the dielectric material is only retained laterally adjacent the sidewalls surfaces of gate conductor 16 in the form of sidewall spacers 22. The lateral thickness of each sidewall spacer 22 may be controlled by altering the deposition time of the dielectric material. As shown in FIG. 5, a S/D implant is then performed at a higher dose and energy than the LDD implant. The S/D implant is self-aligned to the outer lateral surfaces of sidewall spacers 22. …(略)… Thereafter, a first layer of refractory metal 26 is deposited across exposed surfaces of gate dielectric 14, sidewall spacers 22, and gate conductor 16. …(略)…The first layer of refractory metal 26 may be, e.g., approximately 300 to 800 Å thick. Appropriate refractory metals include, but are not limited to, cobalt and titanium. The first layer of refractory metal 26 may subjected to radiation 28 to cause the metal atoms of the first layer of refractory metal 26 to undergo cross-diffusion and reaction with silicon atoms within polysilicon gate conductor 16. Radiation 28 may be thermal radiation supplied from an anneal furnace. Preferably, radiation 28 is radiant light supplied from e.g., an arc lamp or a tungsten-halogen lamp using RTP. The RTP may be performed for approximately 15 to 60 seconds at a temperature of 600 to 800℃. The presence of the relatively thick gate dielectric 14 above source and drain regions 24 inhibits the metal atoms from interacting with silicon atoms arranged within substrate 10. As a result of the anneal step, a majority of polysilicon gate conductor 16(合議体注:「24」は誤記と認定。) may be converted into a silicide gate conductor 30, as shown in FIG. 8. Over 80% of the thickness of gate conductor 30 may be consumed by the metal silicide. It is even possible for more than 90% of gate conductor 30 to be consumed by the metal silicide. The excess refractory metal not consumed during this salicidation process is removed using a selective etch technique. The resulting silicide gate conductor 30 comprises TiSi_(2) if Ti is used as the refractory metal and CoSi_(2) if Co is used as the refractory metal. Turning to FIG. 9, gate dielectric 14 may then be removed from source and drain regions 24 using, e.g., a plasma etch technique which exhibits a high selectivity for the gate dielectric material. …(略)…Subsequent to exposing source and drain regions 24, a second layer of refractory metal 32, e.g., titanium or cobalt, may be then be deposited across the semiconductor topography. The second layer of refractory metal 32 is substantially thinner than the first layer of refractory metal 26. For example, the second layer of refractory metal 32 may be approximately 100 Å thick. As shown in FIG. 11, the topography may then be exposed to radiation 34 to heat the second layer of refractory metal 32. The topography may be heated to approximately 600 to 800℃. for 15 to 60 seconds using an RTP technique. As a result of being annealed, metal atoms within the second layer of refractory metal 32 may react within underlying Si atoms of substrate 10. In this manner, silicide structures 36 comprising, e.g., TiSi_(2) or CoSi_(2), are formed upon source and drain regions 36, as shown in FIG. 12. Any unreacted refractory metal may be selectively etched away. Using a two-step salicidation process to form silicide gate conductor 30(合議体注:「16」は誤記と認定。) and silicide structures 36 ensures that excessive consumption of source and drain regions 24 does not occur during the formation of silicide gate conductor 30. An interlevel dielectric may be subsequently deposited across the topography, followed by the formation of conductive plugs to the silicide gate conductor 30 and the silicide structures 36 residing upon the source and drain regions. In the instance that silicide structures 36 and silicide gate conductor 30 comprise TiSi_(2), sidewall spacers 22 are preferably composed of silicon nitride ("nitride") as opposed to oxide. The reactivity of Ti with SiO_(2) to form both TiSi_(2) and TiO_(2) is relatively high, and can undesirably lead to the formation of an electrical short between gate conductor 30 and source and drain regions 24. However, the reaction between Ti and Si_(3)N_(4) is less favorable. As such a silicide bridge is less likely to form upon nitride spacers than upon oxide spacers. Fabricating sidewall spacers 22 from oxide is possible if the spacer thickness is sufficient to prevent TiSi_(2) from forming immediately adjacent the sidewall spacers of the gate conductor. Because Co does not readily react with oxide or nitride, relatively thin sidewall spacers 22 composed of either nitride or oxide may be used if CoSi_(2) is being formed.」(第5欄第53行?第8欄第4行) (「発明の詳細な説明さて、図面に取りかかると、図1には、その上にゲート誘電体14及びポリシリコンゲート導体16が形成された半導体基板10が描かれている。…(略)…ゲート誘電体14は、約4よりも大きいK値を有する材料の堆積によって形成される。ゲート誘電体14の厚みは100から500Åの範囲である。…(略)… 図2に示されるように、ゲート導体16の選択された部分は、周知のリソグラフィ及びエッチング手法を用いて除去される。…(略)… 図4をみると、1組の誘電体側壁スペーサ22が、ゲート導体16の対向する側壁表面の上に形成される。側壁スペーサ22の構成は、例えば、酸化物又は窒化ケイ素から成る誘電体材料を、そのトポグラフィに接するように、点線20で示されるように、先ず堆積することを必要とする。…(略)…エッチングの結果として、誘電体材料は、側壁スペーサ22の形成において、ゲート導体16の側壁表面の左右に隣接するのみとなるように保たれる。各々の側壁スペーサ22の横からの厚みは、誘電体材料の堆積時間を変化させることによって制御し得る。図5に示されるように、S/D打ち込みが、LDD打ち込みよりも高いドーズとエネルギーで次に実施される。このS/D打ち込みは、側壁スペーサ22外側の側面に自己整合される。…(略)… その後は、耐火金属の第1の層26が、ゲート誘電体14、側壁スペーサ22、及びゲート導体16の露出された表面に接するように堆積される。…(略)…耐火金属の第1の層26は、例えば、約300から800Åの厚みでよい。適切な耐火金属は、コバルト及びチタンを含むが、それに限らない。耐火金属の第1の層26の金属原子を、ポリシリコンゲート導体16内のシリコン原子と相互拡散及び反応をさせるために、耐火金属の第1の層26が、放射28にさらされる。放射28は、アニール炉から供給される熱放射であってよい。好ましくは、放射28は、例えば、RTPを用いる、アークランプ又はタングステンハロゲンランプから供給される放射光である。RTPは、約15から60秒間温度600から800℃で実施される。ソース及びドレイン領域24の上の相対的に厚いゲート誘電体14の存在が、金属原子を、基板10内に配置されたシリコン原子と作用することを妨げる。アニールステップの結果として、大部分のポリシリコンゲート導体16は、図8に示されるように、シリサイドゲート導体30に変換される。ゲート導体30の厚みの80%以上が金属シリサイドに消費される。ゲート導体30の90%以上に関して金属シリサイドによって消費されるようにすることも可能である。このサリサイド化プロセスの間に消費されなかった余分な耐火金属は、選択エッチング法を用いて除去される。結果として生じるシリサイドゲート導体30は、Tiが耐火金属として用いられたならばTiSi_(2)から、Cｏが耐火金属として用いられたならばCｏSi_(2)から成る。図9をみると、ゲート誘電体14は、ゲート誘電体材料に高い選択性を示すような、例えば、プラズマエッチング法を用いて、次に、ソース及びドレイン領域24から除去される。…(略)…ソース及びドレイン領域24を露出させた後に、例えば、チタン又はコバルトのような耐火金属の第2の層32が、半導体トポグラフィに接するように、次に堆積される。耐火金属の第2の層32は、耐火金属の第1の層26よりも実質的に薄い。例えば、耐火金属の第2の層32は約100Åの厚みである。図11に示すように、トポグラフィは、耐火金属の第2の層32を加熱するために放射34に次にさらされる。トポグラフィはRTP法を用いて、約600から800℃で15から60秒間加熱される。アニールされる結果として、耐火金属の第2の層32内の金属原子は、下にある、基板10のSi原子と反応する。この方法で、図12に示されるように、例えば、TiSi_(2)又はCｏSi_(2)から成るシリサイド構造36が、ソース及びドレイン領域36の上に形成される。未反応の耐火金属はすべて選択的にエッチングで除かれる。シリサイドゲート導体30及びシリサイド構造36を形成するために2つのステップのサリサイド化プロセスを用いることで、シリサイドゲート導体30の形成の間に、ソース及びドレイン領域24の過度な消費は生じないことが確実となる。シリサイド構造36及びシリサイドゲート導体30がTiSi_(2)から成る例では、側壁22は、好ましくは、酸化物に対抗できるように窒化ケイ素(“窒化物”)から成る。TiSi_(2)及びTiO_(2)の両方を形成するSiO_(2)とのTiの反応性は相対的に高く、ゲート導体30とソース及びドレイン領域24との間の電気的な短絡の形成を、望ましくないにもかかわらず引き起こし得る。他方、TiとSi_(3)N_(4)との間の反応の方が促進されにくい(less favorable)。そのようなシリサイドブリッジは、酸化物スペーサの上よりも窒化物スペーサの上に形成されにくい。ゲート導体の側壁スペーサに隣接するTiSi_(2)が直ちに形成されることが妨げられる程度に、スペーサの厚みが十分であるならば、酸化物から側壁スペーサ22を作成することが可能である。Cｏは酸化物又は窒化物とは容易には反応しないので、仮にCｏSi_(2)を形成するならば、窒化物又は酸化物から成る相対的に薄い側壁スペーサ22を用いてもよい。」) d FIG. 12から、半導体基板10内又はその上に、シリサイドゲート導体30及びシリサイド構造36等が形成された構造物、すなわち「半導体構造物」が見てとれる。また、FIG. 7から、ポリシリコンゲート導体16はゲート誘電体14の上に接して形成されていること、FIG. 8?12から、シリサイドゲート導体30はゲート誘電体14の上に接して形成されていることが見てとれる。 (イ)引用発明上記摘記事項の「c」及びFIG. 12を参照すると、引用例1において、側壁スペーサ22は、シリサイドゲート導体30の対向する側壁表面の上に直接接して形成されていることは明らかである。上記摘記事項の「b」及び「c」並びにFIG. 5及び9?12を参照すると、引用例1において、ソース及びドレイン領域24は側壁スペーサ22外側面に自己整合されて形成されているとともに、シリサイド構造36は、サリサイド化プロセスを用いて、シリサイドゲート導体30及び側壁スペーサ22の形成後に、当該ソース及びドレイン領域24の上に形成されたものであることは明らかであるから、技術常識を勘案すると、引用例1のシリサイド構造36は、側壁スペーサ22外側面に自己整合されて形成されたものであるといえる。したがって、FIG. 1?12を参酌してまとめると、引用例1には以下の発明(以下「引用発明」という。)が記載されている。「半導体構造物であって、シリサイドゲート導体30と、ソース及びドレイン領域24の上に形成されたシリサイド構造36と、を含み、酸化物又は窒化ケイ素から成る側壁スペーサ22が前記シリサイドゲート導体30の対向する側壁表面の上に直接接して形成されており、前記シリサイド構造36を形成するために用いた耐火金属の第2の層32は、前記シリサイドゲート導体30を形成するために用いた耐火金属の第1の層26よりも薄く、結果として前記シリサイド構造36は前記シリサイドゲート導体30よりも薄く、前記シリサイド構造36は、サリサイド化プロセスを用いて、側壁スペーサ22外側面に自己整合されて形成されており、前記シリサイドゲート構造30は、例えば、TiSi_(2)又はCｏSi_(2)から成り、前記シリサイド構造36は、例えば、TiSi_(2)またはCｏSi_(2)から成る、半導体構造物。」ウ対比本件補正後の請求項1に係る発明(以下「補正発明」という。)と引用発明とを対比する。 (ア)引用発明の「シリサイドゲート導体30」、「ソース及びドレイン領域24の上に形成されたシリサイド構造36」、「窒化ケイ素から成る側壁スペーサ22」、「前記シリサイドゲート導体30を形成するために用いた耐火金属」、「前記シリサイド構造36を形成するために用いた耐火金属」は、それぞれ補正発明の「シリサイド化金属ゲート」、「シリサイド化ソース領域およびドレイン領域」、「窒化物スペーサ」、「第一のシリサイド金属」、「第二のシリサイド金属」に相当する。 (イ)引用発明では、「前記シリサイド構造36を形成するために用いた耐火金属の第2の層32は、前記シリサイドゲート導体30を形成するために用いた耐火金属の第1の層26よりも薄く、結果として前記シリサイド構造36は前記シリサイドゲート導体30よりも薄」いものであり、引用発明の「前記シリサイド構造36」の厚さは補正発明の「第二の厚さ」に相当するとともに、引用発明の「前記シリサイドゲート導体30」の厚さは補正発明の「第一の厚さ」に相当する。したがって、補正発明と引用発明とは、「第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、第二の厚さを有する第二のシリサイド金属のシリサイド化ソース領域およびドレイン領域」とを含み、「前記第二の厚さは前記第一の厚さより薄」いものである点で一致する。 (ウ)引用発明では、「シリサイド構造36」は、「ソース及びドレイン領域24の上に形成された」ものであり、「前記シリサイド構造36は、サリサイド化プロセスを用いて、側壁スペーサ22外側面に自己整合されて形成されて」いるから、補正発明と引用発明とは「『隣接する』『シリサイド化ソース領域およびドレイン領域』」を含むものである点で一致する。さらに、引用発明のシリサイドゲート導体30及び側壁スペーサ22を含む「領域」は、補正発明の「ゲート領域」に相当するから、補正発明と引用発明とは、「『前記シリサイド化ソース領域およびドレイン領域の外端は、少なくとも』『前記シリサイド化金属ゲート』を含む『ゲート領域の端に位置合わせされて』」いる点で一致する。 (エ)引用発明では、「酸化物又は窒化ケイ素から成る側壁スペーサ22が前記シリサイドゲート導体30の対向する側壁表面の上に直接接して形成されて」いるから、補正発明と引用発明とは、「『前記シリサイド化金属ゲート』が『前記窒化物スペーサに直接接する側壁を有し』」ている点で一致する。 (オ)以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。＜一致点＞「半導体構造物であって、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二のシリサイド金属のシリサイド化ソース領域およびドレイン領域とを含み、前記第二の厚さは前記第一の厚さより薄く、前記シリサイド化ソース領域およびドレイン領域の外端は、少なくとも前記シリサイド化金属ゲートを含むゲート領域の端に位置合わせされており、前記ゲート領域が更に窒化物スペーサを有し、前記シリサイド化金属ゲートが前記窒化物スペーサに直接接する側壁を有し、前記シリサイド化ソース領域およびドレイン領域はCｏSi_(2)を含む、前記半導体構造物。」＜相違点1＞「シリサイド化金属ゲート」について、補正発明では、「第一の厚さを有する第一のシリサイド金属の完全シリサイド化金属ゲート」であるのに対し、引用発明では、シリサイドゲート導体30が、「完全シリサイド化金属ゲート」であるかは明らかではない点。＜相違点2＞「シリサイド化ソース領域およびドレイン領域」と「シリサイド化金属ゲート」それぞれを構成する「シリサイド金属」について、補正発明では、「前記シリサイド化ソース領域およびドレイン領域が前記完全シリサイド化金属ゲートと異なるシリサイド金属で構成されており、前記完全シリサイド化金属ゲートを構成する金属が、前記シリサイド化ソース領域およびドレイン領域に存在」しないのに対し、引用発明では、「前記シリサイドゲート構造30は、例えば、TiSi_(2)又はCｏSi_(2)から成り、前記シリサイド構造36は、例えば、TiSi_(2)またはCｏSi_(2)から成る」ものの、「前記シリサイド化ソース領域およびドレイン領域(シリサイド構造36)が前記シリサイド化金属ゲート(シリサイドゲート導体30)」と『異なるシリサイド金属で構成されて』」いること、及び「『前記シリサイド化金属ゲート(シリサイドゲート導体30)』」を構成する金属が、『前記シリサイド化ソース領域およびドレイン領域(シリサイド構造36)』に存在」しないことについては特定されていない点。＜相違点3＞「シリサイド化金属ゲート」について、補正発明では、「前記完全シリサイド化金属ゲートは『NiSi、NiPｔSiまたはそれらの組み合わせ』を含」むものであるのに対し、引用発明では、「前記シリサイドゲート構造30は、『例えば、TiSi_(2)又はCｏSi_(2)』から成」るものであり、両者は相違する点。エ判断 (ア)相違点2について a 先に、相違点2について検討する。シリサイド化金属ゲートとシリサイド化ソース領域およびドレイン領域を有する半導体構造物において、前記シリサイド化ソース領域およびドレイン領域を前記シリサイド化金属ゲートと異なるシリサイド金属で構成することは、例えば、下記の周知例1及び2に記載されているように、周知技術である。 (a)周知例1:米国特許出願公開第2004/0094804号明細書(平成24年1月17日付けの最後の拒絶理由通知で引用した引用文献1) ・「[0001] 1. Field of the Invention [0002] The present invention relates to semiconductor devices, and more particularly to methods for forming complementary metal oxide semiconductor (CMOS) devices which include metal gates having multiple-threshold voltages Vt associated therewith. 」 (「[0001] 1.発明の分野 [0002] 本発明は半導体デバイスに関し、その上、それに関連して、複数の閾値電圧Vｔを有する金属ゲートを有する相補型金属酸化物半導体(CMOS)デバイスを形成するための方法に関する。」) ・「[0052] A first metal 34 is then formed atop the exposed surfaces of polysilicon layer 20 utilizing a conventional deposition process including, but not limited to: sputtering, plating, CVD, atomic layer deposition or chemical solution deposition. The first metal is comprised of any metal that is capable of forming a metal silicide when in contact with silicon and subjected to annealing. Suitable first metals include, but are not limited to: Co, Ni, Ti, W, Mo, Ta and the like. Preferred first metals include: Ni, Co and Ti. The deposited first metal has a thickness of from about 10 to about 110 nm, with a thickness of from about 10 to about 85 nm being more highly preferred. The resultant structure, including first metal 34, is shown, for example, in FIG. 7. 」 (「[0052] 第1の金属34が、従来の堆積プロセス、スパッタリング、プレーティング、CVD、原子層堆積又は化学的溶解堆積、しかしこれには限定されないが、を利用して、ポリシリコン層20の露出された表面の上に、次に形成される。第1の金属は、シリコンと接触してアニールされるとき、金属シリサイドを形成可能であるどのような金属から成ってもよい。適した第1の金属には、Cｏ、Ni、Ti、W、Mｏ、Ta及び同様なものが、これには限定されないが含まれる。より好ましい第1の金属は、Ni、Cｏ及びTiが含まれる。堆積された第1の金属は、厚み約10から約110nm、より好ましくは厚み約10から約85nmである。結果として生じる構造は、第1の金属34を含み、例えば、図7に示される。」) ・「[0054] Oxide layer 22 is then removed utilizing the etching process mentioned above so as to expose polysilicon layer 20 of the previously protected region. Second metal 36, which has a different Fermi level than first metal 34, is then deposited on the first metal and the now exposed polysilicon layer 20. Suitable second metals include, but are not limited to: Co, Ni, Ti, W, Mo, Ta and the like, with the proviso that the second metal is different from the first metal. Preferred second metals include: Co, Ni and Ti. The deposited second metal …(略)…」 (「[0054] 酸化物層22は、以前に保護領域のポリシリコン層20を露出するために上記で述べたエッチングプロセスを利用して、次に除去される。第2の金属36は、第1の金属34とは異なるフェルミ準位を有し、第1の金属上及び現在露出されているポリシリコン層20の上に、次に堆積される。適した第2の金属は、Cｏ、Ni、Ti、W、Mｏ、Ta及び同様なものが、これには限定されないが含まれ、ただし、第2の金属は第1の金属とは異なる。より好ましい第2の金属は、Cｏ、Ni及びTiを含む。堆積された第2の金属は、…(略)…」) ・「[0062] …(略)… The following description and FIGS. 11 - 16 illustrate the second method of the present invention wherein metal alloys are used in providing multiple-threshold gate regions which are tunable. [0063] Reference is first made to the initial FET structure shown in FIG. 11 . Specifically, the initial FET structure shown in FIG. 11 comprises Si-containing layer 14 having isolation trench regions 16 and source/drain regions 28 formed therein. The initial structure also includes at least one patterned gate stack 24 which comprises patterned gate dielectric 18 and patterned polysilicon gate 20 located atop a surface of the Si-containing layer. Insulating spacers 26 are located on opposing vertical sidewalls of the patterned gate stack region. The initial structure shown in FIG. 11 also includes silicide regions 52 which are located in the source/drain regions. …(略)…」 (「[0062] …(略)… 続く記載事項及び図11-16は、調整可能である多数の閾値ゲート領域を提供するのに、金属合金が用いられる本発明の第2の方法を説明する。 [0063] 図11に示される初期のFET構造との関係が、先ず形成される。明確に、図11に示される初期のFET構造は、分離トレンチ領域16及びソース/ドレイン領域29がその中に形成されたSiを含む層14から成る。初期の構造は、そのSiを含む層の表面の上に配置されたパターン化されたゲート誘電体18及びパターン化されたポリシリコンゲート20から成る少なくとも1つのパターン化されたゲート積層体24も含む。絶縁体スペーサ26は、そのパターン化されたゲート積層体領域の対向する垂直な側壁に位置する。図11に示される初期構造は、ソース/ドレイン領域内に位置するシリサイド領域52も含む。…(略)…」) ・「[0067] Metal alloy layer 58 is the formed atop layer 56 and the exposed polysilicon layer, See FIG. 13. The metal alloy layer of the present invention comprises at least one metal, which is capable of reacting with the underlying polysilicon to form a silicide region and an alloy additive. The metal of the metal alloy layer employed in the present invention includes any of the metals listed above in connection with the first and second metals. Preferred metals for the metal alloy are Co or Ni, with Co being highly preferred. …(略)…」 (「[0067] 金属合金層58は、図13を参照すると、層56及び露出されたポリシリコン層の上に形成されている。本発明の金属合金層は、少なくとも1つの金属であって、シリサイド領域を形成するために、下にあるポリシリコンと反応可能であるもの、及び合金添加剤から成る。本発明で採用される金属合金層の金属は、第1及び第2の金属と関連して上記で述べたどのような金属も含まれる。金属合金の好ましい金属は、Cｏ又はNiであり、Cｏがより好ましい。…(略)…」) ・周知例1の上記摘記事項の段落[0067]には、「第2の方法」の説明において、「金属合金層58」の金属は、「第1及び第2の金属と関連して上記で述べたどのような金属も含まれる」と記載されているから、周知例1には、「金属合金層58」の金属は、「ソース/ドレイン領域内に位置するシリサイド領域52」を構成するシリサイド金属とは異なるものであってもよいことが示唆されているといえる。 (b)周知例2:Jakub Kedzierski et al., Issues in NiSi-gated FDSOI device integration, IEDM 03, 2003年,441-444ページ・「Device strucure and Fabrication Schematic of the fabrication on thinnerd SOI, with a starting Si thickness of 15nm. Following the growth of the 1.6nm oxynitride dielectic, a polysilicon gate and an oxide hard-mask were deposited and pattened. Extension regions were formed with ion implantation and an 8nm oxide liner was deposited to protect the extension regions during subsequent processing. Selective silicon RSD was grown after spacer formation, then implanted, and annealed with a spike RTA. A thin CoSi_(2 )silicide was formed in the source drain region, the oxide hard-mask prevented silicide formation on the gate. After a liner deposition of nitride and oxide the gate was subject to a CMP process to expose the gate poly-Si. Nickel silicide was formed on the gate using 60nm of Ni and a 360C or 450C anneal.」(第441ページ左欄第19?34行) (「デバイスの構造及び形成薄くされたSOI上の形成物の概要は、当初のSi厚み15nmを有する。1.6nmの酸化窒化物誘電体の成長の次に、ポリシリコンゲート及び酸化物ハードマスクが堆積され、パターン化された。拡張領域がイオン打ち込みで形成され、8nmの酸化物ライナーが、次のプロセスの間に拡張領域を保護するために堆積された。選択的なシリコンRSDがスペーサの形成後に成長され、次に打ち込みされ、そしてスパイクRTAでアニールされた。薄いCｏSi_(2)シリサイドがソースドレイン領域に形成され、酸化物ハードマスクがゲート上へのシリサイドの形成を妨げた。窒化物と酸化物のライナー堆積後に、ゲートポリSiを露出するためにCMPプロセスがなされた。60nmのNi及び360C又は450Cのアニールを用いて、ニッケルシリサイドがゲート上に形成された。」) b 上記「イ(ア)引用例1」の上記摘記事項を含め、引用例1全体を精査すると、引用例1には、「シリサイド構造36及びシリサイドゲート導体30がTiSi_(2)から成る例」は記載されているものの、「シリサイド構造36を形成するために用いた耐火金属の第2の層32」を構成するシリサイド金属と「シリサイドゲート導体30を形成するために用いた耐火金属の第1の層26」を構成するシリサイド金属を、「同じシリサイド金属」で構成すべきであるという技術思想を当業者が認識できるような記載は見出せない。さらに、引用例1の上記摘記事項の「b」及び「c」を参照すると、シリサイド構造36を形成するためのシリサイド化とシリサイドゲート導体30を形成するためのシリサイド化を別のステップで行っていることから、引用発明において、「前記シリサイド構造36を形成するために用いた耐火金属の第2の層32」を構成するシリサイド金属と、「前記シリサイドゲート導体30を形成するために用いた耐火金属の第1の層26」を構成するシリサイド金属を、独立して選択できることは当業者には明らかである。したがって、引用発明において、上記周知技術を勘案することにより、シリサイド構造36をシリサイドゲート導体30と異なるシリサイド金属で構成することは当業者であれば適宜なし得たことである。そして、このように、シリサイド構造36をシリサイドゲート導体30と異なるシリサイド金属で構成した場合においては、引用例1の当該摘記事項の「c」及びFIG. 5?12を参照するとともに、技術常識を勘案すると、シリサイドゲート導体30を構成する金属が、シリサイド構造36に存在しないものとなることは、当業者であれば当然察知し得たことである。 c したがって、引用発明において、上記周知技術に基づき、相違点2に係る補正発明の構成を採用することは、当業者であれば適宜なし得たことである。よって、相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。 (イ)相違点1及び相違点3について相違点1及び相違点3は、関連するものであるからまとめて検討する。 a 先ず、相違点1について検討する。引用例1の上記「イ」「(ア)引用例1」の摘記事項「b」には、「全部の厚いゲート導体が、接合(合議体注:「ソース及びドレイン接合」のこと。)に飛び出てしまうことの恐れはなく、ポリシリコンからサリサイドに変換される。」、「例えば、TiSi_(2)又はCｏSi_(2)から成るシリサイドゲート導体が、以前に存在していたポリシリコンゲートに自己整合される。」と記載されており、しかも、FIG. 7に示されたポリシリコンゲート16は、FIG. 8?12において示されておらず、FIG. 8?12においては、シリサイドゲート導体30がゲート誘電体14の上に接して形成されているから、引用発明は補正発明の「完全シリサイド化金属ゲート」という構成を実質的に備えているといえる。よって、相違点1は実質的なものではない。 b 仮に相違点1が実質的なものであった場合について、念のため、相違点1及び相違点3をまとめて以下で検討する。一般に、シリサイド化金属ゲートを有する半導体構造物において、当該シリサイド化金属ゲートを、完全シリサイド化金属ゲートであって、NiSiを含むものとすることは、例えば、上記の周知例1及び2、並びに下記の周知例3に記載されているように、周知技術である。 (a)周知例1:米国特許出願公開第2004/0094804号明細書(平成24年1月17日付けの最後の拒絶理由通知で引用した引用文献1。再掲) ・「[0001] 1. Field of the Invention [0002] The present invention relates to semiconductor devices, and more particularly to methods for forming complementary metal oxide semiconductor (CMOS) devices which include metal gates having multiple-threshold voltages Vt associated therewith. 」 (「[0001] 1.発明の分野 [0002] 本発明は半導体デバイスに関し、その上、それに関連して、複数の閾値電圧Vｔを有する金属ゲートを有する相補型金属酸化物半導体(CMOS)デバイスを形成するための方法に関する。」) ・「[0054] Oxide layer 22 is then removed utilizing the etching process mentioned above so as to expose polysilicon layer 20 of the previously protected region. Second metal 36, which has a different Fermi level than first metal 34, is then deposited on the first metal and the now exposed polysilicon layer 20. Suitable second metals include, but are not limited to: Co, Ni, Ti, W, Mo, Ta and the like, with the proviso that the second metal is different from the first metal. Preferred second metals include: Co, Ni and Ti. The deposited second metal …(略)…」 (「[0054] 酸化物層22は、以前に保護領域のポリシリコン層20を露出するために上記で述べたエッチングプロセスを利用して、次に除去される。第2の金属36は、第1の金属34とは異なるフェルミ準位を有し、第1の金属及び現在露出されているポリシリコン層20の上に、次に堆積される。適した第2の金属は、Cｏ、Ni、Ti、W、Mｏ、Ta及び同様なものが、これには限定されないが含まれ、ただし、第2の金属は第1の金属とは異なる。より好ましい第2の金属は、Cｏ、Ni及びTiを含む。堆積された第2の金属は、…(略)…」) ・「[0056] Next, the structure containing the first and second metals is subjected to an annealing step which is carried out under conditions that are effective in causing the first and second metals to react with the underlying silicon regions, i.e., the polysilicon layer, to form silicide regions 38 and 40, respectively. Silicide regions 38 is comprised of an alloy silicide of the first and second metals, whereas silicide region 40 is comprised of a silicide of the second metal. It is noted that the thickness of the first and second metals mentioned above is such that the reaction between the metals and the underlying portions of polysilicon layer 22 entirely consumes the polysilicon layer. 」 (「[0056] 次に、シリサイド領域38及び40を各々形成するために、第1及び第2の金属から成る構造に、第1及び第2の金属を、下にあるシリコン領域、すなわちポリシリコン層と反応させるのに有効となる条件で行われるアニールステップが、なされる。シリサイド領域38は、第1及び第2の金属の合金から成るが、シリサイド領域40は第2の金属のシリサイドから成る。上記の第1及び第2の金属の厚みは、金属とその下にあるポリシリコン層22の部分の間の反応が、そのポリシリコン層全部を消費するものとなる厚みであることを記載しておく。」) ・「[0061] The alternative to the first method of the present invention provides CMOS devices that have metal gate regions that have multiple-threshold voltages associated therewith. The threshold voltage of the CMOS devices can be tuned be adjusting the ratio of first and second metals employed. The gates formed utilizing the method of the present invention are comprised entirely of a silicide; therefore the inventive method provides CMOS devices that do not exhibit any poly-depletion effects. …(略)… 」 (「[0061] 本発明の第1の方法の代わりは、それに関連して、多数の閾値電圧を有する金属ゲート領域を有するCMOSデバイスに提供することである。CMOSデバイスの閾値電圧は、第1及び第2の金属の採用される割合を調節することで調整することができる。本発明の方法を利用して形成されたゲートは、完全にシリサイドから成り、それゆえ、その発明の方法は、ポリ空乏化効果をまったく示さないCMOSデバイスを提供する。…(略)…」) ・「[0067] Metal alloy layer 58 is the formed atop layer 56 and the exposed polysilicon layer, See FIG. 13 . The metal alloy layer of the present invention comprises at least one metal, which is capable of reacting with the underlying polysilicon to form a silicide region and an alloy additive. The metal of the metal alloy layer employed in the present invention includes any of the metals listed above in connection with the first and second metals. Preferred metals for the metal alloy are Co or Ni, with Co being highly preferred. …(略)…」 (「[0067] 金属合金層58は、図13を参照すると、層56及び露出されたポリシリコン層の上に形成されている。本発明の金属合金層は、少なくとも1つの金属であって、シリサイド領域を形成するために、下にあるポリシリコンと反応可能であるもの、及び合金添加剤から成る。本発明で採用される金属合金層の金属は、第1及び第2の金属と関連して上記で述べたどのような金属も含まれる。金属合金の好ましい金属は、Cｏ又はNiであり、Cｏがより好ましい。…(略)…」) ・「[0072] Next, the structure including the capping layer and the metal alloy layer is subjected to a first annealing step which is capable of causing partial interaction between the metal alloy layer and the underlying polysilicon layer. The first annealing step forms a partial silicide layer 62 in upper portions of the polysilicon layer, See FIG. 14. The silicide layer formed at this point of the present invention is a silicide material that is not in its lowest resistance phase. For example, when the metal alloy includes Co the first annealing step forms a CoSi in upper portions of the polysilicon layer. 」 (「[0072] 次に、キャップ層及び金属合金層を含む構造は、金属合金層とその下のポリシリコン層との間に部分的な相互作用を引き起こすことを可能とする第1のアニールステップがなされる。図14に示されるように、第1のアニールステップは、ポリシリコン層の上部の部分内に部分的なシリサイド層62を形成する。本発明のこの時点で形成されたそのシリサイド層は、シリサイド金属であるが、その最も低い抵抗相におけるものではない。例えば、金属合金がCｏを含むとき第1のアニールステップはポリシリコン層の上部の部分内にCｏSiを形成する。」) ・「[0074] After the first annealing step, the capping layer and any unreacted metal alloy is removed from the structure utilizing a conventional etching process that is highly selective in removing both of the layers from the structure. The resultant structure which is formed after the selective removal process is shown, for example, in FIG. 15. Next, the structure shown in FIG. 15 is subjected to a second annealing step which converts the partial silicide/polysilicon region into a metal alloy silicide region. The resultant structure, including metal alloy suicide region 64, is shown, for example, in FIG. 16. 」 (「[0074] 第1のアニールステップの後に、キャップ層及びすべての未反応金属合金が、両者の層をその構造から除去するのに高い選択性を有する従来のエッチングプロセスを利用して、その構造から除去される。選択的除去プロセス後に形成される結果として生じる構造は、例えば、図15に示される。次に、図15に示される構造に、部分的なシリサイド/ポリシリコン領域を金属合金シリサイド領域に変換させる第2のアニールステップがなされる。結果として生じる構造は、金属合金自滅領域64を含み、例えば、図16に示される。」) ・「[0076] The resultant CMOS device has metal gate regions that have multiple-threshold voltages associated therewith. The threshold voltage of the CMOS device can be tuned by adjusting using the metal alloy layer. The gates formed utilizing this method of the present invention are comprised entirely of a silicide; therefore the inventive method provides CMOS devices that do not exhibit any poly-depletion effects. The CMOS devices also have a lower gate resistance as compared to polySi gates and/or gates made from a stack of polySi/silicide. 」 (「[0076] 結果として生じるCMOSデバイスは、それに関連して、多数の閾値電圧を有する金属ゲート領域を有する。CMOSデバイスの閾値電圧は金属合金層を用いて調節することによって調整することができる。本発明のこの方法を利用して形成されたゲートは、完全にシリサイドから成り、それゆえ、その発明の方法はポリ空乏化効果を示さないCMOSデバイスを提供する。そのCMOSデバイスは、ポリSiゲート及び/又はポリSi/シリサイドの積層体から形成されたゲートと比較して、より低いゲート抵抗も更に有する。」) (b)周知例2:Jakub Kedzierski et al., Issues in NiSi-gated FDSOI device integration, IEDM 03, 2003年,441-444ページ(再掲) ・「Abstract Thin-body fully depleted silicon on insulator (FDSOI) devices with NiSi metal gates were fabricated with gate lengths down to 20nm. Specific issues in the inetgration of the NiSi-gated FDSOI devices were investigated, in particular: gate CMP, the phase stability of the nickel silicide, and parastic resistance. Introduction NiSi-gated FDSOI devices and FinFETs fabricated through total gate silicidation[l] are promising due to their high performance and scalability[2,3]. .…(略)…」(第441ページ左欄第1?10行) (「要約薄い本体の十分に空乏化された絶縁体上のシリコン(FDSOI)デバイスが、ゲート長20nmまで作成された。NiSiゲートのFDSOIデバイスの集積化における具体的な問題点、特に、ゲートCMP、ニッケルシリサイドの相の安定性、及び寄生抵抗が調査された。序論ゲート全体のシリサイド化[1]で形成されたNiSiゲートのFDSOIデバイス及びFinFETは、高いパフォーマンスと寸法変更可能のため有望である。…(略)…」) ・「Device strucure and Fabrication Schematic of the fabrication on thinnerd SOI, with a starting Si thickness of 15nm. Following the growth of the 1.6nm oxynitride dielectic, a polysilicon gate and an oxide hard-mask were deposited and pattened. Extension regions were formed with ion implantation and an 8nm oxide liner was deposited to protect the extension regions during subsequent processing. Selective silicon RSD was grown after spacer formation, then implanted, and annealed with a spike RTA. A thin CoSi_(2 )silicide was formed in the source drain region, the oxide hard-mask prevented silicide formation on the gate. After a liner deposition of nitride and oxide the gate was subject to a CMP process to expose the gate poly-Si. Nickel silicide was formed on the gate using 60nm of Ni and a 360C or 450C anneal.」(第441ページ左欄第19?34行) (「「デバイスの構造及び形成薄くされたSOI上に形成物の概要は、当初のSi厚み15nmを有する。1.6nmの酸化窒化物誘電体の成長の次に、ポリシリコンゲート及び酸化物ハードマスクが堆積され、パターン化された。拡張領域がイオン打ち込みで形成され、8nmの酸化物ライナーが、次のプロセスの間に拡張領域を保護するために堆積された。選択的なシリコンRSDがスペーサの形成後に成長され、次に打ち込みされ、そしてスパイクRTAでアニールされた。薄いCｏSi_(2)シリサイドがソースドレイン領域に形成され、酸化物ハードマスクがゲート上へのシリサイドの形成を妨げた。窒化物と酸化物のライナー堆積後に、ゲートポリSiを露出するためにCMPプロセスがなされた。60nmのNi及び360C又は450Cのアニールを用いて、ニッケルシリサイドがゲート上に形成された。」) ・「Fig.2: TEM cross section of a 40nm gate length FDSOI device with NiSi gate and a 10nm thick body …(略)… NiSi is highly conformal and fills all the corners of the gate. …(略)…」(第442ページFig. 2の説明) (「図2: NiSiゲート及び10nmの厚みの本体を有し、40nmのゲート長のFDSOIデバイスのTEM断面図…(略)…NiSiは、非常にコンフォーマルで、ゲートの角部すべてを満たしている。」) (c)周知例3:国際公開第03/094243号・「The use of metal in place of polysilicon as the gate of a transistor provides many advantages. For example, a typical such metal has a higher conductivity than polysilicon. Furthermore, there is the opportunity to choose a metal so that its particular work function is suited to the device, allowing reduction in the level of doping concentration in the channel. Additionally, the problems of polysilicon depletion and boron penetration are avoided, allowing one to use a thicker gate oxide with a metal gate, substantially reducing gate current leakage.」(第1ページ第37行?第2ページ第2行) (「トランジスタのゲートとしてポリシリコンの代わりに金属を使用すると、多くの利点がある。例えばこのような金属は一般的に、ポリシリコンよりも導電性が高い。さらに、チャネルのドーパント濃度を低くすべく、そのデバイスに適する特定の仕事関数となるように、金属を選択する余地がある。さらに、ポリシリコン空乏化の問題やボロン突き抜けを回避でき、金属ゲートを備えたより厚いゲート酸化膜を使用できるようになり、実質的にゲートからの電流漏れが少なくなる。」) ・「Next, with reference to Figure 5, a metal layer 60, for example, nickel, is deposited over the resulting structure, i.e., over the polysilicon body 36, the spacers 46, 48, and the substrate 32 over the source and drain regions 56, 58. Then, the resulting structure undergoes a rapid thermal anneal at a temperature of for example 500℃, causing the nickel 60 to react with the silicon of the substrate 32 and the polysilicon body 36 to grow nickel silicide 62, 64, 66 into the polysilicon body 36 and into the source and drain regions 56, 58. The nickel layer 60 is thick enough in relation to the thickness of the polysilicon body 36, and the silicidation step is undertaken long enough, to provide that substantially the entire polysilicon body 36 is silicidized (since in this process the polysilicon 36 is consumed at approximately twice the rate of the nickel 60, the thickness of the nickel layer 60 is chosen to be more than one-half that of the thickness of the polysilicon body 36. For example, for a polysilicon body 36 thickness of 700 angstroms, a nickel layer 60 more than 350 angstroms in thickness is with advantage chosen). This process step forms nickel silicide gate 62 and nickel silicide regions 64, 66 in the source 56 and drain 58. The unreacted nickel portions are then removed, leaving the structure shown in Figure 6. It will be seen that through complete consumption of the polysilicon body 36 during the silicidation step, a metal gate 62 is formed. Thus, the problems described above with regard to a polysilicon gate are overcome. That is, conductivity of the gate is improved as compared to a polysilicon gate, and the problems of polysilicon depletion and boron penetration are avoided.」(第3ページ第18?34行) (「次に図5に示すように、形成された構造上、すなわちポリシリコン本体36、スペーサ46、48、並びに基板32のソース及びドレイン領域56、58上に、例えばニッケルから構成される金属層60を堆積する。その後、この金属層60を堆積した構造を、例えば500℃の温度において急速熱アニーリングに晒し、ニッケルシリサイド62、64、66をポリシリコン本体36並びにソース及びドレイン領域56、58中に形成すべく、ニッケル60を基板32及びポリシリコン本体36のシリコンと反応させる。実質的にポリシリコン本体36全体をシリサイド化するように、このニッケル層60はポリシリコン本体36の厚みとの関係において十分な厚みとなっており、シリサイド化ステップは十分な時間実行される(このプロセスでは、ニッケル60の約2倍の量のポリシリコン36を消費するので、ニッケル層60の厚みはポリシリコン本体36の厚みの半分以上となるように構成される。例えば、ポリシリコン本体36の厚みが700Åであれば、ニッケル層60の厚みを350Å以上とするのが好ましい)。このプロセスステップによって、ニッケルシリサイドゲート62と、ソース及びドレイン領域56、58中のニッケルシリサイド領域64、66とが形成される。その後反応していないニッケル部分を除去した構造を、図6に示す。シリサイド化ステップにおいてポリシリコン本体36を完全に消費することによって、金属ゲート62が形成されることが理解されるであろう。このように、ポリシリコンゲートに関する上述の問題が克服される。すなわち、ゲートの導電性がポリシリコンゲートに比して改善されるとともに、ポリシリコン空乏化及びボロン突き抜けを回避できる。」) ・「Annealing (such as rapid thermal anneal) is undertaken to activate the implants to form the source drain regions 116, 118 of the device 80. With reference to Figure 12, the cap body 90 is removed by appropriate means such as etching (as noted, the cap body 90 and spacers 104, 106 may be of different materials so that the removal of the cap body 90 does not affect the spacers 104, 106). Next, with reference to Figure 13, a metal layer 120, for example, nickel, is deposited over the resulting structure, i.e., over the polysilicon body 86(合議体注:「the 6」は誤記と認定。), the spacers 104, 106, and the substrate 82 over the source and drain regions 116, 118, the nickel layer 120 being more than one-half as thick as the polysilicon body 86. Then, the resulting structure undergoes a rapid thermal anneal, causing the nickel 120 to react with the silicon of the substrate 82 and the polysilicon body 86 to grow nickel silicide 122, 124, 126 into the polysilicon body 86 (to form gate 122) and into the source and drain regions 116, 118. Again, the nickel layer 120 is thick enough in relation to the thickness of the polysilicon body 86, and the silicidation step is undertaken long enough, to provide that substantially the entire polysilicon body 86 is silicidized.」(第4ページ第37行?第5ページ第9行) (「デバイス80のソース領域及びドレイン領域116、118を形成するために、打ち込みを活性化すべく、(急速熱アニーリングのような)アニーリングを実行する。図12に示すように、エッチング(記載したように、キャップ本体90とスペーサ104、106とは異なる物質とすることができるので、キャップ本体90の除去はスペーサ104、106に影響を与えない。)のような適切な手段によってキャップ本体90を除去する。次に、図13に示すように、例えばニッケルのような金属層120を、結果物の構造の上に、すなわち、ポリシリコン本体86、スペーサ104、106、並びにソース及びドレイン領域116、118上の基板82の上に堆積する。このニッケル層120は、ポリシリコン本体86の厚みの2分の1以上の厚みとされる。その後、ポリシリコン本体86(ゲート122を形成すべく)並びにソース及びドレイン領域116、118中にニッケルシリサイド122、124、126を成長させるように、ニッケル120を基板82のシリコン及びポリシリコン本体86と反応させるべく、結果物の構造を急速熱アニーリングする。実質的にポリシリコン本体86全体をシリサイド化するように、ここでもこのニッケル層120はポリシリコン本体86の厚みとの関係において十分な厚みとなっており、シリサイド化ステップは十分な時間実行される。」) c 引用発明の半導体構造物は、「シリサイドゲート導体30と、ソース及びドレイン領域24の上に形成されたシリサイド構造36」とを含むものであるから、例えば、上記周知例1の摘記事項の段落[0061]及び[0076]、周知例2、並びに周知例3の上記摘記事項を参照すると、引用発明においても、シリサイドゲート導体30が、完全シリサイド化金属ゲートでないならば、ポリシリコン空乏化という技術課題を生じるということは当業者であれば当然察知し得たことである。 d 他方、引用発明は、「前記シリサイドゲート構造30は、例えば、TiSi_(2)又はCｏSi_(2)から成り、前記シリサイド構造36は、例えば、TiSi_(2)またはCｏSi_(2)から成る」ものの、上記(ア)の「b」で検討したように、「シリサイド構造36をシリサイドゲート導体30と異なるシリサイド金属で構成した場合」においては、「シリサイドゲート構造30」として、「例えば、TiSi_(2)又はCｏSi_(2)から成」るものに代えて、上記周知技術のようにNiSiを採用し得ることも当業者には明らかである。 e したがって、引用発明が、仮に、補正発明の「完全シリサイド化金属ゲート」という構成を実質的に備えているとまではいえなかったとしても、引用発明において、上記周知技術に基づき、シリサイドゲート構造30として、NiSiを含み、完全シリサイド化金属ゲートであるものとすることで、上記相違点1及び相違点3に係る補正発明の構成を採用することは、当業者が適宜なし得たことである。よって、相違点1及び相違点3は、当業者が容易になし得た範囲に含まれる程度のものである。 (ウ)判断についてのまとめ以上検討したとおり、相違点1?相違点3は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。したがって、補正発明は、引用発明及び周知技術に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。キ独立特許要件についてのまとめ本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。 3 補正の却下の決定についてのむすび以上のとおり、本件補正は、特許法第17条の2第第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3 本願発明について 1 本願発明本件補正は上記のとおり却下されたので、本願の請求項1?33に係る発明は、平成23年10月28日付けの手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?33に記載されている事項により特定されるものであり、その請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載されている事項により特定されるとおりのものである。 2 引用例の記載と引用発明原査定の拒絶の理由で引用された、本願の優先権主張の日前に頒布された刊行物である「米国特許第6100173号明細書」(引用例1)には、上記「第2 2(3)イ(ア)引用例1」に記載した事項が記載されており、引用例1には上記「第2 2(3)イ(イ)引用発明」に記載したとおりの引用発明が記載されている。 3 対比・判断本願発明は、上記「第2 2 本件補正についての検討」で検討した補正発明における限定事項を省いたものである。そうすると、本願発明の特定事項を全て含み、さらに他の特定事項を付加したものに相当する補正発明が上記「第2 2 本件補正についての検討」において検討したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。したがって、本願発明は、特許法第29条第2項の規定により、特許を受けることができない。第4 むすび以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。よって、結論のとおり審決する。
審理終結日	2013-05-08
結審通知日	2013-05-10
審決日	2013-05-22
出願番号	特願2007-520293(P2007-520293)
審決分類	P 1 8・ 575- Z (H01L) P 1 8・ 121- Z (H01L)
最終処分	不成立
前審関与審査官	▲辻▼ 弘輔
特許庁審判長	池渕立
特許庁審判官	近藤幸浩恩田春香
発明の名称	シリサイド化金属ゲートの形成のための方法
復代理人	村上博司
代理人	上野剛史
復代理人	松井光夫
代理人	太佐種一
代理人	市位嘉宏

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