拒絶査定不服の審決｜不服2011-27573 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない(前置又は当審拒絶理由) G11C
管理番号	1280239
審判番号	不服2011-27573
総通号数	168
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2013-12-27
種別	拒絶査定不服の審決
審判請求日	2011-12-21
確定日	2013-10-10
事件の表示	特願2000-273192「3ポートコンテントアドレサブルメモリデバイスおよびそれを実現するための方法」拒絶査定不服審判事件〔平成13年 5月25日出願公開、特開2001-143479〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1.手続の経緯本願は、平成12年9月8日(優先権主張1999年9月10日、米国)の外国語書面出願であって、平成22年8月30日付けで通知された拒絶理由通知に対して、平成23年1月28日に意見書及び手続補正書が提出されたが、同8月18日付けで拒絶査定がされ、これに対し、同年12月21日に審判請求がなされるとともに手続補正書が提出されたものである。そして、平成24年10月31日付けで当審より通知した拒絶理由通知に対して、平成25年1月31日に意見書及び手続補正書が提出されたものである。第2.本願発明に対する判断 1.本願発明本願の請求項1ないし請求項23に係る発明は、平成25年1月31日に提出された手続補正書により補正された明細書及び図面の記載からみて、その明細書の特許請求の範囲の請求項1ないし請求項23に記載されるとおりであって、そのうちの、請求項1に係る発明(以下「本願発明」という。)は次のとおりのものである。「3ポートコンテントアドレサブルメモリデバイスであって、データを格納するためのコンテントアドレサブルメモリと、複数のコンテントアドレサブルメモリデバイスを連結するためのカスケード制御ブロックと、前記コンテントアドレサブルメモリ内で検索データを検索するために、前記検索データおよび検索制御信号を、第1のポートを経て受け取るように配置され、前記コンテントアドレサブルメモリにアクセスすることによって検索動作を実行するように構成された検索制御ブロックであって、前記検索動作は複数のクロックサイクルをそれぞれ含む検索サイクル内で実行され、2以上の検索動作が前記複数のコンテントアドレサブルメモリデバイスによって同時に実行可能であり、前記コンテントアドレサブルメモリは第2のポートを経て検索結果を出力する、前記検索制御ブロックと、第3のポートを経て、指定されたデータを前記コンテントアドレサブルメモリで読み出しまたは書き込みをすることによって読み出し/書き込み動作を実行するように構成され、前記コンテントアドレサブルメモリにアクセスすることによって読み出し/書き込み動作を実行するように構成されたメンテナンス制御ブロックと、を備える、3ポートコンテントアドレサブルメモリデバイス。」 2.当審よりの拒絶理由通知平成24年10月31日付けの当審よりの拒絶理由通知の概要は、次のとおりである。「【理由3】この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において頒布された下記の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。記＜引用刊行物一覧＞引用例1.特開平08-079262号公報引用例2.特表平06-502737号公報引用例3.特開平08-212776号公報引用例4.特開平05-028770号公報引用例5.特開平01-296486号公報 ……(中略)…… したがって、上記相違点1、2はいずれも当業者が容易になし得た範囲に含まれる程度のものであり、請求項1に係る発明は、周知技術を勘案することにより、引用発明1及び引用発明2に基づいて当業者が容易に発明をすることができたものである。 ……(以下、省略)」 3.引用例の記載事項と引用発明 3-1.引用例の記載事項本願の優先権主張の日前に日本国内において頒布され、当審の拒絶理由通知で引用された刊行物である、特開平08-079262号公報(以下「引用例」という。)には、「通信用半導体デバイス」(発明の名称)に関して、図1?図11とともに、以下の事項が記載されている(下線は、参考のため、当審において付したものである。以下、他の刊行物についても同様である。)。 a.「【0001】【産業上の利用分野】本発明は、通信回線のスイッチング装置に用いる通信用半導体デバイスに関する。特に本発明は、高速にデータ転送を行うATMのスイッチング装置に用いる通信用半導体デバイスに関する。」 b.「【0036】[実施例1] (1)本発明通信用半導体デバイスを使用した、ATMスイッチング装置のハードウエア構成図1は、本発明通信用半導体デバイスを用いた、第1の実施例におけるATMスイッチング装置のハードウエアブロック図である。図1において、301はネットワークターミネータ(NT)であり、ATM回線150と装置との絶縁、シリアル/パラレル変換、およびデータのバッファリングを行う。ネットワークターミネータ301はCPUバスおよびデータ転送バスを有する。CPUバスはCPU121に接続されている。【0037】102は、本発明通信用半導体デバイスの一例として用いるアドレスプロセッサ(AP)であり、入力されたデータの検索を行い、予め設定されたシーケンスに従って検索結果を出力する。本実施例では、ネットワークターミネータ301からスイッチングエレメントユニット111にセルデータを転送する場合にアドレスプロセッサを用いる。スイッチングエレメント111から出力されたデータは、アドレスプロセッサ102を介さずに、DMAC103により直接ネットワークターミネータ301に転送される。 ……(中略)…… 【0041】150は、NNI(ネットワーク・ネットワーク・インタフェース)のATM回線であり外部のネットワークに接続されている。160は、ネットッワークターミネータ301によりATM回線150から絶縁されたATMデータバスである。170は、CPUバスである。」 c.「【0042】(2)本発明アドレスプロセッサ(AP)の構成図1に示した本発明アドレスプロセッサ102は、交換機に用いることの出来る通信用半導体デバイスである。【0043】図2を用いて、アドレスプロセッサ102のハードウエア構成を説明する。なお、本デバイスは、多くのプログラムと同様に、仕様を明らかにすることにより当業者が容易に生産し、および使用することが出来るものである。そこで、本デバイスのポート構成、CAMアレイの構成、およびレジスタ構成等の仕様を以下に詳述する。【0044】(2-1 )ポート構成図2に示すように、アドレスプロセッサ102は入力ポート(INPUT PORT)210、出力ポート(OUTPUT PORT )220、およびCPUポート230を有する。【0045】(2-1-1 )入力ポート入力ポート210は、検索キーデータを入力するポートである。ポート幅は32ビットであるが、16ビットまたは8ビットのみが有効であるように設定することが出来る。データ(ID:0?31)は、WRパルスに同期して入力される必要がある。WRの極正は、正論理または負論理に設定することが出来る。【0046】図2において、入力ポート210のIPBUSY端子は入力ポートへのデータ入力の可否を示す信号を出力する端子であって、他のポート(出力ポートまたはCPUポート)が動作中で入力ポートへのデータ入力を受け付けないときにLOWが出力される。【0047】入力ポート210に入力された入力データは、データフォーマッタ211により予め定義された入力ポートシーケンスに従って結合(コンパウンド)され、32ビットのデータ(コンパランドデータ)になる。コンパランドデータに従って検索などの処理が行われる。【0048】(2-1-2 )出力ポート出力ポート(OUTPUT PORT )220は、検索結果等のデータを出力するポートである。データ幅は32ビットであるが、16ビットまたは8ビットのみが有効であるように設定することもできる。出力ポート220のOE端子にLOWが入力されているときに出力ポート220のRD端子に対するLOWパルス(RDパルス)が入力されることにより、出力データ(OD)が出力される。【0049】出力ポート220のOPBUSY端子は、出力ポートからのデータ出力の可否を示す信号が出力される端子であり、他のポート(入力ポートまたはCPUポート)が動作中で出力ポートからのデータ出力が出来ないときにLOWが出力される。【0050】(2-1-3 )CPUポート CPUポートは、ホストプロセッサとのインタフェース用の16ビット入出力データバスである。データ幅は16ビット、アドレス幅は8ビットである。アドレスは、アドレスプロセッサ内の各種レジスタのアドレスを指定するために用いられる。CPUポートから、以下の操作を行うことが出来る。」 d.「【0051】(2-1-3-1 )レジスタの読み書きチップ内部の各種レジスタへのデータの書き込みおよび読み出しを行うことが出来る。【0052】(2-1-3-2 )CAMテーブルの書き込みと読み出し CAMテーブルの書き込みと読み出しは、Memory_ AR, Memory_ HHA, およびMemory_ HEAレジスタへのアクセスを介して行われる。【0053】(2-1-3-3 )各種コマンドの実行。【0054】コマンドの実行はコマンドレジスタへ実行命令を書き込むことにより行われる。例えば、検索実行命令が書き込まれるとアドレスプロセッサ102は、CPUの介在を必要とせずに、定義されたシーケンスに従って入力ポートからデータを入力し、出力ポートから結果を出力する。検索実行命令を書き込む前に行われる検索条件の定義もCPUバス230から行う。【0055】(2-1-3-4 )検索 CPUポートを介して検索を行うこともできる。コマンドの実行は、IPコマンドレジスタに対するオペコードの書き込みによって行う。」 e.「【0056】(2-2 )CAMアレーの構成図3を用いて、図2に示したCAMアレー250のハードウエア構成を説明する。CAMアレー250は、図3に示すCAM基本ワードを2048個有する。図3において、エンプティビット251は、そのワードに有効なテーブルデータが書き込まれているかどうかを示す。有効なデータが書き込まれているときは、0に設定される。ヒット/ミスヒットフラグ255は、検索の結果がヒットしたかどうかを示す。アクセスビット256は、過去の検索において、ヒットまたはミスヒットが有ったか否かを示す。【0057】図4を用いて、CAMアレー250の論理構成を説明する。図4に示すように、CAMアレー250は、ロウ×カラムの論理構成を有する。ロウおよびカラムのサイズは、図3のセグメント番号ビット253およびバウンダリビット252により定義される。これらのビットは、AP102が実行を開始する前に予め書き込まれる。【0058】セグメントビットは3ビットであり、000?111の値によりテーブルのカラム番号が示される。セグメントビットの値が000のワードから111のワードまでがある場合は、テーブルのカラムサイズは8であり、セグメントビット253の値が000のワードのみがある場合は、テーブルのカラムサイズは1である。このように、セグメントビットに書き込む値により、テーブルのカラムサイズが定義される。【0059】セグメントビットが000であるワードは、テーブルの新しいロウが始まることを示す。このワードのバウンダリビット(図3参照)には、1を書き込んでおく。テーブルのカラムサイズnとロウサイズmとは、 n × m ≦ 2048 を満たさなくてはならない。2048-n×mで定義される余りのワードは使用することが出来ない。検索は、テーブルのカラム毎(図4の縦の行毎)に行う。1つのコンパランドデータを用いて、同一のカラムにある各セグメントを1回参照する。【0060】テーブルの定義が終了すると、CPUポート230を介して各基本ワードのセグメント254(図3参照)に、データを書き込むことが出来る。各セグメントに書き込まれたデータを検索データ(キーデータ)として用いるか否か、および検索によりヒットした場合に出力するターゲットデータとして用いるか否かは、CPUポート230を介してCPU121により定義される。各セグメントに書き込まれたデータは、キーデータおよびターゲットデータの双方に用いることもできる。また、カラム毎に異なる数のセグメントを、検索データまたはターゲットデータとして用いることもできる。電源投入後のCAMテーブルの値は不定なので、CAMの全てのセグメント(2048個のセグメント)にバウンダリビットを書き込むことによってCAMテーブルを設定する。」 f.「【0064】(2-4 )入力シーケンスの設定方法アドレスプロセッサ102には、データの入力シーケンス(入力ポート上のデータの取り込み、コンパランドデータのマスキング等)を2種類(AチャネルおよびBチャネル)設定することが出来る。【0065】各チャネルの入力シーケンスは、最大64個の入力データに対して設定することが出来る。最大64個の入力データの中のどの入力データをアドレスプロセッサに取り込むかを、64ビットのCUTレジスタによって設定する。即ち、CUTレジスタの各ビットを各入力データに対応させ、取り込むデータに対応するビットに1を設定し、取り込まない入力データに対応するビットに0を設定する。16ビットおよび8ビットの入力データは、アドレスプロセッサ内で結合(コンパウンド)されて最大16個の32ビット幅データ(コンパランドデータと呼ぶ)として扱われる。32ビットの入力データは、そのまま32ビット幅のコンパランドデータとして扱われる。コンパランドデータは16個のコンパランドレジスタに格納される。【0066】コンパランドレジスタに取り込んだデータの中で、1つのチャネルの入力シーケンスで検索に用いることの出来る最大のデータ量は、CAMテーブルの最大カラムサイズ、即ち8個である。従って有効入力データ幅が32ビット、16ビット、および8ビットの場合、それぞれ、8個、16個及び32個の入力データを検索に用いることが出来る。 ……(中略)…… 【0070】入力シーケンスは、WRパルスの入力により一つずつ進む。また、SQRST端子に対してLOWパルスが入力されるか、CPUポートからSQRSTコマンドが入力されることにより入力シーケンスは先頭に戻る。」 g.「【0071】(2-5 )出力シーケンスの設定方法検索を実行すると、CAMテーブル中のヒットしたデータ(入力データと一致したCAMテーブルのデータ)のレジスタアドレスがHHAレジスタに格納される。複数のコンパランドデータのAND条件により複数のセグメントに対する検索を行った場合は、ヒットした複数のセグメントの最下位のアドレスがHHAレジスタに格納される。【0072】検索を実行した後に、コンパランドレジスタ、HHAレジスタ、およびCAMテーブルから、出力ポートへデータを出力することが出来る。出力するデータおよび出力する順序は出力シーケンスで定める。出力シーケンスは、2種類(AチャネルおよびBチャネル)設定することが出来る。それぞれのチャネルについて、以下の設定を行うことが出来る。」 h.「【0075】(2-6 )検索の実行検索条件の設定が終了した後にSWIOPコマンドを入力すると、アドレスプロセッサ(AP)102は入出力モード(IOPモード)に移行し、入力ポート210からの入力に従って検索を実行する。入力シーケンスおよび出力シーケンスのそれぞれについてAチャネルとBチャネルのいずれを用いるかは、CPUポートからのコマンドにより設定される。【0076】但し、入力ポートからの最初の入力データに基づいてAチャネルまたはBチャネルを選択するように構成しても良い。」 i.「【0079】(3)本実施例におけるアドレスプロセッサ102の初期設定 (3-1 )CAMアレーの設定図5に、本発明ATMスイッチング装置におけるアドレスプロセッサ102のCAMアレー250の定義(テーブル構成)を示す。本実施例ではカラムサイズを3に設定する。この設定は、ATMスイッチング装置の電源が投入されたときまたは入力装置125から定義の変更入力があったときに、CPU121が行う。【0080】CPU121は、ATMコネクションが確立されたときに、スイッチングエレメントユニット111の両側のポートで用いるVPIおよびVCIの値を判断する。次にCPU121は、両側のアドレスプロセッサ102のCAMアレー250から、エンプティビット251がハイ(HIGH)であるワードのロウ(行)を探す。次に、各アドレスプロセッサが接続された側のネットワークおよび入力されたセルを出力する出力側のネットワークで用いるVPIおよびVCIの値を、CAMテーブルに格納する。【0081】このとき、セグメント0のカラムの上位28ビットに入力側のネットワークで用いられているVPIおよびVCIを格納し、下位4ビットに0を格納する。セグメント1のカラムにセルの出力ポート番号を格納する。更に、セグメント2のカラムの上位28ビットに出力側のネットワークで用いられているVPIおよびVCIを格納し、下位4ビットに0を格納する。また、VPIおよびVCIを格納したロウ(行)の各ワードのエンプティビットを0に設定して使用中であることを示す。」 j.「【0087】(4)ATMスイッチング装置の検索動作図6は、ATMスイッチング装置がスイッチングを行っているときの、CPU121の動作を示すフローチャートである。図1および図6を参照して、各アドレスプロセッサ102の初期設定が終了し入出力モードに移行した後の、CPU121の検索動作を説明する。【0088】(4-1 )アドレスプロセッサへのデータ入力 NT301は、1セルのデータが内部のFIFOに蓄積されると、CPU121に対して割り込みを発生する。するとCPU121は、スイッチング動作を開始し(S100)、NT301からアドレスプロセッサ102へ4バイトのデータを転送するように、DMAC103を設定する(S110)。 ……(中略)…… 【0090】アドレスプロセッサ102は入出力モードに遷移しているので、入力ポートからWT信号が入力されると、予め設定さている入力シーケンスに従って入力ポート上のデータを読み込んで処理する。すなわち、4バイトのデータが入力されたときにこれらを単一のコンパランドデータとして扱い、下位4ビットを0にマスクして検索を行う。CAMテーブルには、ATMの呼が設定されたときに図2に示すデータが格納されている。検索を行った結果、CAMに格納されたデータの中にヒットしたデータがあるとAPからCPU121に対して割り込みが発生する(S120)。【0091】するとCPU121は、アドレスプロセッサ102の第1番目のコンパランドレジスタの値を読み込む(S130)。次に読み込んだコンパランドレジスタの中に含まれるPTの値により、受信情報が網情報であるかユーザ情報であるかを判断する(S140)。受信セルが網情報である場合は、NT301から情報フィールド(図11参照)のデータを読み込み、読み込んだデータに従って必要な処理を行う(S150)。 ……(中略)…… 【0094】(4-2 )アドレスプロセッサ102からのデータ出力次にCPU121は、アドレスプロセッサ102からSEU111への4バイトのデータ転送をDMAC103に設定する(S210)。DMAC103は、アドレスプロセッサ102の出力ポート220にアウトプットイネーブル信号(OE)およびRDを出力してデータを読み出し、SEU111にCSおよびWRを出力してデータを書き込むことにより、データの転送を行う。【0095】アドレスプロセッサ102は、出力ポートにRD信号が入力されると、予め定められた出力シーケンスに従って出力ポートからデータを出力する。即ち、セグメント2に格納された出力側のネットワークのVPIおよびVCIの値と、第1番目のコンパランドレジスタの値との論理和(OR)を計算し、得られた32ビットのデータを8ビット毎に出力する。ここで第1番目のコンパランドレジスタの下位4ビットには、入力データのPTおよびCLPが格納されており、他のビットは0にされているので、アドレスプロセッサの出力ポートからは、図5の出力側のネットワークにおけるNNIの第1オクテットから第4オクテットの情報が出力される。 ……(中略)…… 【0097】SEU111に入力されたセルデータは、出力側のポートに転送され、CPU121からの設定に基づいて出力側のポートのDMAC103により出力側のポートのNT301に転送される(S230)。出力ポートのNT301は、転送されたデータをシリアルデータに変換して出力側のAT網150に送出する。これにより、本ATMスイッチング装置に入力されたATMセルの転送が行うことができる。転送が終了すると、CPU121は、アドレスプロセッサ102に対してSQRSTコマンドを発行し、入出力シーケンスを先頭に戻す(S240)。【0098】本実施例によれば、CPUがVPIおよびVCIの値を読み取って接続先を判断することなく、入力されたセルを他のATM網に送信することが出来る。」 3-2.引用発明ア前記「3-1.引用例の記載事項」におけるaの「本発明は、高速にデータ転送を行うATMのスイッチング装置に用いる通信用半導体デバイスに関する。」、同bの「本発明通信用半導体デバイスを使用した、ATMスイッチング装置」及び「102は、本発明通信用半導体デバイスの一例として用いるアドレスプロセッサ(AP)であり、入力されたデータの検索を行い、予め設定されたシーケンスに従って検索結果を出力する。」、同cの「本発明アドレスプロセッサ102は、交換機に用いることの出来る通信用半導体デバイスである。」という各記載から、引用例には、「ATMスイッチング装置」の「交換機に用いることの出来る通信用半導体デバイス」である「アドレスプロセッサ102」が記載されている。イ同cの「図2に示すように、アドレスプロセッサ102は入力ポート(INPUT PORT)210、出力ポート(OUTPUT PORT )220、およびCPUポート230を有する。」という記載から、引用例の前記「アドレスプロセッサ102」は、「入力ポート(INPUT PORT)210」、「出力ポート(OUTPUT PORT )220」及び「CPUポート230」からなる3つのポートを有することが記載されている。ウ同cの「図2を用いて、アドレスプロセッサ102のハードウエア構成を説明する。……本デバイスのポート構成、CAMアレイの構成、およびレジスタ構成等の仕様を以下に詳述する。」、同eの「図2に示したCAMアレー250」との各記載から、引用例の「アドレスプロセッサ102」は「CAMアレー250」を有することが記載されている。また、同eの「図3を用いて、図2に示したCAMアレー250のハードウエア構成を説明する。CAMアレー250は、図3に示すCAM基本ワードを2048個有する。図3において、エンプティビット251は、そのワードに有効なテーブルデータが書き込まれているかどうかを示す。有効なデータが書き込まれているときは、0に設定される。ヒット/ミスヒットフラグ255は、検索の結果がヒットしたかどうかを示す。アクセスビット256は、過去の検索において、ヒットまたはミスヒットが有ったか否かを示す。」という記載から、前記「CAMアレー250」には、検索すべき「データ」が格納されていることは明らかである。そして、同cの「入力ポート210に入力された入力データは、データフォーマッタ211により予め定義された入力ポートシーケンスに従って結合(コンパウンド)され、32ビットのデータ(コンパランドデータ)になる。コンパランドデータに従って検索などの処理が行われる。」、同eの「CAMアレー250は、ロウ×カラムの論理構成を有する。」及び「検索は、テーブルのカラム毎(図4の縦の行毎)に行う。1つのコンパランドデータを用いて、同一のカラムにある各セグメントを1回参照する。」、同gの「複数のコンパランドデータのAND条件により複数のセグメントに対する検索を行った」との各記載から、引用例には、「入力ポート210に入力された入力データ」を「結合」した「コンパランドデータ」に従って、前記格納されている検索すべき「データ」である「セグメント」の「検索」が行われる、「ロウ×カラムの論理構成」の「CAMアレー250」が記載されている。エ同cの「入力ポート210は、検索キーデータを入力するポートである。ポート幅は32ビットであるが、16ビットまたは8ビットのみが有効であるように設定することが出来る。データ(ID:0?31)は、WRパルスに同期して入力される必要がある。WRの極正は、正論理または負論理に設定することが出来る。」及び「入力ポート210のIPBUSY端子は入力ポートへのデータ入力の可否を示す信号を出力する端子であって、他のポート(出力ポートまたはCPUポート)が動作中で入力ポートへのデータ入力を受け付けないときにLOWが出力される。」という各記載、同dの「検索実行命令が書き込まれるとアドレスプロセッサ102は、CPUの介在を必要とせずに、定義されたシーケンスに従って入力ポートからデータを入力し」という記載、同fの「アドレスプロセッサ102には、データの入力シーケンス(入力ポート上のデータの取り込み、コンパランドデータのマスキング等)を2種類(AチャネルおよびBチャネル)設定することが出来る。」及び「各チャネルの入力シーケンスは、最大64個の入力データに対して設定することが出来る。最大64個の入力データの中のどの入力データをアドレスプロセッサに取り込むかを、64ビットのCUTレジスタによって設定する。」という各記載、及び、同fの「入力シーケンスは、WRパルスの入力により一つずつ進む。また、SQRST端子に対してLOWパルスが入力されるか、CPUポートからSQRSTコマンドが入力されることにより入力シーケンスは先頭に戻る。」という記載から、引用例の「入力ポート210」は、「CAMアレー250」内で前記検索すべき「データ」を検索するための「データ(ID:0?31)」の供給端子と、前記「データ(ID:0?31)」を「定義された」入力「シーケンス」に従って「同期して入力」するための「WRパルス」の供給端子と、「入力シーケンス」を「先頭に戻」す「SQRSTコマンド」が入力される「SQRST端子」と、「出力ポート」または「CPUポート」が「動作中」で「入力ポートへのデータ入力を受け付けないとき」に「LOW」の信号を出力する「IPBUSY端子」とを備えることが記載されている。オ同cの「出力ポート(OUTPUT PORT )220は、検索結果等のデータを出力するポートである。データ幅は32ビットであるが、16ビットまたは8ビットのみが有効であるように設定することもできる。出力ポート220のOE端子にLOWが入力されているときに出力ポート220のRD端子に対するLOWパルス(RDパルス)が入力されることにより、出力データ(OD)が出力される。」及び「出力ポート220のOPBUSY端子は、出力ポートからのデータ出力の可否を示す信号が出力される端子であり、他のポート(入力ポートまたはCPUポート)が動作中で出力ポートからのデータ出力が出来ないときにLOWが出力される。」という各記載から、引用例の「出力ポート(OUTPUT PORT )220」は、「出力データ(OD)が出力される」出力端子と、「入力ポートまたはCPUポート」が「動作中でデータ出力が出来ないときにLOW」の信号を出力する「OPBUSY端子」とを備えることが記載されている。カ同hの「検索条件の設定が終了した後にSWIOPコマンドを入力すると、アドレスプロセッサ(AP)102は入出力モード(IOPモード)に移行し、入力ポート210からの入力に従って検索を実行する。」、同cの「出力ポート(OUTPUT PORT )220は、検索結果等のデータを出力するポートである。……出力ポート220のOE端子にLOWが入力されているときに出力ポート220のRD端子に対するLOWパルス(RDパルス)が入力されることにより、出力データ(OD)が出力される。」という各記載から、引用例の「アドレスプロセッサ102」には、「CAMアレー250」にアクセスすることによって「検索を実行」させて、「検索結果」を「出力ポート(OUTPUT PORT )220」から出力させる動作を制御する制御回路が設けられていることは、当業者にとって自明の事項である。キ同cの「CPUポートは、ホストプロセッサとのインタフェース用の16ビット入出力データバスである。データ幅は16ビット、アドレス幅は8ビットである。アドレスは、アドレスプロセッサ内の各種レジスタのアドレスを指定するために用いられる。CPUポートから、以下の操作を行うことが出来る。」、同dの「チップ内部の各種レジスタへのデータの書き込みおよび読み出しを行うことが出来る。」及び「CAMテーブルの書き込みと読み出しは、Memｏｒｙ_AR,Memｏｒｙ_HHA,およびMemｏｒｙ_HEAレジスタへのアクセスを介して行われる。」という記載から、引用例の「アドレスプロセッサ102」には、「CPUポート230」の「ホストプロセッサとのインタフェース用の16ビット入出力データバス」を介して入出力されるデータについての「CAMテーブルの書き込みと読み出し」動作を制御する制御回路が設けられていることは、当業者にとって自明の事項である。ク以上を総合すると、引用例には、次の発明(以下「引用発明」という。)が記載されているものと認められる。「ATMスイッチング装置の交換機に用いることの出来る通信用半導体デバイスであるアドレスプロセッサ102であって、前記アドレスプロセッサ102は、入力ポート(INPUT PORT)210、出力ポート(OUTPUT PORT)220及びCPUポート230からなる3つのポートと、前記入力ポート(INPUT PORT)210に入力された入力データを結合したコンパランドデータに従って、格納されている検索すべきデータであるセグメントの検索が行われる、ロウ×カラムの論理構成のCAMアレー250と、を有し、前記入力ポート(INPUT PORT)210は、前記CAMアレー250内で前記検索すべきデータを検索するためのデータ(ID:0?31)の供給端子と、前記データ(ID:0?31)を定義された入力シーケンスに従って同期して入力するためのWRパルスの供給端子と、前記入力シーケンスを先頭に戻すSQRSTコマンドが入力されるSQRST端子と、前記出力ポート(OUTPUT PORT)220または前記CPUポート230が動作中で前記入力ポート(INPUT PORT)210へのデータ入力を受け付けないときにLOWの信号を出力するIPBUSY端子とを備え、前記出力ポート(OUTPUT PORT)220は、出力データ(OD)が出力される出力端子と、前記入力ポート(INPUT PORT)210または前記CPUポート230が動作中でデータ出力が出来ないときにLOWの信号を出力するOPBUSY端子とを備え、前記アドレスプロセッサ102には、さらに、前記CAMアレー250にアクセスすることによって検索を実行させて、検索結果を前記出力ポート(OUTPUT PORT)220から出力させる動作を制御する制御回路と、前記CPUポート230のホストプロセッサとのインタフェース用の16ビット入出力データバスを介して入出力されるデータについての、CAMテーブルの書き込みと読み出し動作を制御する制御回路とが設けられている、アドレスプロセッサ102。」 4.コンテントアドレサブルメモリ技術の分野における通常の知識 4-1.各周知例の記載事項コンテントアドレサブルメモリ(連想メモリ)に関して、本願の優先権主張の日前に日本国内において頒布された刊行物である、以下の周知例1?4には、次の事項が記載されている。ア周知例1:特開昭58-203696号公報 a.「本発明はメモリ回路に関するものであり、連想メモリデバイスを構成する単位として用いるものである。連想メモリ(associative memory)またはCAM(content-addressable memory)と呼ばれるものは、ある条件に合つたデータを読み出す場合に、直接に条件を示す信号を与えるだけでその条件に合つたデータが読み出されるようになつているメモリである。」(第1頁下右欄第17行?第2頁上左欄第5行) b.「以下、本発明の一実施例を図面に基づいて説明する。第1図は本発明の基本回路である。第2図はこの基本回路をカスケードに接続し、かつ付加回路を加え、連想メモリデバイスとして使えるようにしたものである。」(第2頁下左欄第9?13行) c.「次に,ある条件に当てはまるデータを検索する場合について説明する。バスDBUS上にメモリ(1)の内容と比較すべきデータをのせ、信号線CONDには演算するための情報をのせておいてから、データ検索を促す信号SRCHをこの回路に外部から加える。制御回路(5)は、この信号SRCHを受けると、レジスタ(3)がセットされておりかつ演算器(2)から信号S1が入力されている場合には、レジスタ(4)を信号S3によつてセットし、それ以外の場合には信号S4によってリセツトする。こうして外部からは、条件に合つたデータが存在したか否かを、信号S5によつてレジスタ(4)がセットされているか否かを見ることで知ることができる。データを抹消したい場合には、抹消したいデータを予め検索してレジスタ(4)をセットしておいた後、データ抹消を促がす信号DELを外部から加える。 ……(中略)…… 最後に、連想メモリとして用い、必要な条件にあつたデータを読み出したい場合の操作について述べる。データを読み出したい時は、先ず読み出したい条件のデータを検索する。検索の結果は信号S5によって外部から知ることができる。第2図の制御回路(6)では、各メモリから出力される信号S5を見て、ある規準に従つてひとつのメモリ回路を選び、マルチプレクサ(7)にセレクト信号SLCTを出力することで、そのメモリ回路のデータを外部データバスEXDBUSに出力する。こうすれば、必要なデータの内容を表わす条件を示せば、条件に合つたデータを読み出せる。即ち連想メモリになる。」(第3頁上右欄第17行?同頁下右欄第11行) イ周知例2:特開平01-159729号公報 d.「〔産業上の利用分野〕本発明はディジタル情報通信分野に利用される。本発明は、ディジタル情報通信に用いられる記号列照合メモリとそのカスケード接続方式に関し、特に、CPUとのインタフェースの変更なしに、登録パタン記号列容量が拡張可能な記号列照合メモリおよびそのカスケード接続方式に関する。」(第2頁下左欄第4?10) e.「〔発明が解決しようとする問題点〕前述した従来の記号列照合メモリは、カスケード結合する端子が存在しなかったので、従来の記号列照合メモリを複数個使用する場合は、一致したか否か、一致アドレスコード結果を各記号列照合メモリ個別に読み出す必要があり、記号列照合メモリの使用個数が増えるにつれ、照合結果を得るまでの処理時間が増加する欠点があった。また、ある記号列を入力した際、複数個の記号列照合メモリで一致が生じた場合、多重一致と判定するために、外部回路あるいはソフトウェアの追加が必要である欠点があった。本発明の目的は、前記の欠点を除去することにより、カスケード接続可能な記号列照合メモリとそのカスケード接続方式を提供することにある。」(第3頁上左欄第14行?第4頁上左欄第8行) f.「〔実施例〕以下、本発明の実施例について図面を参照して説明する。第1図は本発明の記号列照合メモリの一実施例の構成図である。本実施例の記号列照合メモリは、クロック入力端子12から入力された外部クロックによってデータ入力端子11から入力される複数nのデータをシフト動作する有限長のシフトレジスタ13と、複数個のアドレスを持ち各アドレスにはシフトレジスタ13と同規模の記憶手段を有しシフトレジスタ13の内容と全アドレスにおける前記記憶手段に格納された内容とを並列に比較し各アドレスごとに一致したか否かを示す比較結果信号26を出力する記憶比較手段としての連想メモリ14と、比較結果信号26を入力し一致が存在する場合に一致信号27と、一致が複数個存在する場合に多重一致信号28と、比較結果信号26を符号化し一致した前記記憶手段のアドレスコード29とを出力するプライオリティエンコーダ15と、一致信号27、多重一致信号28およびアドレスコード29をそれぞれ出力する一致信号出力端子16、多重一致信号出力端子17およびアドレスコード出力端子18と、カスケード接続用入力端子19と、カスケード接続用出力端子25と、カスケード接続用入力端子19がアクティブ入力時の場合に、一致信号出力端子16は一致信号27の出力にかかわらずインアクティブ、カスケード接続用出力端子25はアクティブ、カスケード接続用入力端子19がインアクティブ入力時の場合、カスケード接続用出力端子25は一致信号27が出力されているときはアクティブ、出力されていなければインアクティブにそれぞれ制御する制御手段20とを備えている。」(第5頁上左欄第3行?同頁上右欄第13行) g.「第2図は本発明の記号列照合メモリのカスケード接続方式の一実施例を示すブロック構成図で、第1図に示した本発明のカスケード接続可能な記号列照合メモリを2個カスケード接続したものである。本実施例は、連想メモリ32を含む第-記号列照合メモリ31と、連想メモリ34を含む第二記号列照合メモリ33と、第一および第二記号列照合メモリ31および33の入力にそれぞれ接続されたデータバス35およびクロック信号線36と、第一記号列照合メモリ31のカスケード接続用入力端子19をインアクティブに固定するための接地線37と、第一記号列照合メモリ31のカスケード接続用出力端子25と第二記号列照合メモリ33のカスケード接続用入力端子19とを結ぶ信号線38と、第一および第二記号列照合メモリ31および33の一致アドレスコード出力をマルチ接続したバス39と、入力が第一および第二記号列照合メモリ31および33の一致信号出力端子16と信号線41および42で接続されたプライオリティエンコーダ40と、一方の入力が第一記号列照合メモリ31の多重一致信号出力端子17と信号線44で接続され他方の入力が第二記号列照合メモリ33の多重一致信号出力端子17と信号線45で接続されたオアゲート43と、オアゲート43の出力に接続されカスケード接続された第一および第二記号列照合メモリ31および33の少なくとも一方で多重一致していることを示す出力信号線46と、一致アドレスコード出力バス39とプライオリティエンコーダ40の出力とをあわせ、連想メモリ32および34の二つを通しての一致アドレスコードを示す出力バス47とを含んでいる。本発明の特徴は、第2図において、第一記号列照合メモリ31と第二記号列照合メモリ32とを、プライオリティエンコーダ40およびオアゲート43とを用いて、同図に示すように接続したことにある。次に本実施例の動作について説明する。連想メモリ32内のアドレス「00」および「01」にそれぞれパタン記号列「ABCDEF」、「XYZ」を、連想メモリ34内のアドレス「00」および「01」にそれぞれパタン記号列「OPQRSTU」「XYZ」をあらかじめ登録しておく。クロック信号線36より外部クロックと、データバス35よりそのクロックに同期して照合記号列「ABCDEF」を入力すると、連想メモリ32において一致が発生し、バス39には一致アドレスコードの「00」、信号線38および41はアクティブ出力、出力バス47には一致アドレスコード「000」が出力される。このとき信号線44.42および45はインアクティブ出力、記号列照合メモリ33のアドレスコード出力端子18はハイインピーダンスである。同様にして、データバス35より照合記号列「OPQRSTU」を入力すると、連想メモリ34で一致が発生し、バス39には一致アドレスコード「00」が出力され、信号線42はアクティブ出力となり、出力バス47は「100」となる。このとき、信号線38.41.44および45はインアクティブ出力、第一記号列照合メモリ31のアドレスコード出力端子18はハイインピーダンスとなる。次に同様にして、データバス35より照合記号列「XYZ」をクロック信号線36からの外部クロックに同期させて入力すると、連想メモリ32および34の両方で一致が生じる。このとき、バス39は一致アドレスコード「01」となり、信号線41および38はアクティブ出力となる。カスケード接続用の信号線38がアクティブなため、連想メモリ34で一致が発生しているにもかかわらず、信号線42はインアクティブ、記号列照合メモリ33のアドレスコード出力端子18はハイインピーダンスになる。また信号線44はインアクティブであるが信号線45はアクティブ出力となり、出力信号線46もアクティブとなり、カスケード接続した第一および第二記号列照合メモリ31および33内で多重一致が発生したことが分かる。なお、前述の接続方式の実施例においては、記号列照合メモリ2個をカスケード接続した場合を示したけれども、3個以上になっても第二記号列照合メモリと同様に順次カスケード接続することができる。」(第6頁下右欄第17行?第7頁下右欄第13行) ウ周知例3:特開平08-138384号公報 h.「【0022】【発明が解決しようとする課題】上記のように構成された連想メモリにおいて、1つの連想メモリではメモリ容量が不足する場合に、複数の連想メモリをカスケードに接続してアクセスすることが考えられている(例えば特開昭59-40396号公報、特願平5-159724号(未公開)参照)。この場合に、外部からは、あたかも1個の連想メモリをアクセスしていると同等の信号の入出力だけで、カスケード接続された複数の連想メモリのアクセスが実現されることが好ましい。 ……(中略)…… 【0024】本発明は、上記事情に鑑み、カスケードに接続された複数の連想メモリに、同時に、検索結果を出力することを指示する信号を入力するだけで、必要な検索結果が出力される構成を備えることを第1の目的とする。」 i.「【0027】【課題を解決するための手段】上記第1の目的を達成する第1発明の連想メモリは、互いにカスケードに接続され同時にアクセスされる拡張機能を備えた、複数のメモリワードそれぞれに各格納データを記憶しておき、検索データを入力し、入力された検索データに対応する格納データが格納されたメモリワードの検索を行う連想メモリにおいて、自分を含め自分よりも上位に接続された連想メモリの検索結果が格納される、外部への読み出しが自在な検索結果レジスタと、自分がカスケード接続の最終段に接続されているか否かを識別する識別手段と、前記検索結果レジスタがアクセスされた際に、前記識別手段により、最終段に接続されていることが認識された場合に、該検索結果レジスタに格納された検索結果を出力する出力制御回路と、を備えたことを特徴とするものである。」 j.「【0040】図3は、本発明の連想メモリの第1実施例を表わした回路ブロック図である。図1に示す従来の連想メモリの構成要素と対応する構成要素には、図1に付した番号と同一の番号を付して示し、相違点についてのみ説明する。【0041】図3に示す連想メモリには、この連想メモリのID番号を格納するID番号レジスタ8が備えられている。このID番号は、カスケード接続された複数の連想メモリ同士を識別するためのものであり、連想メモリ毎に異なる番号が格納され、外部から入力されるアドレスデータADの上位側のアドレスとして使用される。但し、このID番号レジスタ8の最上位ビット8aは、ID番号としては常に‘0’が格納され、自分がカスケード接続の最終段である場合(単独で使用される場合を含む)に‘1’が格納される。【0042】本実施例では、このID番号レジスタ8の最上位ビット8aが、本発明にいう識別手段としての識別符号である。この識別手段は、レジスタであっても良くて、端子であっても構わない。【0043】又、この連想メモリには、検索結果レジスタ9が備えられている。この検索結果レジスタ9には、検索の際に、その連想メモリで一致が検出されたか否か、及び、一致が検出された場合に、その一致が検出されたメモリワードのアドレスが格納される。又、この連想メモリがカスケードに複数接続された場合、この連想メモリには、上位側に接続された連想メモリで一致が検出されたか否か、及び一致が検出された場合の、そのアドレスが入力され、その場合、検索結果レジスタ9には、自分自身で一致が検出されたか否か、上位側に接続された連想メモリで一致が検出されたか否か、及び自分自身を含め上位側に接続された連想メモリの中の、一致が検出された最優先のアドレスが格納される。この検索結果レジスタ9の内容は、ID番号レジスタ8の最上位ビット8aに‘1’が格納されていた場合のみ、出力制御回路7を経由して読み出すことができる。【0044】図4は、図3に示す連想メモリが、カスケードに接続された状態を示す模式図である。ここには、同一仕様のm個の連想メモリがカスケード接続されており、これらm個の連想メモリは、以下に説明するように、外部からは、あたかも大容量の連想メモリが1個だけ備えられているかのように、同時にアクセスされる。」エ周知例4:特開平09-097497号公報 k.「【0022】ところで、連想メモリ1個分ではそのメモリ容量が不足する場合等には連想メモリ複数個を備えるシステムが考えられている。本発明の連想メモリをそのようなシステムに適合させるには、そのシステムに応じ、以下のような態様のうちのいずれかの態様を採用することが好ましい。そのように構成された連想メモリうちの第1の連想メモリは、上記本発明の連想メモリにおいて、検索により一致が検出された場合に上記結果を上記データ出力端子に伝達し、検索により不一致が検出された場合に上記データ出力端子を連想メモリの内部回路から切り離す出力回路を備えたことを特徴とする。」 l.「【0053】したがってSRAM80では、その途中の検索結果を用いて、最終的な検索結果に対応する確率の高いデータの読出しを開始することができ、全体として高速なデータ処理が可能となる。図3は、連想メモリを複数個備えたシステムを示す図である。以下に説明する第2の実施形態(および後述する第3?第10の実施形態)では、図3に示すように複数の連想メモリ10A,10B,…,10Nが並列的に、互いに共通の入力バス100A、共通の出力バス100Bに接続されている。この出力バス100Bは、図2に示すように、SRAM80に接続される。また、これら複数の連想メモリ10A,10B,…,10Nには、制御線101を経由して、検索の開始を指示する制御信号である検索パルスWR_ が共通的に入力され、これら複数の連想メモリ10A,10B,…,10Nでは同時に検索が行なわれる。【0054】図4は、図3に示すような、連想メモリを複数個備えたシステムに適合する、本発明の連想メモリの第2の実施形態を示す模式図である。入力バス100Aから、データ入力端子10aを経由して参照データが入力され、制御線101を経由して検索パルスWR_ が入力されると、メモリ部11において一致検索が行なわれ、その検索の結果一致が検出されると、その一致が検出されたメモリワードのアドレスADがプライオリティエンコーダ16から出力されトライステートバッファ110に入力される。このトライステートバッファ110の出力側は、データ出力端子10bを経由して出力バスに接続されている。」 4-2.各周知例に記載の技術事項ア周知例1において、「4-1.各周知例の記載事項」におけるbの「基本回路」が備える「メモリ(1)」は、同cの「バスDBUS上にメモリ(1)の内容と比較すべきデータをのせ、信号線CONDには演算するための情報をのせておいてから、データ検索を促す信号SRCHをこの回路に外部から加える。……外部からは、条件に合つたデータが存在したか否かを、信号S5によつてレジスタ(4)がセットされているか否かを見ることで知ることができる。」という記載から、同aに記載された「CAM(content-addressable memory)」に該当するメモリであると認められる。さて、周知例1には、同bに「基本回路をカスケードに接続し、かつ付加回路を加え、連想メモリデバイスとして使えるようにした」と、同cには「バスDBUS上にメモリ(1)の内容と比較すべきデータをのせ、信号線CONDには演算するための情報をのせておいてから、データ検索を促す信号SRCHをこの回路に外部から加える。制御回路(5)は、この信号SRCHを受けると、レジスタ(3)がセットされておりかつ演算器(2)から信号S1が入力されている場合には、レジスタ(4)を信号S3によつてセットし、それ以外の場合には信号S4によってリセツトする。こうして外部からは、条件に合つたデータが存在したか否かを、信号S5によつてレジスタ(4)がセットされているか否かを見ることで知ることができる。」及び「第2図の制御回路(6)では、各メモリから出力される信号S5を見て、ある規準に従つてひとつのメモリ回路を選び、マルチプレクサ(7)にセレクト信号SLCTを出力することで、そのメモリ回路のデータを外部データバスEXDBUSに出力する。」と、それぞれ、記載されている。したがって、周知例1には、コンテントアドレサブルメモリである「メモリ(1)」と「制御回路(5)」とを備えた「基本回路」を、複数個、「カスケードに接続し」、かつ、与えられた「条件に合つたデータ」が前記各「メモリ(1)」に「存在したか否か」を示す「信号S5」が供給される前記「制御回路(5)」とともに、「制御回路(6)」を「加え」ることで、前記複数個の「基本回路」を一つの「連想メモリデバイスとして使える」ように連結すること、が記載されている。そして、同cの「データを読み出したい時は、先ず読み出したい条件のデータを検索する。検索の結果は信号S5によって外部から知ることができる。第2図の制御回路(6)では、各メモリから出力される信号S5を見て、ある規準に従つてひとつのメモリ回路を選び、マルチプレクサ(7)にセレクト信号SLCTを出力することで、そのメモリ回路のデータを外部データバスEXDBUSに出力する。こうすれば、必要なデータの内容を表わす条件を示せば、条件に合つたデータを読み出せる。即ち連想メモリになる。」という記載から、周知例1において、前記複数個の「基本回路」を一つの「連想メモリデバイスとして使える」ように連結することにより、「読み出したい条件のデータ」の「検索」において複数個の「基本回路」が「検索」されるから、前記「基本回路」に記憶される検索対象の「データ」の記憶容量が増大することは明らかである。また、同cの前記「第2図の制御回路(6)では、各メモリから出力される信号S5を見て、ある規準に従つてひとつのメモリ回路を選び、マルチプレクサ(7)にセレクト信号SLCTを出力することで、そのメモリ回路のデータを外部データバスEXDBUSに出力する。」という記載において、「制御回路(6)」が「各メモリから出力される信号S5を見て」、「ひとつのメモリ回路を選」ぶことができる以上は、「各メモリ」から「信号S5」が同時期に「出力される」ことは明らかである。したがって、周知例1の複数個の「基本回路」のそれぞれにおける、「条件に合つたデータ」が各コンテントアドレサブルメモリに「存在したか否か」を調べる動作、すなわち、検索動作は同時期に実行されているものと認められる。イ周知例2において、「記号列照合メモリ」は、「4-1.各周知例の記載事項」におけるfに記載されるように、「データ入力端子11から入力される複数nのデータをシフト動作する有限長のシフトレジスタ13」の内容と「全アドレスにおける前記記憶手段に格納された内容とを並列に比較し各アドレスごとに一致したか否かを示す比較結果信号26を出力する記憶比較手段としての連想メモリ14」、及び、前記「連想メモリ14」からの「比較結果信号26」から生成された「一致が存在する」ことを示す「一致信号27」と「一致が複数個存在する」ことを示す「多重一致信号28」とが供給されるとともに、「カスケード接続用入力端子19」と「カスケード接続用出力端子25」とを備えている「制御手段20」を有するものである。そして、同gには、「第1図に示した本発明のカスケード接続可能な記号列照合メモリを2個カスケード接続した」、「連想メモリ32を含む第-記号列照合メモリ31と、連想メモリ34を含む第二記号列照合メモリ33と、第一および第二記号列照合メモリ31および33の入力にそれぞれ接続されたデータバス35およびクロック信号線36」、「第一記号列照合メモリ31のカスケード接続用入力端子19をインアクティブに固定するための接地線37と、第一記号列照合メモリ31のカスケード接続用出力端子25と第二記号列照合メモリ33のカスケード接続用入力端子19とを結ぶ信号線38」、「一致アドレスコード出力バス39とプライオリティエンコーダ40の出力とをあわせ、連想メモリ32および34の二つを通しての一致アドレスコードを示す出力バス47」、「本発明の特徴は、第2図において、第一記号列照合メモリ31と第二記号列照合メモリ32とを、プライオリティエンコーダ40およびオアゲート43とを用いて、同図に示すように接続したことにある。」及び「記号列照合メモリ2個をカスケード接続した場合を示したけれども、3個以上になっても第二記号列照合メモリと同様に順次カスケード接続することができる。」と、それぞれ、記載されている。したがって、周知例2には、「入力される複数nのデータ」と「記憶手段に格納された内容とを並列に比較し各アドレスごとに一致したか否かを示す比較結果信号」を出力する「連想メモリ」と、前記「連想メモリ」からの生成された信号が供給されるとともに「カスケード接続用入力端子」及び「カスケード接続用出力端子」を備えている「制御手段20」とを有する複数個の「記号列照合メモリ」を、前記「制御手段20」及びその各「カスケード接続用」の「端子」を用いて「順次カスケード接続する」ことで、「連想メモリ32および34の二つを通しての一致アドレスコード」を「出力バス」に出力すること、すなわち、前記複数個の「記号列照合メモリ」をまとめて1つの「連想メモリ」装置として動作するように連結することが記載されている。そして、同dの「本発明は……登録パタン記号列容量が拡張可能な記号列照合メモリおよびそのカスケード接続方式に関する。」という記載から、周知例2には、複数個の「記号列照合メモリ」を「順次カスケード接続する」ことで1つの「連想メモリ」装置として連結するのは、「登録パタン記号列容量」を「拡張」させるためであることが記載されている。また、同gの「次に同様にして、データバス35より照合記号列「XYZ」をクロック信号線36からの外部クロックに同期させて入力すると、連想メモリ32および34の両方で一致が生じる。このとき、バス39は一致アドレスコード「01」となり、信号線41および38はアクティブ出力となる。」との記載から、周知例2の前記複数個の「記号列照合メモリ」における記憶比較動作、すなわち、検索動作は同時に実行されていると解される。ウ周知例3には、「4-1.各周知例の記載事項」におけるhに「1つの連想メモリではメモリ容量が不足する場合に、複数の連想メモリをカスケードに接続してアクセスする……この場合に、外部からは、あたかも1個の連想メモリをアクセスしていると同等の信号の入出力だけで、カスケード接続された複数の連想メモリのアクセスが実現される」と、同jに「同一仕様のm個の連想メモリがカスケード接続されており、これらm個の連想メモリは、以下に説明するように、外部からは、あたかも大容量の連想メモリが1個だけ備えられているかのように、同時にアクセスされる。」と記載されている。したがって、周知例3には、「1つの連想メモリではメモリ容量が不足する場合」に、「同一仕様のm個の連想メモリ」を「カスケード接続」して、「これらm個の連想メモリ」が「外部からは、あたかも大容量の連想メモリが1個だけ備えられているかのように、同時にアクセスされる」ようになすこと、が記載されている。そして、同iの「前記検索結果レジスタがアクセスされた際に、前記識別手段により、最終段に接続されていることが認識された場合に、該検索結果レジスタに格納された検索結果を出力する出力制御回路」、同jの「この連想メモリには、検索結果レジスタ9が備えられている。この検索結果レジスタ9には、検索の際に、その連想メモリで一致が検出されたか否か、及び、一致が検出された場合に、その一致が検出されたメモリワードのアドレスが格納される。……検索結果レジスタ9には、自分自身で一致が検出されたか否か、上位側に接続された連想メモリで一致が検出されたか否か、及び自分自身を含め上位側に接続された連想メモリの中の、一致が検出された最優先のアドレスが格納される。この検索結果レジスタ9の内容は、ID番号レジスタ8の最上位ビット8aに‘1’が格納されていた場合のみ、出力制御回路7を経由して読み出すことができる」という各記載から、前記「m個の連想メモリ」には、それぞれ、各「連想メモリ」における「検索結果」が入力されて「自分自身を含め上位側に接続された連想メモリの中の、一致が検出された最優先のアドレス」を「読み出す」ための「検索結果レジスタ9」と「出力制御回路7」が設けられることが記載されている。この「検索結果レジスタ9」及び「出力制御回路7」は、「m個の連想メモリがカスケード接続」された「1個」の「大容量の連想メモリ」から、特定の「一致が検出された最優先のアドレス」を「読み出す」ための制御回路であるから、前記「m個の連想メモリ」を、「1個」の「大容量の連想メモリ」装置として連結するための制御回路であると解される。また、同jに「これらm個の連想メモリは、以下に説明するように、外部からは、あたかも大容量の連想メモリが1個だけ備えられているかのように、同時にアクセスされる。」、同hに「カスケードに接続された複数の連想メモリに、同時に、検索結果を出力することを指示する信号を入力するだけで、必要な検索結果が出力される」と記載されるように、「m個の連想メモリ」に、「同時にアクセス」がなされ、「同時に、検索結果を出力することを指示する信号を入力するだけで、必要な検索結果が出力される」のであるから、前記「m個の連想メモリ」における「検索」の動作は同時に実行されていることは明らかである。エ周知例4において、「4-1.各周知例の記載事項」におけるkの「連想メモリ1個分ではそのメモリ容量が不足する場合等には連想メモリ複数個を備えるシステムが考えられている。」、同lの「複数の連想メモリ10A,10B,…,10Nが並列的に、互いに共通の入力バス100A、共通の出力バス100Bに接続されている。」という各記載から、周知例4には、「連想メモリ1個分ではそのメモリ容量が不足する場合」に、「複数の連想メモリ10A,10B,…,10N」を「互いに共通の入力バス100A、共通の出力バス100B」の間に「並列的」に「接続」することが記載されている。ここで、本願明細書の段落【0032】における「カスケード制御ブロック237は、複数のコンテントアドレサブルメモリを連結し、指定されたデータのエントリを数多く保持できるようにするために、一組のCAMチップ200を並列接続できるように構成されている。」と記載されている。当該記載を参酌すれば、周知例4における「複数の連想メモリ10A,10B,…,10N」を「並列的」に「接続」することは、前記「複数の連想メモリ10A,10B,…,10N」を、本願発明でいう「カスケード」に接続することに他ならない。そして、同kの「連想メモリ1個分ではそのメモリ容量が不足する場合等には連想メモリ複数個を備えるシステムが考えられている。」、同lの「メモリ部11において一致検索が行なわれ、その検索の結果一致が検出されると、その一致が検出されたメモリワードのアドレスADがプライオリティエンコーダ16から出力されトライステートバッファ110に入力される。このトライステートバッファ110の出力側は、データ出力端子10bを経由して出力バスに接続されている。」という各記載から、周知例4の「プライオリティエンコーダ16」と「トライステートバッファ110」は、前記「複数の連想メモリ10A,10B,…,10N」からの信号が供給されて、前記「複数の連想メモリ10A,10B,…,10N」を一つの「連想メモリ」の「システム」として連結するための制御手段であると認められる。また、周知例4には、同lに、「検索の開始を指示する制御信号である検索パルスWR_ が共通的に入力され、これら複数の連想メモリ10A,10B,…,10Nでは同時に検索が行なわれる。」と記載されている。オ以上のア?エから、コンテントアドレサブルメモリ(連想メモリ)の技術分野において、「それぞれ、コンテントアドレサブルメモリと当該コンテントアドレサブルメモリからの出力が供給される制御回路とを有するコンテントアドレサブルメモリ回路を、複数個、前記制御回路を用いてカスケードに接続・連結することにより、この接続・連結された複数個のコンテントアドレサブルメモリ回路と前記制御回路とから、検索すべきデータの記憶容量を大きくした一つのコンテントアドレサブルメモリ装置を構築すること」、及び、「前記複数個のコンテントアドレサブルメモリ回路が接続・連結されたコンテントアドレサブルメモリ装置において、各コンテントアドレサブルメモリ回路における検索動作を同時に実行すること」、は、コンテントアドレサブルメモリ(連想メモリ)技術の分野における通常の知識を有する者にとっては、本願の優先権主張の日において、既に、広く知られ、慣用されていた周知技術であったと認められる。 5.対比 5-1.本願発明と引用発明との対比本願発明と、引用発明とを対比する。ア引用発明の「格納されている検索すべきデータであるセグメントの検索が行われる、ロウ×カラムの論理構成のCAMアレー250」は、「検索すべきデータであるセグメント」を「格納」する「CAM」すなわちコンテントアドレサブルメモリであるので、本願発明の「データを格納するためのコンテントアドレサブルメモリ」に相当する。イ引用発明の「前記検索すべきデータを検索するためのデータ(ID:0?31)」は、本願発明の「検索データ」に相当し、引用発明の「前記データ(ID:0?31)を定義された入力シーケンスに従って同期して入力するためのWRパルス」及び「前記入力シーケンスを先頭に戻すSQRSTコマンド」は、本願発明の「検索制御信号」に相当する。したがって、引用発明の「前記CAMアレー250内で前記検索すべきデータを検索するためのデータ(ID:0?31)の供給端子と、前記データ(ID:0?31)を定義された入力シーケンスに従って同期して入力するためのWRパルスの供給端子と、前記入力シーケンスを先頭に戻すSQRSTコマンドが入力されるSQRST端子と」を「備え」る「入力ポート(INPUT PORT)210」は、本願発明の「前記コンテントアドレサブルメモリ内で検索データを検索するため」に「前記検索データおよび検索制御信号」を「受け取るように配置され」た「第1のポート」に相当する。また、引用発明の「出力データ(OD)が出力される出力端子を備え前記出力ポート(OUTPUT PORT)220」において、「出力データ(OD)」は、「CAMアレー250にアクセスすることによって検索を実行させて、検索結果を前記出力ポート(OUTPUT PORT)220から出力させ」ているときは、「検索結果」である。したがって、引用発明の「出力データ(OD)が出力される出力端子を備え前記出力ポート(OUTPUT PORT)220」は、本願発明の「検索結果を出力」する「第2ポート」に相当する。ところで、一般に、コンテントアドレサブルメモリにおける検索動作は、検索データの取り込みと、前記検索データと格納されているデータとの照合と、検索結果の出力というシーケンスによって行われる。引用例においても、「3-1.引用例の記載事項」のjに「アドレスプロセッサ102は……入力ポートからWT信号が入力されると、予め設定さている入力シーケンスに従って入力ポート上のデータを読み込んで……4バイトのデータが入力されたときにこれらを単一のコンパランドデータとして扱い、下位4ビットを0にマスクして検索を行う……CAMテーブルには、ATMの呼が設定されたときに図2に示すデータが格納されている。検索を行った結果、CAMに格納されたデータの中にヒットしたデータがあるとAPからCPU121に対して割り込みが発生する(S120)。」、同gに「検索を実行すると、CAMテーブル中のヒットしたデータ(入力データと一致したCAMテーブルのデータ)のレジスタアドレスがHHAレジスタに格納される。」と記載され、引用例の検索動作が、「入力シーケンスに従って入力ポート上のデータ」の「読み込」み、「CAMテーブルのデータ」に「入力データと一致した」ものがあるかどうかを調べる「検索」、「CAMテーブル中のヒットしたデータ」の出力というサイクルで、順を追って実行されることが記載されている。してみれば、引用発明の「検索」の「動作」は、複数のクロックサイクルにわたる前記サイクル内で実行されることは、技術常識を参酌すれば当業者にとって自明の事項である。また、引用発明の「前記CAMアレー250にアクセスすることによって検索を実行させて、検索結果を前記出力ポート(OUTPUT PORT)220から出力させる動作を制御する制御回路」は、「前記CAMアレー250」における「検索」の「動作」を制御する機能を有するものであるから、検索制御ブロックであるといえる。そして、この「前記CAMアレー250にアクセスすることによって検索を実行させて、検索結果を前記出力ポート(OUTPUT PORT)220から出力させる動作を制御する制御回路」は、「入力ポート(INPUT PORT)210」で受け取る、「前記CAMアレー250内で前記検索すべきデータを検索するためのデータ(ID:0?31)」と「前記データ(ID:0?31)を定義された入力シーケンスに従って同期して入力するためのWRパルス」と「前記入力シーケンスを先頭に戻すSQRSTコマンド」とにより前記「検索」の「動作」を「制御」していることは、自明である。これに対して、本願発明は「前記検索動作は複数のクロックサイクルをそれぞれ含む」とともに、「2以上の検索動作が前記複数のコンテントアドレサブルメモリデバイスによって同時に実行可能」である。してみれば、前記「複数のクロックサイクル」を「含む」のは、「前記複数のコンテントアドレサブルメモリデバイスよって同時に実行」される「2以上の検索動作」の「それぞれ」であると認められる。そして、本願発明の「検索動作」は、「複数のクロックサイクル」を「含む検索サイクル内で実行され」るから、本願明細書の段落【0015】に記載されるように、「複数のクロックサイクルに渡る検索サイクル内で実行される」と認められる。以上から、引用発明の「前記CAMアレー250にアクセスすることによって検索を実行させて、検索結果を前記出力ポート(OUTPUT PORT)220から出力させる動作を制御する制御回路」と、本願発明の「前記コンテントアドレサブルメモリ内で検索データを検索するために、前記検索データおよび検索制御信号を、第1のポートを経て受け取るように配置され、前記コンテントアドレサブルメモリにアクセスすることによって検索動作を実行するように構成された検索制御ブロックであって、前記検索動作は複数のクロックサイクルをそれぞれ含む検索サイクル内で実行され、2以上の検索動作が前記複数のコンテントアドレサブルメモリデバイスによって同時に実行可能であり、前記コンテントアドレサブルメモリは第2のポートを経て検索結果を出力する、前記検索制御ブロック」とは、「前記コンテントアドレサブルメモリ内で検索データを検索するために、前記検索データおよび検索制御信号を、第1のポートを経て受け取るように配置され、前記コンテントアドレサブルメモリにアクセスすることによって検索動作を実行するように構成された検索制御ブロックであって、前記検索動作は複数のクロックサイクル」を「含む検索サイクル内で実行され」、「前記コンテントアドレサブルメモリは第2のポートを経て検索結果を出力する、前記検索制御ブロック」である点で一致している。ウ引用発明の「前記CPUポート230」は、本願発明の「第3のポート」に相当する。したがって、引用発明の「前記CPUポート230のホストプロセッサとのインタフェース用の16ビット入出力データバスを介して入出力されるデータについての、CAMテーブルの書き込みと読み出し動作を制御する制御回路」は、本願発明の「第3のポートを経て、指定されたデータを前記コンテントアドレサブルメモリで読み出しまたは書き込みをすることによって読み出し/書き込み動作を実行するように構成され、前記コンテントアドレサブルメモリにアクセスすることによって読み出し/書き込み動作を実行するように構成されたメンテナンス制御ブロック」に相当する。エ引用発明の「アドレスプロセッサ102」は、コンテントアドレサブルメモリである「CAMアレー250」と、「入力ポート(INPUT PORT)210、出力ポート(OUTPUT PORT)220及びCPUポート230からなる3つのポート」が「有し」ている。したがって、引用発明の「アドレスプロセッサ102」は、本願発明の「3ポートコンテントアドレサブルメモリデバイス」に相当する。 5-2.一致点及び相違点前項のア?エから、本願発明と引用発明とは、以下の点で一致するとともに、以下の各点で相違する。 (一致点) 「3ポートコンテントアドレサブルメモリデバイスであって、データを格納するためのコンテントアドレサブルメモリと、前記コンテントアドレサブルメモリ内で検索データを検索するために、前記検索データおよび検索制御信号を、第1のポートを経て受け取るように配置され、前記コンテントアドレサブルメモリにアクセスすることによって検索動作を実行するように構成された検索制御ブロックであって、前記検索動作は複数のクロックサイクルを含む検索サイクル内で実行され、前記コンテントアドレサブルメモリは第2のポートを経て検索結果を出力する、前記検索制御ブロックと、第3のポートを経て、指定されたデータを前記コンテントアドレサブルメモリで読み出しまたは書き込みをすることによって読み出し/書き込み動作を実行するように構成され、前記コンテントアドレサブルメモリにアクセスすることによって読み出し/書き込み動作を実行するように構成されたメンテナンス制御ブロックと、を備える、3ポートコンテントアドレサブルメモリデバイス。」 (相違点1) 本願発明は「複数のコンテントアドレサブルメモリデバイスを連結するためのカスケード制御ブロック」を備えるのに対して、引用発明はそのような構成を有していない点。 (相違点2) 本願発明において、「検索動作」は複数のクロックサイクルを「それぞれ」含む検索サイクル内で実行され、「2以上の検索動作が前記複数のコンテントアドレサブルメモリデバイスによって同時に実行可能であ」るのに対して、引用発明はそのような構成を有していない点。 6.当審の判断 6-1.相違点1及び2についてア引用例の「アドレスプロセッサ102」は、「ATMスイッチング装置の交換機に用いることの出来る通信用半導体デバイス」である。そして、引用例の段落【0094】?【0095】における「DMAC103は、アドレスプロセッサ102の出力ポート220にアウトプットイネーブル信号(OE)およびRDを出力してデータを読み出し、SEU111にCSおよびWRを出力してデータを書き込むことにより、データの転送を行う。」及び「アドレスプロセッサ102は、出力ポートにRD信号が入力されると、予め定められた出力シーケンスに従って出力ポートからデータを出力する。即ち、セグメント2に格納された出力側のネットワークのVPIおよびVCIの値と、第1番目のコンパランドレジスタの値との論理和(OR)を計算し、得られた32ビットのデータを8ビット毎に出力する。……アドレスプロセッサの出力ポートからは、図5の出力側のネットワークにおけるNNIの第1オクテットから第4オクテットの情報が出力される。」(「3-1.引用例の記載事項」のj参照)との記載から、引用発明の「アドレスプロセッサ102」を「ATMスイッチング装置の交換機」に用いるときは、「前記入力ポート(INPUT PORT)210に入力された入力データを結合したコンパランドデータに従って」、「CAMアレー250」に「格納されている検索すべきデータであるセグメントの検索」を行うことで、「データの転送」を行う「接続先」を判断すると解される。イここで、引用例の段落【0037】には「アドレスプロセッサ(AP)」は、「入力されたデータの検索を行い、予め設定されたシーケンスに従って検索結果を出力する。本実施例では、ネットワークターミネータ301からスイッチングエレメントユニット111にセルデータを転送する場合にアドレスプロセッサを用いる。」(「3-1.引用例の記載事項」のb参照)こと、同段落【0098】には「本実施例によれば、CPUがVPIおよびVCIの値を読み取って接続先を判断することなく、入力されたセルを他のATM網に送信することが出来る。」(「3-1.引用例の記載事項」のj参照)ことが、記載されている。一方、引用例の図1をみれば、スイッチングエレメントユニット111には、多数のATM通信回線150が接続されている。そして、一般に、一つのATM通信回線には「接続先」として多数の端末が接続されることを考慮すれば、引用例の「アドレスプロセッサ102」を「ATMスイッチング装置の交換機」に用いるときは、当該「アドレスプロセッサ102」が「入力されたセルを他のATM網に送信する」か否かを「判断」しなければならない、前記「送信」対象の「接続先」の候補は、より多数になると認められる。してみれば、前記アのように、「CAMアレー250」に「格納されている検索すべきデータであるセグメントの検索」を行うことで、「データの転送」を行う「接続先」を判断するのであるから、上記のように、判断しなければならない「接続先」の候補が多数になるときは、当然に、多数個の「検索すべきデータであるセグメント」を「格納」できる大容量の記憶手段が必要となるものである。すなわち、引用例には、多数個の「検索すべきデータであるセグメント」を「格納」できる大容量の記憶手段を設けようとすることが、示唆されていると認められる。ウここで、「4-2.各周知例に記載の技術事項」のオで指摘したように、「それぞれ、コンテントアドレサブルメモリと当該コンテントアドレサブルメモリからの出力が供給される制御回路とを有するコンテントアドレサブルメモリ回路を、複数個、前記制御回路を用いてカスケードに接続・連結することにより、この接続・連結された複数個のコンテントアドレサブルメモリ回路と前記制御回路とから、検索すべきデータの記憶容量を大きくした一つのコンテントアドレサブルメモリ装置を構築すること」、及び、「前記複数個のコンテントアドレサブルメモリ回路が接続・連結されたコンテントアドレサブルメモリ装置において、各コンテントアドレサブルメモリ回路における検索動作を同時に実行すること」、は、コンテントアドレサブルメモリ(連想メモリ)技術の分野における通常の知識を有する者にとっては、本願の優先権主張の日において、既に、広く知られ、慣用されていた周知技術であった。エしてみれば、引用発明において、多数個の「検索すべきデータであるセグメント」を「格納」できる大容量の記憶手段を提供するために、前記周知技術のように、複数の「アドレスプロセッサ102」をカスケードに接続・連結して、「検索すべきデータ」の記憶容量を大きくした一つのコンテントアドレサブルメモリ装置を構築するための制御回路を設けて、相違点1に係る構成となすことは、当業者が容易に想到し得たものと認められる。オこのとき、「5-1.本願発明と引用発明との対比」のイにおいて指摘したように、コンテントアドレサブルメモリにおける検索動作は、一般に、検索データの取り込みと、前記検索データと格納されているデータとの照合と、検索結果の出力とからなるシーケンスによって行われるものであり、引用例の検索動作も、「入力シーケンスに従って入力ポート上のデータ」の「読み込」み、「CAMテーブルのデータ」に「入力データと一致した」ものがあるかどうかを調べる「検索」、「CAMテーブル中のヒットしたデータ」の出力というサイクルで、順を追って実行されるものである。してみれば、前記カスケードに接続・連結された複数の「アドレスプロセッサ102」の「それぞれ」において、「入力データ」の取り込みと「格納されている検索すべきデータであるセグメントの検索」と「検索結果」の出力とからなるシーケンスを有する「検索動作」を、複数のクロックサイクルを含むサイクル内で実行することは、当業者であれば当然になしたものと認められ、そして、このシーケンスを有する「検索動作」を、前記周知技術のように、カスケードに接続・連結された複数の「アドレスプロセッサ102」において同時に実行することも、当業者であれば当然になしたものと認められる。よって、引用発明において、相違点2に係る構成を採用することは、当業者であれば当然になしたものと認められる。 6-2.小括以上のとおりであるから、相違点1及び2は、周知技術を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。そして、本願発明の効果も、引用発明及び周知技術から、当業者が予期し得たものである。したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものと認められる。第3.結言以上のとおり、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。よって、結論のとおり審決する。
審理終結日	2013-05-17
結審通知日	2013-05-20
審決日	2013-05-31
出願番号	特願2000-273192(P2000-273192)
審決分類	P 1 8・ 121- WZ (G11C)
最終処分	不成立
前審関与審査官	酒井恭信
特許庁審判長	鈴木匡明
特許庁審判官	西脇博志小野田誠
発明の名称	3ポートコンテントアドレサブルメモリデバイスおよびそれを実現するための方法
代理人	稲葉良幸
代理人	大貫敏史

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