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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1280377
審判番号 不服2012-14133  
総通号数 168 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-12-27 
種別 拒絶査定不服の審決 
審判請求日 2012-07-23 
確定日 2013-10-09 
事件の表示 特願2001-569881「自己整合接点形成用エッチングに用いるためのシリサイドゲート積層体の形成方法」拒絶査定不服審判事件〔平成13年 9月27日国際公開,WO01/71800,平成16年 1月22日国内公表,特表2004-502295〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 1 手続の経緯
本願は,2001年3月22日(パリ条約による優先権主張外国庁受理2000年3月23日,米国)を国際出願日とする出願であって,平成23年6月28日付けの拒絶の理由の通知に対して,同年10月5日に意見書と手続補正書が提出され,同年11月18日付けの拒絶の理由の通知に対して,平成24年2月22日に意見書と手続補正書が提出され,同年3月15日付けで拒絶査定がなされ,その後,同年7月23日に拒絶査定不服審判が請求されたものである。

2 本願発明
本願の請求項1-40に係る発明は,平成24年2月22日に提出された手続補正書によって補正された特許請求の範囲の請求項1-40に記載されている事項により特定されるとおりのものと認められるところ,その請求項1に係る発明(以下「本願発明1」という。)は,次のとおりである。
「【請求項1】 高装置密度を有する半導体装置用ゲート構造体であって,
半導体基板上に形成されたゲート酸化物と,
前記ゲート酸化物上に形成された導電性ゲートと,
前記導電性ゲート上に形成されたシリサイド層と,
前記シリサイド層の頂面上に形成されたエッチング保護キャップであって,前記ゲート構造体を用いる自己整合接点形成用エッチング処理中に,前記導電性ゲート及びシリサイド層がエッチングされるのを防止するのに充分な当該エッチング保護キャップと
を具え,
前記エッチング保護キャップは,窒化シリコンからなるシリコン系絶縁体により形成され,約1000?2000オングストロームの範囲内の厚さを有するゲート構造体。」

3 引用例とその記載事項,及び,引用発明
原査定の拒絶の理由に引用され,本願の優先権主張の日前に頒布された刊行物である下記の引用例1には,次の事項が記載されている。(なお,下線は,当合議体において付したものである。以下同じ。)

・引用例1:特開平11-284186号公報
(1a)「【特許請求の範囲】
【請求項1】 シリコン基板の主面上に絶縁層を介して形成され,シリコンを含む導電層,
前記シリコン基板の主面表面部に形成された不純物拡散層,
前記導電層の表面に形成された第1金属シリサイド層,
前記不純物拡散層の表面に形成された第2金属シリサイド層,
前記導電層および前記第1金属シリサイド層の表面に形成された絶縁層,
前記不純物拡散層の少なくとも一部が露出するコンタクトホールが形成された層間絶縁層,および前記コンタクトホール内に形成された配線層,を含む半導体装置。
【請求項2】 請求項1において,
前記導電層は,ゲート電極を含むゲート電極層である半導体装置。
【請求項3】 ＜省略＞
【請求項4】 請求項1?3のいずれかにおいて,
前記絶縁層は,前記導電層の側面に形成された第1サイドウォール絶縁層,前記第1金属シリサイド層の上面に形成された上部絶縁層,および前記第1サイドウォール絶縁層および上部絶縁層の側面に形成された第2サイドウォール絶縁層からなる半導体装置。
【請求項5】 以下の工程(a)?(h)を含む半導体装置の製造方法。(a)シリコン基板の主面上の所定領域に絶縁層を介してシリコンを含む導電層を形成する工程,(b)前記導電層の側面に第1サイドウォール絶縁層を形成する工程,(c)前記シリコン基板の主面表面部に不純物拡散層を形成する工程,(d)前記導電層および前記不純物拡散層の表面部に自己整合的に金属シリサイド層を形成する工程,(e)前記導電層および前記導電層上の前記金属シリサイド層の表面を覆い,該導電層および金属シリサイド層を電気的に絶縁する絶縁層を形成する工程,(f)層間絶縁層を形成する工程,(g)前記第1サイドウォール絶縁層および前記絶縁層をマスクとして,前記不純物拡散層の少なくとも一部が露出する状態でコンタクトホールを自己整合的に形成する工程,および(h)前記コンタクトホール内に配線層を形成する工程。
【請求項6】 請求項5において,
前記導電層は,ゲート電極を含むゲート電極層である半導体装置の製造方法。
【請求項7】 ＜省略＞
【請求項8】 請求項5?7のいずれかにおいて,
前記工程(e)で形成される前記絶縁層は,前記導電層上の前記金属シリサイド層の上面に上部絶縁層を形成した後,前記第1サイドウォール絶縁層および前記上部絶縁層の側面に第2サイドウォール絶縁層を形成することで得られる半導体装置の製造方法。」(【特許請求の範囲】)

(1b)「【発明の属する技術分野】本発明は,セルフアラインコンタクト構造およびシリサイド構造を有する半導体装置およびその製造方法に関する。」(【0001】)

(1c)「本発明の目的は,セルフアラインコンタクト構造並びにシリサイド構造を有し,配線密度を高めより微細化を達成することができる半導体装置およびその製造方法を提供することにある。」(【0005】)

(1d)「本発明の半導体装置およびその製造方法は,導電層および不純物拡散層との絶縁を確保した状態で,前記不純物拡散層とのコンタクト部を有する構造のデバイスに適用することができる。このような半導体装置としては,例えばSRAM,DRAM,E^(2)PROM,Flaｓh E^(2)PROM等,あるいはこれらを組み合わせて作られるLSI製品などを挙げることができる。」(【0013】)

(1e)「【発明の実施の形態】(第1の実施の形態)図6は,本発明の実施の形態に係る半導体装置の一例を模式的に示す部分断面図である。この半導体装置は,シリコン基板10上に形成されたゲート絶縁層14,14,このゲート絶縁層14,14の上に形成されたゲート電極層16,16,各ゲート絶縁層14およびゲート電極16の積層体の両サイドに形成された第1サイドウォール絶縁層30,および前記シリコン基板10の表面に形成されたソース/ドレイン領域を構成する不純物拡散層20a,20bを有する。そして,前記不純物拡散層20a,20b,および前記ゲート電極層16の表面には,チタン,コバルト,ニッケル,タングステン,クロムなどの金属のシリサイド層(第2金属シリサイド層)22a,22bおよび第1金属シリサイド層18が形成されている。
本実施の形態において特徴的なことは,前記ゲート電極層16および第1サイドウォール絶縁層30の上部に,さらに絶縁層を設けたことにある。この絶縁層は,ゲート電極層16の上面を覆うように形成された上部絶縁層32と,前記第1サイドウォール絶縁層30および上部絶縁層32の両サイドに連続して形成された第2サイドウォール絶縁層34から構成されている。これらの,第1サイドウォール絶縁層30,上部絶縁層32および第2サイドウォール絶縁層34からなる絶縁層300によってゲート電極層16および第1金属シリサイド層18の表面が完全に覆われた状態となる。
そして,上述した素子が形成された基板表面には,PBSGやPSGなどの不純物を含むシリコン酸化膜なる層間絶縁層100が形成されている。この層間絶縁層100には,隣接するゲート絶縁層16,16の絶縁層300,300の相互間に位置する不純物拡散層22aが露出するコンタクトホールCHを有し,このコンタクトホールCH内には,バリア層52およびアルミニウムあるいはその合金などの金属層54からなる配線層50が形成されている。
図6に示す半導体装置においては,ゲート電極層16および不純物拡散層20a,20bの表面に金属シリサイド層22a,22bおよび18が形成され,これら導電層の抵抗の低減が図られている。また,ゲート電極層16および第1金属シリサイド層18は,絶縁層300によって電気的に絶縁され,さらに絶縁層300をマスクとして自己整合的にコンタクトホールCHを形成することができるので,確実な電気的接続を確保しながら微細化が可能な配線層50を形成することができる。」(【0014】-【0017】)

(1f)「(製造プロセス)次に,上述した半導体装置の製造方法について図1?図6を参照して説明する。
(a)まず,図1に示すように,シリコン基板10上にゲート絶縁層14,14,不純物がドープされたポリシリコンからなるゲート電極層16,16を形成する。さらに,ゲート絶縁層14およびゲート電極層16の両サイドに第1サイドウォール絶縁層30,およびシリコン基板10内にソース/ドレイン領域を構成する不純物拡散層20a,20bを形成し,MOS素子を形成する。ソース/ドレイン領域は,LDD構造を有することが望ましい。MOS素子の製造方法は特に限定されず,一般的に用いられる方法によって形成することができる。
(b)次に,MOS素子が形成された基板表面に,例えば膜厚5?100nmの金属層がスパッタリングによって形成される。この金属層は,シリサイドを形成し得る金属,例えばチタン,コバルト,タングステン,クロムおよびニッケルなどから選択されることが望ましい。
続いて,シリサイド化のための熱処理を行うことにより,不純物拡散層20a,20bと金属層との接触部,およびポリシリコンからなるゲート電極層16と金属層との接触部において,金属シリサイド層22a,22bおよび18が形成される。シリサイド化のための熱処理は,例えば550?800℃で5?60秒程度行われる。次いで,例えばアンモニア-過酸化水素を主成分とするエッチャントにより例えば常温?85℃で30秒?20分程度のエッチングを行い,未反応の金属膜をセルフアラインで除去する。その結果,図2に示すように,不純物拡散層20a,20bの表面に金属シリサイド層22a,22bが形成され,さらにゲート電極層16の表面に第1金属シリサイド層18が形成される。
なお,エッチャントは,上記エッチャントの他に,未反応金属の材質等により,硫酸や塩酸に過酸化水素水を加えたものを適用できる。
次いで,金属シリサイド層22a,22b,18を安定化させるために,さらに熱処理を行う。この場合の熱処理は,例えば,700?1000℃で5?60秒程度行われる。
(c)ついで,図3に示すように,基板の表面に,好ましくは800℃以下,より好ましくは250?700℃の温度条件下で,CVD法を用いて酸化シリコン膜あるいは窒化シリコン膜などの絶縁層を50?500μmの膜厚で堆積する。このように,絶縁層を比較的低温で成膜することにより,工程(b)で形成される金属シリサイド層22a,22b,18の膜質,特に導電性を良好に保持できる。
ついで,フォトリソグラフィおよびRIEなどのドライエッチングによってゲート電極層16の上部に上部絶縁層32をそれぞれ形成する。この上部絶縁層32は,ゲート電極部分で露出する第1金属シリサイド層18の表面をほぼ完全に覆う状態で形成されることが望ましい。
(d)ついで,図4に示すように,基板の表面に,好ましくは800℃以下,より好ましくは250?700℃の温度条件下で,CVD法を用いて酸化シリコン膜あるいは窒化シリコン膜などの絶縁層を50?500μmの膜厚で堆積する。この成膜工程の温度条件は,上記工程(c)と同様の理由で設定される。ついで,RIEなどの等方性エッチングによって,第1サイドウォール絶縁層30および上部絶縁層32の両サイドに第2サイドウォール絶縁層34を形成する。この第2サイドウォール絶縁層34は,前記工程(c)で形成された上部絶縁層32がアライメント誤差などによって前記第1金属シリサイド層18の全表面を完全に覆う状態で形成されない場合を考慮して,第1サイドウォール絶縁層30および上部絶縁層32の両サイドに形成されるものであり,この第2サイドウォール絶縁層34によってゲート電極層16の周囲を電気的に絶縁することができる。すなわち,上部絶縁層32および第2サイドウォール絶縁層34は,このような絶縁性を確保できればよく,その形状および膜厚はこの絶縁性の観点から設定される。
このように,第1サイドウォール絶縁層30,上部絶縁層32および第2サイドウォール絶縁層34から構成される絶縁層300を有することにより,次工程でのコンタクトホールの形成においてこの絶縁層300をマスクとすることにより,自己整合的にコンタクトホールを形成することができる。
(e)次いで,例えばテトラエトキシシランを用いたCVD法により例えば膜厚30?1000nmの層間絶縁層100を形成する。次いで,層間絶縁層100の所定位置に,すなわち本実施の形態においては隣接するゲート配線層16,16の間に位置する不純物拡散層20aが露出するようにコンタクトホールCHを形成する。このとき,上述したように,ゲート電極層16および第1金属シリサイド層18の周囲を覆う絶縁層300によって,コンタクトホールCHを自己整合的に形成することができる。
コンタクトホールCHは,フォトリソグラフィによりパターニングされたレジスト層REおよび絶縁層300をマスクとして,層間絶縁層100をRIEなどによってエッチングすることにより形成される。このとき,絶縁層300がマスクとして機能するため,レジスト層REのアライメント誤差を考慮する必要がなく,自己整合的にコンタクトホールCHを形成することができるため,その分だけ,配線密度を高めることができる。」(【0018】-【0029】)

(1g)図6は,引用例1に記載された発明の第1の実施の形態に係る半導体装置の製造方法および半導体装置を示す部分断面図であって,引用例1の上記摘記(1a)-(1f)の記載を参酌すれば,同図から,
(a)LDD構造を有するソース/ドレイン領域を備えた,シリコン基板10と,
(b)ゲート構造体であって,
前記シリコン基板10上に形成された,ゲート絶縁層14と,
前記ゲート絶縁層14上に形成された,不純物がドープされたポリシリコンからなるゲート電極層16と,
前記ゲート絶縁層14および前記ゲート電極層16の両サイドに形成された,第1サイドウォール絶縁層30と,
前記ポリシリコンからなるゲート電極層16上に形成された,第1金属シリサイド層18と,
前記第1金属シリサイド層18上に形成された,上部絶縁層32と,
前記第1サイドウォール絶縁層30および前記上部絶縁層32の両サイドに形成された,第2サイドウォール絶縁層34と,
を備えた,ゲート構造体と,
(c)前記シリコン基板10と,前記ゲート構造体とを覆い,前記上部絶縁層32よりも大きな厚さを有する層間絶縁層100と,
(d)隣接する前記ゲート配線層16,16の絶縁層300,300の相互間に位置する不純物拡散層20aが露出するように,前記層間絶縁層100に形成されたコンタクトホールCHと,
(e)前記コンタクトホールCHに形成された配線層50と,
を備えたMOS素子の構造を,読み取ることができる。

引用発明
引用例1の上記摘記(1a)-(1g)の記載を総合勘案すれば,引用例1には,次の発明(以下「引用発明」という。)が記載されているものと認められる。
「シリコン基板10上に形成された,ゲート絶縁層14と,
前記ゲート絶縁層14上に形成された,不純物がドープされたポリシリコンからなるゲート電極層16と,
前記ゲート絶縁層14および前記ゲート電極層16の両サイドに形成された,第1サイドウォール絶縁層30と,
前記ポリシリコンからなるゲート電極層16上に形成された,第1金属シリサイド層18と,
前記第1金属シリサイド層18上に形成された,上部絶縁層32と,
前記第1サイドウォール絶縁層30および前記上部絶縁層32の両サイドに形成された,第2サイドウォール絶縁層34と,
を備えた,ソース/ドレイン領域がLDD構造を有するMOS素子用のゲート構造体であって,
前記上部絶縁層32は,前記シリコン基板10の表面に,CVD法を用いて酸化シリコン膜あるいは窒化シリコン膜などの絶縁層を堆積し,ついで,フォトリソグラフィおよびRIEなどのドライエッチングによって,ゲート電極部分で露出する前記第1金属シリサイド層18の表面をほぼ完全に覆う状態で,前記ゲート電極層16の上部に形成したものであり,前記上部絶縁層32は,その形成後に,その表面にCVD法を用いて酸化シリコン膜あるいは窒化シリコン膜などの絶縁層を堆積し,ついで,RIEなどの等方性エッチングによって,第1サイドウォール絶縁層30および上部絶縁層32の両サイドに第2サイドウォール絶縁層34を形成したものであって,
前記第2サイドウォール絶縁層34は,前記上部絶縁層32がアライメント誤差などによって前記第1金属シリサイド層18の全表面を完全に覆う状態で形成されない場合を考慮して,第1サイドウォール絶縁層30および上部絶縁層32の両サイドに形成されるものであり,
前記上部絶縁層32および前記第2サイドウォール絶縁層34の形状および膜厚は,前記ゲート電極層16の周囲の電気的な絶縁性を確保する観点から設定されるものであり,
前記第1サイドウォール絶縁層30,前記上部絶縁層32および前記第2サイドウォール絶縁層34が,絶縁層300を構成し,
パターニングされたレジスト層REおよび前記絶縁層300をマスクとして層間絶縁層100をエッチングしてコンタクトホールCHを形成するときに,前記絶縁層300がマスクとして機能するため,前記レジスト層REのアライメント誤差を考慮する必要がなく,自己整合的にコンタクトホールを形成することができ,その分だけ,配線密度を高めることができる,ソース/ドレイン領域がLDD構造を有するMOS素子用のゲート構造体。」

4 対比
(1)MOS素子が,半導体装置であることは明らかであるから,引用発明の「ソース/ドレイン領域がLDD構造を有するMOS素子用のゲート構造体」は,本願発明1の「半導体装置用ゲート構造体」に相当する。

(2)引用発明の「シリコン基板10」,「不純物がドープされたポリシリコンからなるゲート電極層16」,「第1金属シリサイド層18」,「上部絶縁層32」及び「自己整合的にコンタクトホールを形成」は,それぞれ,本願発明1の「半導体基板」,「導電性ゲート」,「シリサイド層」,「エッチング保護キャップ」及び「自己整合接点形成」に相当する。

(3)本願発明1の「ゲート酸化物」が「絶縁物」であることは明らかであるから,引用発明の「ゲート絶縁層14」と,本願発明1の「ゲート酸化物」とは,「ゲート絶縁物」である点で一致する。

(4)引用発明において,「上部絶縁層32」を含む絶縁層300は,「層間絶縁層100をエッチングしてコンタクトホールCHを形成」するときに「レジスト層REのアライメント誤差を考慮する必要がなく,自己整合的にコンタクトホールを形成することができ,その分だけ,配線密度を高めることができる」という機能を有するものであり,また,「上部絶縁層32」の「形状および膜厚」は,「ゲート電極層16の周囲の電気的な絶縁性を確保する観点から設定されるもの」であると規定されている。
してみれば,引用発明の「上部絶縁層32」は,引用発明のゲート構造体を用いる自己整合的なコンタクトホールの形成用のエッチング処理中に,引用発明の「ゲート電極層16」と「ゲート電極層16上に形成された,第1金属シリサイド層18」とが,エッチングされるのを防止するのに充分な形状および膜厚を有するものと認められる。
したがって,引用発明の「上部絶縁層32」は,本願発明1の「前記ゲート構造体を用いる自己整合接点形成用エッチング処理中に,前記導電性ゲート及びシリサイド層がエッチングされるのを防止するのに充分な当該エッチング保護キャップ」に相当する。

(5)そうすると,本願発明1と引用発明の一致点と相違点は,次のとおりといえる。

＜一致点＞
「半導体装置用ゲート構造体であって,
半導体基板上に形成されたゲート絶縁物と,
前記ゲート絶縁物上に形成された導電性ゲートと,
前記導電性ゲート上に形成されたシリサイド層と,
前記シリサイド層の頂面上に形成されたエッチング保護キャップであって,前記ゲート構造体を用いる自己整合接点形成用エッチング処理中に,前記導電性ゲート及びシリサイド層がエッチングされるのを防止するのに充分な当該エッチング保護キャップと
を具え,
前記エッチング保護キャップは,窒化シリコンからなるシリコン系絶縁体により形成されたゲート構造体。」

＜相違点＞
・相違点1:本願発明1の半導体装置用ゲート構造体が「高装置密度を有する半導体装置用」であるのに対して,引用発明では,このような特定がされていない点。

・相違点2:本願発明1のゲート絶縁物が「酸化物」であるのに対して,引用発明では「絶縁層」としか特定されていない点。

・相違点3:本願発明1のエッチング保護キャップが,約1000?2000オングストロームの範囲内の厚さを有するのに対して,引用発明では,このような特定がされていない点。

5 相違点についての判断
(1)相違点1について
引用発明は,ソース/ドレイン領域がLDD構造を有するMOS素子用のゲート構造体であり,また,引用例1の上記摘記(1e),(1f)及び(1g)によれば,引用例1に記載された半導体装置は,隣接するゲート絶縁層16,16の絶縁層300,300の相互間に位置する不純物拡散層22aが露出するコンタクトホールCHを有するものである。そうすると,引用例1に記載された半導体装置において,引用発明のMOS素子用のゲート構造体は,前記コンタクトホールCHの直径程度の間隔で隣接しているということができるから,引用発明のMOS素子用のゲート構造体は,シリコン基板上に高密度に配置されているものと解される。したがって,引用発明の「ソース/ドレイン領域がLDD構造を有するMOS素子用のゲート構造体」は,高装置密度を有する半導体装置用ゲート構造体であると認められる。
また,引用例1の上記摘記(1c)には「本発明の目的は,セルフアラインコンタクト構造並びにシリサイド構造を有し,配線密度を高めより微細化を達成することができる半導体装置およびその製造方法を提供することにある。」と記載されており,上記摘記(1d)には「本発明の半導体装置およびその製造方法は,導電層および不純物拡散層との絶縁を確保した状態で,前記不純物拡散層とのコンタクト部を有する構造のデバイスに適用することができる。このような半導体装置としては,例えばSRAM,DRAM,E^(2)PROM,Flaｓh E^(2)PROM等,あるいはこれらを組み合わせて作られるLSI製品などを挙げることができる。」と記載されている。そして,前記「配線密度を高めより微細化を達成することができる半導体装置」は,本願発明1の「高装置密度を有する半導体装置」に該当するものと認められ,また,前記「SRAM,DRAM,E^(2)PROM,Flaｓh E^(2)PROM等,あるいはこれらを組み合わせて作られるLSI製品」が,本願発明1の「高装置密度を有する半導体装置」に分類されることは当業者にとって明らかである。してみれば,引用発明の「ソース/ドレイン領域がLDD構造を有するMOS素子用のゲート構造体」は,高装置密度を有する半導体装置用ゲート構造体であると認められる。
したがって,上記相違点1は実質的なものとは認められない。また,仮に上記相違点1が実質的な相違点であったとしても,引用発明を「高装置密度を有する半導体装置用」として用いることは当業者にとって容易である。

(2)相違点2について
ゲート絶縁層を「酸化物」で構成することは,当業者において常とう的に用いられている周知の構造であるから,引用発明のゲート絶縁層を「ゲート酸化物」とすることは当業者にとって容易である。
すなわち,引用発明において,上記相違点2について本願発明1の構成を採用することは当業者にとって容易である。また,このような構成を採用したことによる効果も当業者が予測する範囲内のものである。

(3)相違点3について
ア 引用例1には,上記摘記(1c)に「本発明の目的は,セルフアラインコンタクト構造並びにシリサイド構造を有し,配線密度を高めより微細化を達成することができる半導体装置およびその製造方法を提供することにある。」ことが,
上記摘記(1e)に「本実施の形態において特徴的なことは,前記ゲート電極層16および第1サイドウォール絶縁層30の上部に,さらに絶縁層を設けたことにある。この絶縁層は,ゲート電極層16の上面を覆うように形成された上部絶縁層32と,前記第1サイドウォール絶縁層30および上部絶縁層32の両サイドに連続して形成された第2サイドウォール絶縁層34から構成されている。」ことが,
さらに,上記摘記(1f)に「この第2サイドウォール絶縁層34は,前記工程(c)で形成された上部絶縁層32がアライメント誤差などによって前記第1金属シリサイド層18の全表面を完全に覆う状態で形成されない場合を考慮して,第1サイドウォール絶縁層30および上部絶縁層32の両サイドに形成されるものであり,この第2サイドウォール絶縁層34によってゲート電極層16の周囲を電気的に絶縁することができる。すなわち,上部絶縁層32および第2サイドウォール絶縁層34は,このような絶縁性を確保できればよく,その形状および膜厚はこの絶縁性の観点から設定される。」ことが記載されている。

イ そうすると,上記記載から,引用例1に記載された発明の目的が,セルフアラインコンタクト構造並びにシリサイド構造を有する半導体装置の配線密度を高めより微細化を達成することにあり,
前記目的を達成するために,引用例1に記載された発明は,ゲート電極層16および第1サイドウォール絶縁層30の上部に,さらに,上部絶縁層32と第2サイドウォール絶縁層34とから構成される絶縁層を設けたという特徴的な構造を備えていることが理解できる。
さらに,上記記載から,上部絶縁層32および第2サイドウォール絶縁層34の形状および膜厚を,ゲート電極層16の絶縁性の確保という観点から設定するという設計上の指針が理解できる。

ウ してみれば,引用発明の上部絶縁層32の膜厚は,引用例1に記載された上記の発明の目的の達成を阻害しない限度で,上記の設計の指針に沿って定め得たものと認められる。

エ ところで,引用例1の上記摘記(1f)には,「(e)次いで,例えばテトラエトキシシランを用いたCVD法により例えば膜厚30?1000nmの層間絶縁層100を形成する。次いで,層間絶縁層100の所定位置に,すなわち本実施の形態においては隣接するゲート配線層16,16の間に位置する不純物拡散層20aが露出するようにコンタクトホールCHを形成する。このとき,上述したように,ゲート電極層16および第1金属シリサイド層18の周囲を覆う絶縁層300によって,コンタクトホールCHを自己整合的に形成することができる。」ことが記載されている。
また,上記摘記(1g)の「(c)前記シリコン基板10と,前記ゲート構造体とを覆い,前記上部絶縁層32よりも大きな厚さを有する層間絶縁層100」から,上部絶縁層32の厚さが,層間絶縁層100の厚さよりも小さいことが理解できる。

オ そうすると,引用発明の上部絶縁層32の膜厚は,「膜厚30?1000nm」の範囲内において定められる層間絶縁層100の膜厚よりも小さいものであり,かつ,前記設計の指針に沿った「ゲート電極層16の絶縁性」が確保できる充分な厚さを備え,更に,引用発明の「半導体装置の配線密度を高めより微細化を達成する」とする前記目的を達成することができる薄さを有するという条件を満たすものであることを要するといえる。

カ 一方,半導体装置のセルフアラインコンタクト構造において,ゲート電極層の絶縁性を確保するために当該ゲート電極層上に形成する窒化シリコン層の厚さを,1000?2000オングストローム程度のものとすることは,下記の周知例1-2の記載からも明らかなように格別のこととは認められない。

キ してみれば,引用発明において,上部絶縁層32を,「約1000?2000オングストロームの範囲内の厚さを有する」ものとすることは,当業者が適宜なし得たことである。すなわち,引用発明において,上記相違点3について本願発明1の構成を採用することは当業者にとって容易である。また,このような構成を採用したことによる効果も当業者が予測する範囲内のものである。

・周知例1:米国特許第5,863,820号明細書(本願の明細書【0010】において,発明の背景として出願人によって引用された公知文献)
(周1a)「The gate oxide 11 is between about 30 and 150 Angstroms thick, the polysilicon layer between about 1,000 and 2,000 Angstroms thick, the silicon oxide between about 100 and 1,000 Angstroms thick, and the silicon nitride layer between about 1,000 and 2,000 Angstroms thick.(当審訳:ゲート酸化膜11は約30?150オングストロームの範囲内の厚さを有し,ポリシリコン層は約1000?2000オングストロームの範囲内の厚さを有し,シリコン酸化膜は約100?1000オングストロームの範囲内の厚さを有し,かつ,窒化シリコン層は約1000?2000オングストロームの範囲内の厚さを有する。) 」(第3欄第11-15行)

(周1b)「4. The method of claim 1 wherein said layer of silicon nitride is deposited to a thickness between about 1,000 and 2,000 Angstroms.(当審訳:4.請求項1に記載の方法において,前記窒化シリコン層は約1000?2000オングストロームの範囲内の厚さで堆積される方法。」(請求項4)

(周1c)図7は,SACプロセスをメモリー側にのみ選択的に適用した方法の説明図であって,上記摘記(周1a)-(周1b)の記載を参酌すれば,当業者であれば,同図から,
基板上に形成された,約30?150オングストロームの範囲内の厚さを有するゲート酸化膜11と,
前記ゲート酸化膜11上に形成された,約1000?2000オングストロームの範囲内の厚さを有するポリシリコン層2と,
前記ポリシリコン層2上に形成された,約100?1000オングストロームの範囲内の厚さを有する前記シリコン酸化膜3と,
前記シリコン酸化膜3上に形成された,約1000?2000オングストロームの範囲内の厚さを有する前記窒化シリコン層4とを備えた,ソース/ドレイン領域がLDD構造を有するMOS素子用の半導体装置用ゲート構造体であって,
前記前記窒化シリコン層4の前記厚さが,前記ソース/ドレイン領域がLDD構造を有するMOS素子用のゲート構造体を用いる自己整合接点用(SAC)エッチング処理中に,前記窒化シリコン層4の一部がエッチングされて,部分的に腐食された窒化シリコン層4aとなっても,前記ポリシリコン層2がエッチングされるのを防止するのに充分な厚さである,ソース/ドレイン領域がLDD構造を有するMOS素子用の半導体装置用ゲート構造体。の構造を読み取ることができる。

上記記載から,上記周知例1には,ポリシリコン層上に形成した窒化シリコン層が,約1000?2000オングストロームの範囲内の厚さを有することで,ソース/ドレイン領域がLDD構造を有するMOS素子用のゲート構造体を用いる自己整合接点用(SAC)エッチング処理中に,前記ポリシリコン層がエッチングされるのを防止できることが記載されているものと認められる。

・周知例2:特開平10-50992号公報(平成23年11月18日付けの拒絶理由通知書で引用した引用文献2)
(周2a)「【発明の実施の形態】次に,本発明の実施形態を図を用いて詳細に説明する。図1(1)に示すように,P型半導体基板上に,熱酸化法を用いて絶縁膜2(例えば,二酸化シリコン膜)を10nm程度形成し,この絶縁膜2の上にCVD法により絶縁膜6(例えば,窒化膜)を50nm程度形成し,更に,その上に,CVD法により厚い絶縁膜7(例えば,二酸化シリコン膜)を500nm程度堆積する。
次に,図1の(2)に示す様に,写真蝕刻工程により,所定の位置の絶縁膜7と絶縁膜6を除去し,溝21を形成する。次いで,厚い絶縁膜7をマスクにして,イオン注入法(加速エネルギー60Keｖ,ドーズ量8×10^(12)cm^(-3))を用いて,不純物(例えば,Bイオン)を半導体基板1に注入し,熱処理の施す事により,半導体基板1と同じP型の高濃度領域5を形成する。
ここで,この高濃度領域5は,半導体基板1の表面から所定の深さになる様にし,絶縁膜2に接しないようにする。また,高電圧をドレイン端子(図示せず)に印加したとき,ドレインとなる拡散層から基板に向かって伸びる空乏層の伸びを抑制するためのものであり,この空乏層の伸びを抑制するため,高濃度領域5の位置は,絶縁膜2に接しないようにし,ある程度の深さに形成する方が効果的である。
特に,高濃度領域5は,後述の拡散層の下面と,この高濃度領域の上面の高さが,ほぼ同程度の高さに形成する事が効果的である。また,高濃度領域5の濃度は,P型半導体基板の不純物濃度より高い方が,前述の空乏層の伸びをより効果的に抑制する事が出来る。
また,高濃度領域5の形成の後で半導体基板1の表面にしきい値電圧制御のためのイオン注入をB^(+)イオンを用いて行ってもよい(図示せず)。次に,図1(3)に示すように,溝21の底の絶縁膜2を異方性エッチング法(例えば,反応性イオンエッチング)によりエッチング除去し後に,再度,絶縁膜20を形成する。その後,電極材料(例えば,ポリシリコン)8を200nm堆積する。
ここで,高濃度領域を形成する際,注入するイオンの加速エネルギーやドーズ量がそれほど大きくなければ,溝20の底の薄い絶縁膜20を除去せずにそのまま電極材料を堆積してもよい。
次に,図2に示すように,CMP法(化学的機械研磨法)により厚い絶縁膜7の表面が露出するまで,電極材料8を研磨する事により,ゲート電極部を形成する。
いま,電極材料8をCMP法により平坦化したが,エッチバック法等の方法でも良い。また,一旦,電極材料8を厚い絶縁膜7が露出するまで平坦化したあと,更に,薄くしたければ,選択エッチングにより,所定の厚さにしてゲート電極を形成してもよい。」(【0014】-【0021】)

(周2b)「次に,第二の実施形態を図を用いて詳細に説明する。図3(1)に示すように,第一の実施形態における図1(1)?図2(1)と同様な方法で,溝に電極材料(ポリシリコンなら200nm程度)を埋め込んだ後に,選択エッチングにより所定の厚さ(ポリシリコンなら100nm程度)にエッチングする。
次に,図3(2)に示した様に,スパッタ法により,シリサイド金属膜9(例えば,Wｓiなどの硅化金属膜層)を100nm程度堆積する。次に,図3(3)に示すように,シリサイド金属膜9をエッチングし,所定の深さまでエッチングした後,絶縁膜10(例えば,窒化膜)をCVD法により堆積させ,ゲート電極を形成する。
ここで,この絶縁膜10は,セルフアラインコンタクト(SAC)のキャップ材として採用する。従って,SACを利用しない場合は,いのキャップ材は必要無い。」(【0025】-【0027】)

(周2c)図3は,周知例2に記載された発明にかかる第2の実施形態にかかる半導体装置の製造方法の工程図であって,上記摘記(周2a)-(周2b)の記載を参酌すれば,同図(3)から,
P型半導体基板上に,熱酸化法を用いて形成された,厚さ10nm程度の絶縁膜2(例えば,二酸化シリコン膜),
前記絶縁膜2上に形成された,所定の厚さ(ポリシリコンなら100nm程度)の電極材料8と,
前記電極材料上に堆積された,シリサイド金属膜9と,
前記シリサイド金属膜9上に堆積された,セルフアラインコンタクト(SAC)のキャップ材として採用する絶縁膜10(例えば,窒化膜)とを備えた半導体装置用ゲート構造体であって,
前記所定の厚さ(ポリシリコンなら100nm程度)の電極材料8と,シリサイド金属膜9と,セルフアラインコンタクト(SAC)のキャップ材として採用する絶縁膜10(例えば,窒化膜)との膜厚の合計が,厚さ50nm程度の絶縁膜6(例えば,窒化膜)と厚さ500nm程度の絶縁膜7(例えば,二酸化シリコン膜)とを合計した膜厚とほぼ等しい半導体装置用ゲート構造体。
の構造を読み取ることができる。

上記記載から,上記周知例2には,セルフアラインコンタクト(SAC)のキャップ材として採用する窒化膜からなる絶縁膜10の膜厚と,シリサイド金属膜9との膜厚と,所定の厚さ(ポリシリコンなら100nm程度)の電極材料8の膜厚の合計が,550nm(5500オングストローム)程度である半導体装置用ゲート構造体が記載されているものと認められる。

ク なお,審判請求人は,審判請求書の請求の理由において,「引用文献1には,シリサイド上に,本願の請求項1の発明におけるエッチング保護キャップに相当する絶縁層として,窒化シリコンが形成し,その厚さを50?500μmとする旨が記載されておりますが,この厚さは本願の請求項1のものよりも著しく大きいものであります。審査官殿は,拒絶査定において,「引用文献1に記載された発明の上部絶縁膜32,引用文献2に記載された発明の絶縁膜10は,SAC工程におけるエッチング時間,SAC工程におけるエッチング耐性,コンタクトホールのアスペクト比等を考慮して,適宜設定するものと認定されました。しかしながら,引用文献1に記載された上部絶縁膜32の厚さは,本願の請求項1の発明における厚さの100?5000倍であり,本願の課題であるサブミクロンオーダーのデバイス作製を著しく困難にするものであります。すなわち,引用文献1に記載された,50?500μmの厚さの上部絶縁膜32は,互いに接近した特徴部のパターン化が必要な,高装置密度の半導体集積回路に適合するものではありません。このように,引用文献1には,『エッチング保護キャップは,約1000?2000オングストロームの範囲内の厚さを有する』構成について何ら記載しておらず,これにより,上述のようにSAC処理におけるエッチングにおいて,高密度装置に形成されるゲート構造を十分に保護しつつ,サブ0.5ミクロンの寸法での接点規定に用いられるSAC処理に適合するという効果を有するため,エッチング保護キャップを上記の厚みとすることは設計的事項ではなく,したがって,本願の請求項1の発明は,引用文献1に基づいて容易に想到できたものでないことは明らかです。よって,引用文献1に基づいて,本願の請求項1の発明の進歩性を否定することはできません。」と主張するので,この点について検討する。

ケ 引用例1の上記摘記(1f)の記載に照らして,引用発明において,「上部絶縁層32」は,前記シリコン基板10の表面に,CVD法を用いて酸化シリコン膜あるいは窒化シリコン膜などの絶縁層を堆積し,ついで,フォトリソグラフィおよびRIEなどのドライエッチングによって,ゲート電極部分で露出する前記第1金属シリサイド層18の表面をほぼ完全に覆う状態で,前記ゲート電極層16の上部に形成したものであり,また,前記上部絶縁層32は,その形成後に,その表面にCVD法を用いて酸化シリコン膜あるいは窒化シリコン膜などの絶縁層を堆積し,ついで,RIEなどの等方性エッチングによって,第1サイドウォール絶縁層30および上部絶縁層32の両サイドに第2サイドウォール絶縁層34を形成したものといえる。
すなわち,引用発明は,シリコン基板10の表面に,最初に「酸化シリコン膜あるいは窒化シリコン膜などの絶縁層」を堆積した後に,層間絶縁層100が形成されるまでの間に,「フォトリソグラフィおよびRIEなどのドライエッチング」工程,「酸化シリコン膜あるいは窒化シリコン膜などの絶縁層が堆積され」る工程,更に「RIEなどの等方性エッチング」工程が行われるものである。
そうすると,最初に「酸化シリコン膜あるいは窒化シリコン膜などの絶縁層」を堆積した後の前記各工程において,前記絶縁層の膜厚が変化することが考えられるから,引用例1の「CVD法を用いて酸化シリコン膜あるいは窒化シリコン膜などの絶縁層を50?500μmの膜厚で堆積する。」との記載からは,層間絶縁膜100が形成される時点での「上部絶縁層32」の膜厚を特定することはできないものと認められる。
したがって,前記各工程における膜厚の変化を考慮しない審判請求人の前記主張は,その主張の前提を欠き採用することはできない。

コ また,引用例1の上記摘記(1d)には,「本発明の半導体装置およびその製造方法は,導電層および不純物拡散層との絶縁を確保した状態で,前記不純物拡散層とのコンタクト部を有する構造のデバイスに適用することができる。このような半導体装置としては,例えばSRAM,DRAM,E^(2)PROM,Flaｓh E^(2)PROM等,あるいはこれらを組み合わせて作られるLSI製品などを挙げることができる。」と記載されてことから,引用発明は,DRAM等で使用されているLDD構造を有するソース/ドレイン領域を備えたMOS素子に適用することが前提とされていると解される。
一方,引用発明は,ゲート電極層16および第1金属シリサイド層18を,上部絶縁層32を含む絶縁層300によって電気的に絶縁し,さらに当該絶縁層300をマスクとして自己整合的にコンタクトホールCHを形成することで,確実な電気的接続を確保しながら微細化が可能な配線層50を形成することを技術的な特徴とする発明であるから,上部絶縁層の厚さは,「ゲート電極層16および第1金属シリサイド層18」の電気的な絶縁を確保し,自己整合的なコンタクトホールCHの形成時のマスクとしての機能を果たす範囲で「微細化」して設定することが望ましいことは当業者にとって自明といえる。
してみれば,引用発明を,例えばゲート長が1μm以下であるDRAM等で使用されているLDD構造を有するソース/ドレイン領域を備えたMOS素子に適用した場合に,膜厚が50?500μmの上部絶縁膜32を,前記ゲート長が1μm以下のゲート電極上に設けることは,上部絶縁膜32を設ける前記技術的理由を鑑みれば,明らかに不合理であり,例えば,「50?500μm」が「50?500nm」の誤記である等,その寸法の記載に何らかの誤りがあることは,当業者であれば直ちに理解できるものである。
また,そもそも,引用例1の上記摘記(1a)の特許請求の範囲の記載からも明らかなように,引用例1に記載された発明は,「前記導電層および前記第1金属シリサイド層の表面に形成された絶縁層」の厚さを,具体的な数値範囲として特定して,特許を請求しようとするものではない。
してみれば,引用例1に接した当業者であれば,引用発明を,例えばSRAM,DRAM,E^(2)PROM,Flaｓh E^(2)PROM等,あるいはこれらを組み合わせて作られるLSI製品などに適用するにあたり,引用例1に記載された前記「50?500μm」という膜厚に拘束されることなくことなく,「SAC工程におけるエッチング時間,SAC工程におけるエッチング耐性,コンタクトホールのアスペクト比等を考慮して,適宜設定」することで,「約1000?2000オングストロームの範囲内」に含まれる厚さを設定することは容易になし得たことである。
したがって,審判請求人の前記主張は採用することができない。

6 むすび
以上のとおり,本願発明1は,引用例1に記載された発明と周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

したがって,本願の他の請求項に係る発明については検討するまでもなく,本願は拒絶をすべきものである。

よって,結論のとおり審決する。
 
審理終結日 2013-05-10 
結審通知日 2013-05-14 
審決日 2013-05-29 
出願番号 特願2001-569881(P2001-569881)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 須賀 亮介  
特許庁審判長 北島 健次
特許庁審判官 西脇 博志
加藤 浩一
発明の名称 自己整合接点形成用エッチングに用いるためのシリサイドゲート積層体の形成方法  
代理人 杉村 憲司  

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