拒絶査定不服の審決｜不服2012-16400 - 特許審決データベース

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審決分類	審判査定不服 5項独立特許用件特許、登録しない。 H01L 審判査定不服 2項進歩性特許、登録しない。 H01L
管理番号	1280379
審判番号	不服2012-16400
総通号数	168
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2013-12-27
種別	拒絶査定不服の審決
審判請求日	2012-08-23
確定日	2013-10-09
事件の表示	特願2005- 99739「低ノイズ及び高性能のLSI素子、レイアウト及びその製造方法」拒絶査定不服審判事件〔平成17年10月13日出願公開、特開2005-286341〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1.手続の経緯本願は、平成17年3月30日(パリ条約による優先権主張2004年3月30日、大韓民国、2005年2月28日、アメリカ合衆国)の出願であって、平成23年7月26日付けの拒絶理由通知に対して、同年11月1日に意見書及び手続補正書が提出され、同年12月22日付けの最後の拒絶理由通知に対して、平成24年3月14日に意見書及び手続補正書が提出されたが、同年5月7日付けで同年3月14日に提出された手続補正書でされた手続補正が却下されるとともに拒絶査定がなされ、これに対して、同年8月23日に拒絶査定を不服とする審判請求がなされるとともに手続補正書が提出され、同年10月18日付けの審尋に対して、平成25年1月15日に回答書が提出されたものである。第2.補正却下の決定 [補正却下の決定の結論] 平成24年8月23日に提出された手続補正書によりなされた手続補正(以下「本件補正」という。)を却下する。 [理由] 1.本件補正の内容本件補正は、特許請求の範囲を補正するものであり、その内容は以下のとおりである。〈補正事項1〉本件補正前の請求項1に、「前記ストレスコントロール膜が、PMOS素子のチャンネルには電流を増大させるように圧縮応力を印加し、NMOS素子のチャンネルには電流を増大させるように引張応力を印加する」との発明特定事項を追加して、本件補正後の請求項1とする。〈補正事項2〉本件補正前の請求項12に、「前記ストレスコントロール膜が、PMOS素子のチャンネルには電流を増大させるように圧縮応力を印加し、NMOS素子のチャンネルには電流を増大させるように引張応力を印加する」との発明特定事項を追加して、本件補正後の請求項9とする。〈補正事項3〉本件補正前の請求項9?11、18を削除する。〈補正事項4〉本件補正前の請求項12を引用する本件補正前の請求項13?17、本件補正前の請求項1を引用する本件補正前の請求項19?20、及び、本件補正前の請求項20を引用する本件補正前の請求項21を、それぞれ、本件補正後の請求項9を引用する本件補正後の請求項10?14、本件補正後の請求項1を引用する本件補正後の請求項15?16、及び、本件補正後の請求項16を引用する本件補正後の請求項17とする。 2.新規事項の有無 (1)補正事項1及び2について補正事項1及び2は、審判請求書における「この補正は、出願時の本願明細書段落[0003]、段落[0018]の記載等に基づくものです。」との主張のとおり、本願の願書に最初に添付した明細書の段落【0003】の「チャンネル領域での引張応力は、NMOSトランジスタでは、電流増加を招くが、……チャンネル領域での圧縮応力は、PMOSトランジスタでは電流増加を招く」との記載、及び、同段落【0018】の「一実施例において、第1CMOS構造の第1素子と、第1CMOS構造の第2素子とにストレスが印加される。……一実施例において、前記第1CMOS構造の第1素子はPMOS素子であり、前記第1CMOS構造の第2素子はNMOS素子であり、前記PMOS素子は、そのチャンネルに印加される圧縮応力を有し、前記NMOS素子はそのチャンネルに印加される引張応力を有する。」との記載に基づいていると認められる。したがって、補正事項1及び2は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものである。 (2)補正事項3及び4について補正事項3及び4が、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたことは、明らかである。 (3)新規事項の有無の検討のまとめしたがって、本件補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。よって、本件補正は、特許法第17条の2第3項の規定に適合する。 3.補正目的の適否 (1)補正事項1について補正事項1は、本件補正前の「前記第1……MOS素子に近接して前記回路上にストレスコントロール膜を形成する」ことを含む「前記第1MOS素子のチャンネルにストレスを印加する段階」が、「前記ストレスコントロール膜が、PMOS素子のチャンネルには電流を増大させるように圧縮応力を印加し、NMOS素子のチャンネルには電流を増大させるように引張応力を印加する」段階であることを、限定するものである。したがって、補正事項1は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 (2)補正事項2について補正事項2は、本件補正前の「記第1MOS素子上に形成されたストレスコントロール膜をさらに含み、前記ストレスコントロール膜は前記第1MOS素子にストレスを印加する」ことが、「前記ストレスコントロール膜が、PMOS素子のチャンネルには電流を増大させるように圧縮応力を印加し、NMOS素子のチャンネルには電流を増大させるように引張応力を印加する」ことであることを、限定するものである。したがって、補正事項2は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 (3)補正事項3について補正事項3は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の第1号に掲げる請求項の削除を目的とするものに該当する。 (4)補正事項4について補正事項4は、請求項の項番を変更するとともに、引用する他の請求項の項番を変更する補正であるが、これらは、補正事項3の請求項の削除に伴って必然的に生じる補正である。したがって、補正事項4は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の第1号に掲げる請求項の削除を目的とするものに該当する。 (5)補正目的の適否のまとめ以上から、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項に規定する要件を満たす。 4.独立特許要件以上のとおり、本件補正は、特許請求の範囲の減縮を目的とする補正を含んでいる。そこで、次に、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、その請求項1に係る発明について検討する。 (1)補正発明本件補正後の請求項1に係る発明(以下「補正発明」という。)は、平成24年8月23日に提出された手続補正書によって補正された特許請求の範囲の請求項1に記載される、次のとおりのものである。「回路の第1領域に第1導電型の第1MOS素子を形成する段階と、前記回路の第2領域に第1導電型の第2MOS素子を形成する段階と、前記第1MOS素子のチャンネルにストレスを印加する段階と、を含み、前記第1MOS素子のチャンネルにストレスを印加する段階は、前記第1及び第2MOS素子に近接して前記回路上にストレスコントロール膜を形成する段階を含み、前記ストレスコントロール膜が、PMOS素子のチャンネルには電流を増大させるように圧縮応力を印加し、NMOS素子のチャンネルには電流を増大させるように引張応力を印加することを特徴とする回路製造方法。」 (2)引用例の記載と引用発明 (2-1)引用例の記載原査定の根拠となった最後の拒絶理由通知に引用され、本願の最先の優先権主張の日前に国内で頒布された刊行物である、特開2003-086708号公報(以下「引用例」という。)には、「半導体装置及びその製造方法」(発明の名称)に関して、図1?43とともに、次の記載がある(下線は、参考のため、当審において付したもの。以下、他の刊行物についても同様である。)。ア発明の属する技術分野 a.「【0001】【発明の属する技術分野】本発明は、半導体装置に関し、特に、nチャネル電界効果型トランジスタとｐチャネル電界効果型トランジスタからなる相補型電界効果トランジスタを有する半導体装置に係る。」イ発明が解決しようとする課題 b.「【0010】上述したように、LSI等の半導体装置においては、トランジスタの高速化が必須となっているが、リソグラフィ技術も限界に近づきつつあり、微細化以外の方法による、ドレイン電流の向上も検討されているが、結晶欠陥や、製造装置の新規導入によるコストの問題などがあった。【0011】本発明の目的は、nチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、nチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタのドレイン電流特性に優れた半導体装置を効果的に実現することである。」ウ課題を解決するための手段 c.「【0014】図2は、nチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。【0015】図2に示す結果は、Si(001)面上に、ドレイン電流が〈110〉軸に平行に流れるように形成されたトランジスタに対して応力負荷実験を行ったものである。なお、評価した電界効果トランジスタのゲート長は0.2μmである。また、応力の方向は電界効果トランジスタのチャネルを流れるドレイン電流に対して平行方向のチャネル面内一軸応力(チャネルに平行な応力)と、ドレイン電流に対して直角方向のチャネル面内一軸応力(チャネルに直角な応力)であり、応力の符号は、プラスは引張応力、マイナスは圧縮応力を表す。」エ発明の実施の形態 d.「【0092】【発明の実施の形態】以下、本発明の第1実施例を図1から図3、図8および図31を用いて説明する。 ……(中略)…… 【0094】本発明の第1の実施例の半導体装置は、図1に示すように、シリコン基板1の主面に形成されたnチャネル型電界効果トランジスタ10と、ｐチャネル型電界効果トランジスタ30と、これらトランジスタ10、30の上面に形成された応力制御絶縁膜19、39で構成される。 ……(中略)…… 【0099】シリコン基板1上に形成されたnチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタは、所望の回路が構成されるように、図31に示すように、コンタクトプラグや配線等によって電気的に接続される。なお、本発明の第1実施例はnチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜19、39を用いる例である。その他の部分については本発明の第1実施例以外の構造や材料であっても構わない。【0100】また、図1の例については、コンタクトプラグや配線等は省略してあり、図31の例を除き、他の実施例についても同様にコンタクトプラグや配線等は省略してある。【0101】応力制御膜19と応力制御膜39とは、主として窒化珪素(SiN)からなり、化学気相成長法、あるいはスパッタ法によって形成される。応力制御膜19の膜応力は、応力制御膜39の膜応力よりも引張側の応力である。【0102】LSI等の半導体装置の開発においては、電界効果トランジスタのドレイン電流の向上(ドレイン電流の増加)が年々進められている。本願発明者らは、ドレイン電流が応力によって変化することを明らかにし、ｐチャネル型電界効果トンジスタと、nチャネル型電界効果トランジスタを有する相補型電界効果トランジスタにおいて、nチャネル型、ｐチャネル型双方のトランジスタのドレイン電流を効果的に向上させる方法を見出した。【0103】図2は、電界効果トランジスタのドレイン電流の応力依存性を示すグラフである。図2より、nチャネル型電界効果トランジスタでは、引張応力によってドレイン電流が増加し、ｐチャネル型電界効果トランジスタでは、逆に、圧縮応力によってドレイン電流が増加することが明らかとなっている。【0104】一方、図3はゲート電極上面を覆うSiNの膜応力が、ドレイン電流が流れる部分(チャネル)の応力(ドレイン電流に平行方向でチャネル面内の応力)に与える影響を有限要素法により応力解析した結果を示すグラフである。図3に示すように、ゲート電極を覆う膜の膜応力が引張側に強くなると、チャネル部分の応力も引張側に強くなることを明らかとなっている。【0105】これは、ゲート電極を内包する膜がソース・ドレイン領域の上面にまで拡張して形成されており、この部分の膜の引張応力(膜の収縮)がチャネル部分の応力を引張側にシフトさせるためには発生する現象であると考えられる。【0106】したがって、nチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置においては、nチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が引張応力側の膜を用い、ｐチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が、nチャネル型の膜より、圧縮応力側の膜を用いることにより、nチャネル型、ｐチャネル型の両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 ……(中略)…… 【0109】本発明の第1実施例の半導体装置は、図1に示すように、nチャネル型電界効果トランジスタ10の上面には、ゲート電極15の少なくとも一部を内包し、シリサイド18が形成されているソース・ドレイン領域12、13に接する応力制御膜19が形成され、ｐチャネル型電界効果トランジスタ30のゲート電極35の少なくとも一部を内包し、シリサイド38の形成されているソース・ドレイン領域32、33に接する応力制御膜39が形成されており、応力制御膜19の膜応力は、応力制御膜39の膜応力より引張側の応力、より好ましくは、応力制御膜19は引張応力、応力制御膜39は圧縮応力である。【0110】その結果、チャネル部分のドレイン電流に平行方向のチャネル面内の応力は、nチャネル型では、強い引張応力が得られ、逆に、ｐチャネル型では、nチャネル型より圧縮側の応力が得られるため、nチャネル型、ｐチャネル型の両方のドレイン電流の向上できるという効果が得られる。 ……(中略)…… 【0113】また、応力制御膜19と応力制御膜39は、同じ成膜装置を用いて、成膜条件を変えることによっても得られるので、新規に装置を導入しなくとも対応できるという効果が得られる。」 e.「【0135】次に、その他の形態としての例を図10から図13を用いて説明する。図10は、その他の形態である半導体装置の断面構造の模式図、図11から図13は、その他の形態である半導体装置の製造工程の一部を表した断面模式図である。【0136】このその他の形態と第1実施例との違いは、応力制御膜191及び391で示される二つの膜の応力を異ならせるために、膜の組成が互いに異なるようにしたことである。【0137】第1実施例においては、膜の組成を仮に変えない場合であっても効果がある点で好ましい。しかし、別な組成を作る為の工程が増す恐れを受け入れればこの構成を採ることも好ましい。【0138】具体的には、主として窒化珪素(SiN)からなる応力制御膜191に対して、応力制御膜391は、応力制御膜191と同様な膜に、窒化珪素(SiN)膜が、シリコン(Si)、窒素(N)、酸素(O)、ゲルマニウム(Ge)、アルゴン(Aｒ)、ヘリウム(He)の内、少なくとも一つを過剰に含有するように、打ち込んで形成している。【0139】なお、その他の形態の第1実施例は、nチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜191、391を用いる例であり、その他の部分については、他の構造や材料であっても構わない。【0140】本実施例の半導体装置の応力制御膜191、391の製造工程は、例えば次のようになる。 (1)シリコン基板1の主面上にnチャネル型電界効果トランジスタ10と、ｐチャネル型電界効果トランジスタ30とを形成し、サイドウォール16、36、シリサイド17、18、37、388を形成する(図11)。【0141】(2)nチャネル型、ｐチャネル型電界効果トランジスタの上面全面に、応力制御膜191になる窒化珪素(SiN)膜を、例えばスパッタ法、あるいは、化学気層成長法等により成膜する(図12)。【0142】(3)ｐチャネル型電界効果トランジスタ30の上面以外の部分はマスク4をして、シリコン(Si)、ゲルマニウム(Ge)、あるいは窒素(N)、あるいは酸素(O)、あるいはアルゴン(Aｒ)等の不活性元素をイオン注入する(図13)。【0143】(4)マスク4を除去した後、層間絶縁膜3を形成する。これにより、図10に示す構造の半導体装置が製造される。【0144】次に、本発明のその他の形態の第1実施例である半導体装置の作用効果を説明する。本発明の第2実施例によれば、応力制御膜191が上面全面に成膜された(図12)後に、ｐチャネル型電界効果トランジスタを覆う部分にはイオン注入され、その部分の膜の原子密度はイオン注入前に比べて密になる。その結果、応力制御膜391の膜応力は、応力制御膜191に比べて圧縮側にシフトする。【0145】したがって、チャネル部分のドレイン電流に平行方向のチャネル面内応力も圧縮側にシフトし、ｐチャネル型電界効果トランジスタのドレイン電流を向上できる効果が得られる。また、本発明のその他の形態の第1実施例によれば、応力制御膜の主成分の窒化珪素(SiN)の成膜は一度だけでもよい。第1実施例のように、異なる膜応力の窒化珪素を成膜する場合には、成膜装置を二台使用するか、もしくは、一台で成膜条件をその都度変えることが好ましい。成膜条件を変えることが困難な場合や、装置を複数台用意できない場合であっても、本発明のその他の形態の第実施例であれば、一台の成膜装置を用いて、nチャネル型、ｐチャネル型、両方の電界効果トランジスタのドレイン電流の向上が図れるという効果が得られる。【0146】このように、例えば、応力制御膜19と応力制御膜39とで、不純物濃度が異なるようにすれば、応力制御膜19と応力制御膜39とで、応力が互いに異なるように構成することができるので、新規に装置を導入しなくとも対応できる。」 f.「【0217】次に、本発明の第10実施例を図2と、図32から図35を用いて説明する。本実施例は、第2実施例において、応力制御膜9が引張応力の膜応力を持つ場合についての、チャネルに直角方向も考慮した、実際のデバイス回路適用例である。図2はnチャネル型及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示す図、図32は本発明を適用した2NAND回路を示す電気回路図、図33、34は本発明の半導体装置の平面レイアウトの模式図(図33は図34の一部分(Xで示した枠内近傍)を拡大した模式図)、図35は、図33の平面レイアウトのAからDまでの断面構造を示した模式図である。【0218】本発明を適用した電気回路は、図32に示すように、2つのｐチャネル型電界効果トランジスタP1、P2と、2つのnチャネル型電界効果トランジスタN1、N2からなる2NAND回路である。これらのトランジスタN1、N2、P1、P2は、それぞれ、図33に示すトランジスタN1、N2、P1、P2に対応する。【0219】1つの2NAND回路は、図33において、ゲート電極FGを共有するpチャネル型電界効果トランジスタP1とnチャネル型電界効果トランジスタN2、そして同様にP2とN1と、それぞれのトランジスタの電気的な接続を図るための、コンタクトプラグCONT、や配線MLによって構成される。ここで、前記pチャネル型電界効果トランジスタP1、P2は一つのアクティブACT1上に、nチャネル型電界効果トランジスタN1、N2は一つのアクティブACT2上に形成される。【0220】本実施例の半導体装置は、2NAND回路を複数個、連続して並べた繰り返しパターンである。すなわち、図34に示すように、pチャネル型電界効果トランジスタP1、P2と、nチャネル型電界効果トランジスタN1、N2を複数個、繰り返し並べた、nチャネル型電界効果トランジスタが連続した領域NMと、pチャネル型電界効果トランジスタが連続した領域PMにより構成される。【0221】ここで、本実施例においては、第2実施例に述べた応力制御膜が、引張応力の膜応力であり、nチャネル型、pチャネル型電界効果トランジスタの形成部分、それぞれに、図33、34に示す平面パターンで形成される。すなわち、回路レイアウト全面を被覆する応力制御膜のうち,pチャネル型電界効果トランジスタのドレイン電流が流れる方向の応力制御膜が、pチャネル型電界効果トランジスタのアクティブに挟まれたフィールド上において不連続となっていることを特徴としている。(応力制御膜209は、図33に示すトランジスタ回路において、pチャネル型電界効果トランジスタのアクティブに挟まれたフィールド上以外の部分、トランジスタのゲート電極長手方向や、nチャネル型電界効果トランジスタの連続方向には、応力制御膜は他の素子上まで連続して形成される。)これを巨視的に見ると、図34のように、pチャネル型電界効果トランジスタが多数形成される領域PMにおいて、応力制御膜209にはスリット(膜が不連続となっている部分)が形成されている。 ……(中略)…… 【0227】なお、本実施例に示した2NAND回路は、本発明を実際の電気回路レイアウトに適用した例の一つである。平面レイアウトは、本実施例以外のものであっても構わないし、適用する電気回路は、例えば、AND回路、NOR回路、OR回路、入出力バッファ回路であっても構わない。また、応力制御膜以外の構造や材料、製造方法については、本実施例以外であっても構わない。【0228】以下、本実施例の作用効果について説明する。第2実施例に述べたように、電界効果トランジスタのチャネル部分の応力は、応力制御膜9の領域の広さにより制御することができる。第2実施例の図14は、主として、チャネルに平行方向の応力をnチャネル型、pチャネル型電界効果トランジスタで適正化するものである。【0229】ところが、図2に示したように、nチャネル型、pチャネル型電界効果トランジスタのドレイン電流は、チャネルに平行方向の応力だけではなく、チャネルに直角方向の応力によっても大きく変化し、チャネルに直角方向の引張応力100MPaあたり、nチャネル型電界効果トランジスタは約2%増加、pチャネル型電界効果トランジスタは約7%減少する。【0230】実際のデバイス回路においては、膜は平面的に形成されるため、トランジスタのチャネル部分には、2軸の応力、すなわち、チャネルに平行方向と直角方向の応力が作用する。膜応力が引張応力である応力制御膜を、回路全面に一様に成膜した場合には、トランジスタのチャネル部分には平行方向、直角方向ともに、引張応力が作用する。【0231】nチャネル型電界効果トランジスタについては、チャネルに平行、直角方向ともに引張応力は、ドレイン電流を増加させることになるので、特性の向上が期待できる。【0232】ところが、pチャネル型電界効果トランジスタは、チャネルに平行方向の引張応力はドレイン電流を減少させるので、この引張応力を低減させる必要がある。しかし、チャネルに直角方向についてはドレイン電流を増加させることができるので、これを有効に活用したい。【0233】そこで、本実施例の半導体装置によれば、回路全面に被覆した応力制御膜のうち、pチャネル型電界効果トランジスタのチャネルに平行方向について、応力制御膜を除去することによって、pチャネル型電界効果トランジスタのチャネルに平行方向の引張応力を低減させることができる。それ以外の方向、nチャネル型電界効果トランジスタのチャネルに平行方向や、nチャネル型、pチャネル型電界効果トランジスタのチャネルに直角方向については、引張応力を作用させることができる。【0234】したがって、nチャネル型、pチャネル型電界効果トランジスタともに、チャネル面内の2軸方向の応力制御がなされるので、nチャネル型、pチャネル型ともにドレイン電流が増加できるという効果が得られる。」 g.「【0253】次に、本発明の第12実施例を図35(a)と、図39から図43を用いて説明する。本実施例は、第10実施例の製造方法を、第10実施例の代表的な断面構造である図35(a)を用いて説明したものである。第11実施例についても同様な方法で製造することができる。【0254】本実施例の製造方法は以下の通りである。 (1)シリコン基板201上に電界効果トランジスタ230、シリサイド218、217等を形成し、応力制御膜209を上面全面に形成する。(図39) (2)応力制御膜209の上面に、応力制御膜209を加工するマスク204を形成する。マスクパターンは、応力制御のための加工とコンタクトプラグ207形成のための加工の両方を兼ねるようにする。(図40) (3)応力制御膜209をエッチングにより、加工する。(図41) (4)層間絶縁膜203を形成し、コンタクトプラグ207の形成部分のみに孔を開ける。(図42) (5)コンタクトプラグ207を形成する。(図43) (6)上層の配線223、層間絶縁膜220等を形成する。(図35(a)) 本実施例によれば、応力制御膜209の応力制御の加工プロセスと、コンタクトプラグ形成のための自己整合コンタクトのプロセスが、同じマスクを用いて、同時に行うことができる。したがって、製造コストに優れた信頼性の高い半導体装置が得られるという効果が得られる。」オ効果 h.「【0256】【発明の効果】本発明によれば、nチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、nチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を効果的に実現することができる。」 (2-2)引用発明前記「(2-1)引用例の記載」のeに記載された、「nチャネル型、ｐチャネル型電界効果トランジスタの上面全面」に「成膜」された「応力制御膜191になる窒化珪素(SiN)膜」は、「ｐチャネル型電界効果トランジスタを覆う部分にはイオン注入され」た後でも、前記「nチャネル型」の「電界効果トランジスタ」の「上面」には残存する。そして、この、前記「nチャネル型」の「電界効果トランジスタ」の「上面」に残存した「応力制御膜191」により、前記「nチャネル型」の「電界効果トランジスタ」の「ドレイン電流の向上が図れるという効果が得られる」ことが、同eには記載されている。してみれば、同dの「nチャネル型電界効果トランジスタでは、引張応力によってドレイン電流が増加」するとの記載、及び、同dの「nチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が引張応力側の膜を用い……ることにより、nチャネル型……のドレイン電流の向上が期待できる」との記載によれば、前記「nチャネル型、ｐチャネル型電界効果トランジスタの上面全面」に「成膜」した「応力制御膜191」は「膜応力が引張応力側の膜」であると認められる。一方、同eの「応力制御膜191が上面全面に成膜された(図12)後に、ｐチャネル型電界効果トランジスタを覆う部分にはイオン注入され、その部分の膜の原子密度はイオン注入前に比べて密になる。その結果、応力制御膜391の膜応力は、応力制御膜191に比べて圧縮側にシフトする。」との記載から、「ｐチャネル型電界効果トランジスタを覆う部分」に「成膜」された前記「応力制御膜191」は、「イオン注入され」たことにより、「膜応力」が「圧縮側にシフト」した「応力制御膜391」になることが記載されている。そして、同eの「したがって、チャネル部分のドレイン電流に平行方向のチャネル面内応力も圧縮側にシフトし、ｐチャネル型電界効果トランジスタのドレイン電流を向上できる効果が得られる。」、及び、同dの「ｐチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が、nチャネル型の膜より、圧縮応力側の膜を用いることにより……ｐチャネル型の……ドレイン電流の向上が期待できる。」との記載から、「ｐチャネル型電界効果トランジスタ30」の覆う前記「応力制御膜391」は、上述のように「膜応力」が「圧縮側にシフト」した結果、「膜応力」が「圧縮応力側の膜」になったと認められる。したがって、前記「(2-1)引用例の記載」のa?gの記載(特にdの記載)を総合すると、引用例には、次の発明(以下「引用発明」という。)が記載されていると認められる。「コンタクトプラグや配線等によって電気的に接続することで所望の回路を構成するための、シリコン基板1上に形成された相補型電界効果トランジスタの製造方法であって、前記シリコン基板1の主面上に、nチャネル型電界効果トランジスタ10と、ｐチャネル型電界効果トランジスタ30とを形成する工程と、前記nチャネル型電界効果トランジスタ10及び前記ｐチャネル型電界効果トランジスタ30の上面全面に、膜応力が引張応力側の膜である応力制御膜191を成膜する工程と、前記ｐチャネル型電界効果トランジスタ30の上面以外の部分はマスク4をして、不活性元素をイオン注入する結果、前記ｐチャネル型電界効果トランジスタ30の上面の前記応力制御膜191を、その膜応力を圧縮側にシフトさせて、膜応力が圧縮応力側の膜である応力制御膜391とする工程を含み、前記nチャネル型電界効果トランジスタ10及び前記ｐチャネル型電界効果トランジスタ30の、両方のチャネルを流れるドレイン電流を増加させることを特徴とする、nチャネル電界効果型トランジスタとｐチャネル電界効果型トランジスタからなる相補型電界効果トランジスタの製造方法。」 (3)対比 (3-1)補正発明と引用発明との対比補正発明と引用発明とを対比する。ア引用発明においては、「nチャネル型電界効果トランジスタ10」と「ｐチャネル型電界効果トランジスタ30」とで、「相補型電界効果トランジスタ」を形成していると認められる。ところで、補正発明の「前記ストレスコントロール膜が、PMOS素子のチャンネルには電流を増大させるように圧縮応力を印加し、NMOS素子のチャンネルには電流を増大させるように引張応力を印加する」との発明特定事項は、「出願時の本願明細書段落[0003]、段落[0018]の記載等に基づくものです。」と審判請求書に記載されている。そして、本願明細書の段落【0018】には、「前記第1CMOS構造の第1素子はPMOS素子であり、前記第1CMOS構造の第2素子はNMOS素子であり、前記PMOS素子は、そのチャンネルに印加される圧縮応力を有し、前記NMOS素子はそのチャンネルに印加される引張応力を有する。」と記載され、そのチャンネルに印加される圧縮応力を有するPMOS素子と、そのチャンネルに印加される引張応力を有するNMOS素子とで、第1CMOS構造を形成することが記載されている。一方、引用発明において、「ｐチャネル型電界効果トランジスタ30」の「上面」に設けられた「膜応力が圧縮応力側の膜である応力制御膜391」と、「nチャネル型電界効果トランジスタ10」の「上面」に「成膜」された「膜応力が引張応力側の膜である応力制御膜191」は、引用例の段落【0104】の「ゲート電極上面を覆うSiNの膜応力が、ドレイン電流が流れる部分(チャネル)の応力(ドレイン電流に平行方向でチャネル面内の応力)に与える」との記載によれば、それぞれの「トランジスタ」のチャネルに「応力」を与える膜であると解される。したがって、引用発明の、「上面」に「膜応力が圧縮応力側の膜である応力制御膜391」が設けられた「ｐチャネル型電界効果トランジスタ30」と、「上面」に「膜応力が引張応力側の膜である応力制御膜191を成膜」した「nチャネル型電界効果トランジスタ10」は、それぞれ、補正発明の「チャネル」に「圧縮応力」を「印加」した「PMOS素子」と、「チャネル」に「引張応力」を「印加」した「NMOS素子」に相当する。してみれば、本願明細書の前記段落【0018】の「前記第1CMOS構造……において、前記第1素子は……PMOS素子である。」との記載を参酌すれば、引用発明の前記「ｐチャネル型電界効果トランジスタ30」は、上記のように補正発明の「チャネル」に「圧縮応力」を「印加」した「PMOS素子」に相当するとともに、補正発明の「第1導電型の第1MOS素子」にも相当する。そして、引用発明において、「nチャネル型電界効果トランジスタ10と、ｐチャネル型電界効果トランジスタ30とを形成」する「前記シリコン基板1の主面上」の領域は、「所望の回路を構成するため」の「前記シリコン基板1の主面上」の領域であると認められる。以上から、引用発明の、「nチャネル型電界効果トランジスタ10と、ｐチャネル型電界効果トランジスタ30とを形成」する「前記シリコン基板1の主面上」の領域に「ｐチャネル型電界効果トランジスタ30」を「形成」する「工程」は、補正発明の「回路の第1領域に第1導電型の第1MOS素子を形成する段階」に相当する。イ引用発明においては、「前記nチャネル型電界効果トランジスタ10及び前記ｐチャネル型電界効果トランジスタ30の上面全面に、膜応力が引張応力側の膜である、応力制御膜191を成膜」した後に「前記ｐチャネル型電界効果トランジスタ30の上面以外の部分はマスク4をして、不活性元素をイオン注入する結果、前記ｐチャネル型電界効果トランジスタ30の上面の前記応力制御膜191を、その膜応力を圧縮側にシフトさせて、膜応力が圧縮応力側の膜である応力制御膜391とする工程」を経ることにより、前記「ｐチャネル型電界効果トランジスタ30」の「上面」に「成膜」された「応力制御膜191」は、「膜応力が圧縮応力側の膜である応力制御膜391」となる。そして、前記「膜応力が圧縮応力側の膜である応力制御膜391」による「応力」は、前記アで指摘したように、前記「ｐチャネル型電界効果トランジスタ30」のチャネルに与えられる。したがって、引用発明の「前記nチャネル型電界効果トランジスタ10及び前記ｐチャネル型電界効果トランジスタ30の上面全面に、膜応力が引張応力側の膜である、応力制御膜191を成膜」した後に「前記ｐチャネル型電界効果トランジスタ30の上面以外の部分はマスク4をして、不活性元素をイオン注入する結果、前記ｐチャネル型電界効果トランジスタ30の上面の前記応力制御膜191を、その膜応力を圧縮側にシフトさせて、膜応力が圧縮応力側の膜である応力制御膜391とする工程」は、補正発明の「前記第1MOS素子のチャンネルにストレスを印加する段階」に相当する。ウ引用発明の「膜応力が引張応力側の膜である応力制御膜191」及び「膜応力が圧縮応力側の膜である応力制御膜391」は、いずれも、補正発明の「ストレスコントロール膜」に相当する。エそして、引用発明の「前記nチャネル型電界効果トランジスタ10及び前記ｐチャネル型電界効果トランジスタ30の上面全面に、膜応力が引張応力側の膜である応力制御膜191を成膜する工程」と、補正発明の「前記第1及び第2MOS素子に近接して前記回路上にストレスコントロール膜を形成する段階」とは、「第1」「MOS素子に近接して前記回路上にストレスコントロール膜を形成する段階」である点で共通する。オ引用発明においては、「前記ｐチャネル型電界効果トランジスタ30の上面部分の前記応力制御膜191を、その膜応力を圧縮側にシフトさせて、膜応力が圧縮応力側の膜である応力制御膜391とする」ことで「前記ｐチャネル型電界効果トランジスタ30」の「チャネルを流れるドレイン電流を増加させ」ている。ここで、「電界効果トランジスタ」は、ソースとドレインとの間のチャネルを流れる電流をゲートにより制御する素子であり、「前記ｐチャネル型電界効果トランジスタ30」の「チャネル」を流れない「ドレイン電流」が漏れ電流として存在するとしても、「前記ｐチャネル型電界効果トランジスタ30」の「チャネル」を流れる「ドレイン電流」が「増加」すれば、当然に、「前記ｐチャネル型電界効果トランジスタ30」の「チャネル」を流れる「電流」が増加するものと認められる。したがって、引用発明の「前記ｐチャネル型電界効果トランジスタ30の上面の前記応力制御膜191を、その膜応力を圧縮側にシフトさせて、膜応力が圧縮応力側の膜である応力制御膜391」として「前記ｐチャネル型電界効果トランジスタ30」の「チャネルを流れるドレイン電流を増加させる」ことは、補正発明の「前記ストレスコントロール膜が、PMOS素子のチャンネルには電流を増大させるように圧縮応力を印加」することに相当する。カ同様に、引用発明の「前記nチャネル型」の「電界効果トランジスタ」の「上面」に「膜応力が引張応力側の膜である、応力制御膜191」を残存させて「前記nチャネル型電界効果トランジスタ10」の「チャネルを流れるドレイン電流を増加させる」ことは、補正発明の「前記ストレスコントロール膜」が「NMOS素子のチャンネルには電流を増大させるように引張応力を印加する」ことに相当する。キそして、引用発明の「所望の回路を構成するための、シリコン基板1上に形成された相補型電界効果トランジスタの製造方法」は、補正発明の「回路製造方法」に相当する。 (3-2)一致点及び相違点そうすると、補正発明と引用発明との一致点と相違点は、次のとおりとなる。《一致点》「回路の第1領域に第1導電型の第1MOS素子を形成する段階と、前記第1MOS素子のチャンネルにストレスを印加する段階と、を含み、前記第1MOS素子のチャンネルにストレスを印加する段階は、前記第1MOS素子に近接して前記回路上にストレスコントロール膜を形成する段階を含み、前記ストレスコントロール膜が、PMOS素子のチャンネルには電流を増大させるように圧縮応力を印加し、NMOS素子のチャンネルには電流を増大させるように引張応力を印加することを特徴とする回路製造方法。」《相違点1》補正発明の「回路製造方法」は「前記回路の第2領域に第1導電型の第2MOS素子を形成する段階」を含むのに対して、引用発明は、「ｐチャネル型電界効果トランジスタ30」と同じ導電型のｐチャネル型電界効果トランジスタを、「nチャネル型電界効果トランジスタ10と、ｐチャネル型電界効果トランジスタ30とを形成」する「前記シリコン基板1の主面上」の領域以外の領域に形成する工程を有するかどうかは不明である点。《相違点2》補正発明は「前記第1及び第2MOS素子に近接して前記回路上にストレスコントロール膜を形成する」のに対して、引用発明は「前記nチャネル型及び前記ｐチャネル型電界効果トランジスタの上面全面に、膜応力が引張応力側の膜である、応力制御膜191を成膜する」点。 (4)相違点1及び2についての判断ア引用発明は、「シリコン基板1上に形成された相補型電界効果トランジスタ」を「コンタクトプラグや配線等によって電気的に接続する」ことで「所望の回路を構成する」ものである。そして、引用例には、「(2-1)引用例の記載」の「エ発明の実施の形態」におけるfで摘記したように、それぞれ複数個の、チャネルに印加される応力が制御されたnチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを、電気的に接続することで、「第10実施例」として「2NAND回路」を形成すること(段落【0217】?【0218】、【0228】?【0234】)、「適用する電気回路は、例えば、AND回路、NOR回路、OR回路、入出力バッファ回路であっても構わない。」こと(段落【0227】)が記載されている。すなわち、引用発明の「前記シリコン基板1の主面上」に形成された、「nチャネル型電界効果トランジスタ10と、ｐチャネル型電界効果トランジスタ30」を「コンタクトプラグや配線等によって電気的に接続する」ことで、「2NAND回路」や「AND回路、NOR回路、OR回路」等の論理回路を「シリコン基板1」の上に集積化して形成することが、引用例には少なくとも示唆されていると認められる。イまた、引用例には、「(2-1)引用例の記載」の「エ発明の実施の形態」におけるgで摘記したように、段落【0253】?【0254】に、前記「第10実施例」の「製造方法」として、「(1)シリコン基板201上に電界効果トランジスタ230、シリサイド218、217等を形成し、応力制御膜209を上面全面に形成する。(図39) (2)応力制御膜209の上面に、応力制御膜209を加工するマスク204を形成する。マスクパターンは、応力制御のための加工とコンタクトプラグ207形成のための加工の両方を兼ねるようにする。(図40) (3)応力制御膜209をエッチングにより、加工する。(図41) (4)層間絶縁膜203を形成し、コンタクトプラグ207の形成部分のみに孔を開ける。(図42) (5)コンタクトプラグ207を形成する。(図43) (6)上層の配線223、層間絶縁膜220等を形成する。(図35(a))」という、6工程からなる前記「製造方法」が記載されている。そして、図39には、基板上の全面にわたり形成された複数の電界効果トランジスタの間の領域も含み、前記基板の上面全面に、応力制御膜209を形成することが示されている。ウさて、基板上に論理回路を集積化する場合は、前記論理回路に信号を入出力するバッファ回路が併せて設けられることは当然であるが、前記論理回路と前記バッファ回路を、それぞれ、基板上の異なる領域に形成することも、以下に示す周知例1?2に記載されるように、半導体技術においては常套手段にすぎない。周知例1:特開平07-169838号公報本願の最先の優先権主張の日前に国内で頒布された刊行物である前記周知例1には、「半導体集積回路装置」(発明の名称)に関して、図1とともに、次の記載がある a.「【0027】本実施例は、セミカスタム方式のうちゲートアレイ方式を採用する半導体集積回路装置に本発明を適用した実施例である。図1は、ゲートアレイ方式を採用する半導体集積回路装置の平面レイアウトを示す。【0028】前記半導体集積回路装置1は単結晶珪素からなる半導体基板を主体に構成する。前記半導体基板は平面方形状で形成される。この半導体基板の周辺領域において、複数の外部端子(ボンディングパッド)2が配列される。また、半導体基板の周辺領域において、複数のバッファ回路セル3が配列される。本実施例において、外部端子2はバッファ回路セル3の領域内において配置される。なお、外部端子2はバッファ回路セル3の領域外においてこのバッファ回路セル3に対応した位置に配置されてもよい。【0029】前記半導体基板の中央領域は論理回路領域を構成する。この論理回路領域は標準化された複数の基本セル41を配置する。基本セル41は列方向(図1中、横方向)に複数配列され、この複数配列された基本セル41は基本セル列4を構成する。また、この基本セル列4は配線チャネル領域(配線形成領域)5を介在し行方向(図1中、縦方向)に複数配列される。」周知例2:特開2001-250916号公報本願の最先の優先権主張の日前に国内で頒布された刊行物である前記周知例2には、「半導体集積回路」(発明の名称)に関して、図1とともに、次の記載がある b.「【0032】図1は、この発明の実施の形態1にかかるICのチップ配置を示す図である。このICは、内部論理回路が配置された内部論理回路領域1と、入出力コントロール回路が配置された入出力コントロール回路領域であって、後述する遅延モニタ回路を構成する素子がさらに配置された入出力コントロール回路領域2と、テスト端子用の入力回路が配置された入力バッファ回路領域3a,3bと、テスト端子用の出力回路が配置された出力バッファ回路領域4と、入出力回路(入力回路,出力回路または双方向回路)が配置された入出力バッファ回路領域であって、入出力コントロール回路領域2を有する入出力バッファ回路領域5と、入出力バッファ回路領域5以外の通常の入出力バッファ回路領域6と、各入出力バッファ回路領域に設けられたパッド(PAD)7と、IC各辺のコーナー部8と、を備えている。」エしてみれば、引用発明において、引用例に少なくとも示唆されるように、「前記シリコン基板1の主面上」に形成された「nチャネル型電界効果トランジスタ10と、ｐチャネル型電界効果トランジスタ30」を「コンタクトプラグや配線等によって電気的に接続する」ことで、「2NAND回路」や「AND回路、NOR回路、OR回路」等の論理回路を「シリコン基板1」の上に集積化するに際して、前記論理回路に信号を入出力するバッファ回路を、前記「シリコン基板1」の上の、前記論理回路を形成する領域とは異なる領域に形成することは、当業者であれば当然になしたものと認められる。オそして、前記信号を入出力するバッファ回路を、CMOSすなわち「相補型電界効果トランジスタ」を用いて形成することは、周知例を敢えて示すまでもなく、きわめて周知な慣用手段にすぎない。すなわち、引用発明において、前記論理「回路を構成するため」の「nチャネル型電界効果トランジスタ10と、ｐチャネル型電界効果トランジスタ30」を「形成」する「前記シリコン基板1の主面上」の領域とは異なる領域に、前記「ｐチャネル型電界効果トランジスタ30」と同じ導電型のｐチャネル型電界効果トランジスタを含む「相補型電界効果トランジスタ」を用いるバッファ回路を形成する工程を設けることで、相違点1に係る構成を備えるようにすることは、当業者であれば、適宜なし得たものと認められる。カこのとき、引用発明において、前記論理「回路を構成するため」の一つの工程である「前記nチャネル型電界効果トランジスタ10及び前記ｐチャネル型電界効果トランジスタ30の上面全面に、膜応力が引張応力側の膜である応力制御膜191を成膜する工程」において、引用例の段落【0254】の「応力制御膜209を上面全面に形成する」との記載、及び、引用例の図39における基板の上面全面に応力制御膜209を形成するとの図示態様のように、前記「応力制御膜191」を、「前記nチャネル型電界効果トランジスタ10及び前記ｐチャネル型電界効果トランジスタ30の上面全面」を含む「シリコン基板1」の上面全面に「成膜」することにより、前記「応力制御膜191」を、上記の「相補型電界効果トランジスタ」を用いるバッファ回路におけるｐチャネル型電界効果トランジスタの「上面」にも「成膜」して、相違点2に係る構成を備えるようにすることは、当業者が容易に想到し得たものと認められる。 (5)独立特許要件の検討のまとめ以上のとおり、前記相違点は、引用例に記載の発明から当業者が容易に想到し得た範囲に含まれる程度のものである。したがって、補正発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。 5.小括以上のとおりであるから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3.本願発明について 1.本願発明以上のとおり、本件補正(平成24年8月23日に提出された手続補正書による手続補正)は却下されたので、本願の請求項1?21に係る発明は、平成23年11月1日に提出された手続補正書によって補正された明細書、特許請求の範囲又は図面の記載からみて、その特許請求の範囲の請求項1?21に記載されたとおりのものであり、そのうち、請求項1に係る発明(以下「本願発明」という。)は、次のとおりである。「回路の第1領域に第1導電型の第1MOS素子を形成する段階と、前記回路の第2領域に第1導電型の第2MOS素子を形成する段階と、前記第1MOS素子のチャンネルにストレスを印加する段階と、を含み、前記第1MOS素子のチャンネルにストレスを印加する段階は、前記第1及び第2MOS素子に近接して前記回路上にストレスコントロール膜を形成する段階を含むことを特徴とする回路製造方法。」 2.引用例の記載と引用発明引用例の記載については、前記「第2.補正却下の決定」の「4.独立特許要件」の「(2)引用例の記載と引用発明」において、それぞれ、「(2-1)引用例の記載」で摘記したとおりであり、引用発明については、同「(2-2)引用発明」において認定したとおりである。 3.対比・判断前記「第2.補正却下の決定」の「1.本件補正の内容」における「〈補正事項1〉」で示したように、本件補正後の請求項1に係る発明(すなわち、補正発明)は、本件補正前の請求項1に係る発明(すなわち、本願発明)に対し、「前記ストレスコントロール膜が、PMOS素子のチャンネルには電流を増大させるように圧縮応力を印加し、NMOS素子のチャンネルには電流を増大させるように引張応力を印加する」ことを限定したものである。逆に言えば、本願発明は、補正発明から、上記の限定をなくしたものである。そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記「第2.補正却下の決定」の「4.独立特許要件」において検討したとおり、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。第4.結言以上のとおり、本願発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。よって、結論のとおり審決する。
審理終結日	2013-05-08
結審通知日	2013-05-14
審決日	2013-05-29
出願番号	特願2005-99739(P2005-99739)
審決分類	P 1 8・ 121- Z (H01L) P 1 8・ 575- Z (H01L)
最終処分	不成立
前審関与審査官	宇多川勉
特許庁審判長	鈴木匡明
特許庁審判官	西脇博志近藤幸浩
発明の名称	低ノイズ及び高性能のLSI素子、レイアウト及びその製造方法
代理人	渡邊隆
代理人	実広信哉

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