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審決分類 審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1280548
審判番号 不服2012-15107  
総通号数 168 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-12-27 
種別 拒絶査定不服の審決 
審判請求日 2012-08-06 
確定日 2013-10-16 
事件の表示 特願2008-522810「半導体構造、メモリアレイ、電子システム、及び半導体構造の形成方法」拒絶査定不服審判事件〔平成19年1月25日国際公開、WO2007/011566、平成21年1月29日国内公表、特表2009-503814〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、2006年7月10日(パリ条約に基づく優先権主張 外国庁受理 2005年7月19日、アメリカ合衆国)を国際出願日とする特許出願であって、平成20年3月7日に手続補正書が提出され、平成23年11月28日付けの拒絶理由通知に対して平成24年3月2日に意見書及び手続補正書が提出されたが、同年4月20日付けで拒絶査定がなされた。
それに対して、同年8月6日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年10月18日付けで審尋がなされ、平成25年1月21日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成24年8月6日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成24年8月6日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?47を補正して、補正後の特許請求の範囲の請求項1?46とするものであり、補正前後の請求項1は各々次のとおりである。

(補正前)
「【請求項1】
半導体構造であって、
半導体基板と、
前記基板内に延びるトレンチであって、狭い底部分と、該底部分上であって該底部分とは複数の段部で連結している広い上方部分とを備えるトレンチと、
前記トレンチを充填している電気絶縁性材料と、
前記トレンチの前記底部分内にあって、前記電気絶縁性材料とは異なる絶縁性材料を含むボイドと、
を備える半導体構造。」

(補正後)
「【請求項1】
半導体構造であって、
半導体基板と、
前記基板内に延びるトレンチであって、該トレンチは、狭い底部分と、該底部分上であって該底部分とは複数の段部で連結している広い上方部分とを備え、前記底部分の側壁は外側へ湾曲している、トレンチと、
前記トレンチを充填している電気絶縁性材料と、
前記トレンチを前記電気絶縁性材料で充填する際に前記トレンチの前記底部分内に生成されたボイドであって、前記電気絶縁性材料とは異なる絶縁性材料で充填されたボイドと、
を備える半導体構造。」

2.補正事項の整理
本件補正による補正事項を整理すると次のとおりである。

(1)補正事項1
補正前の請求項1の「前記基板内に延びるトレンチであって、狭い底部分と、該底部分上であって該底部分とは複数の段部で連結している広い上方部分とを備えるトレンチと、」を、「前記基板内に延びるトレンチであって、該トレンチは、狭い底部分と、該底部分上であって該底部分とは複数の段部で連結している広い上方部分とを備え、前記底部分の側壁は外側へ湾曲している、トレンチと、」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の請求項1の「前記トレンチの前記底部分内にあって、前記電気絶縁性材料とは異なる絶縁性材料を含むボイドと、」を、「前記トレンチを前記電気絶縁性材料で充填する際に前記トレンチの前記底部分内に生成されたボイドであって、前記電気絶縁性材料とは異なる絶縁性材料で充填されたボイドと、」と補正して、補正後の請求項1とすること。

(3)補正事項3
補正前の請求項9の「狭い底部分と、該底部分上の広い上方部分とを有する複数のトレンチ領域を備え、該トレンチ領域は前記底部分内に保持されたボイドを有し、」を、「狭い底部分と、該底部分上であって該底部分とは複数の段部で連結している広い上方部分とを有する複数のトレンチ領域を備え、前記底部分の側壁は外側へ湾曲しており、前記トレンチ領域は、前記トレンチ領域を絶縁性材料で充填する際に前記底部分内に生成されたボイドを有し、」と補正して、補正後の請求項9とすること。

(4)補正事項4
補正前の請求項9の「前記ボイドは、前記トレンチ領域内の絶縁性材料とは異なる非気体状の絶縁性材料で充填されている、」を、「前記ボイドは、前記トレンチ領域内の前記絶縁性材料とは異なる非気体状の絶縁性材料で充填されている、」と補正して、補正後の請求項9とすること。

(5)補正事項5
補正前の請求項20を削除するとともに、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正すること。

(6)補正事項6
補正前の請求項21の「前記複数の分離領域のうちの少なくとも幾つかは、広い上方部分に段部で連結する狭い下方部分を備え、該狭い部分及び該広い部分内に絶縁性材料を備え、かつ、前記狭い部分内に含まれたボイドを備え、該ボイドは、前記狭い部分内の前記絶縁性材料とは異なる絶縁性材料を含んでいる、」を、「前記複数の分離領域のうちの少なくとも幾つかは、広い上方部分に段部で連結する狭い下方部分を備え、該狭い下方部分の側壁は外側へ湾曲しており、前記複数の分離領域のうちの前記少なくとも幾つかは、該狭い下方部分及び該広い上方部分内に絶縁性材料を備え、かつ、前記狭い下方部分及び前記広い上方部分を前記絶縁性材料で充填する際に前記狭い下方部分内に生成されたボイドを備え、該ボイドは、前記狭い下方部分内の前記絶縁性材料とは異なる絶縁性材料で充填されている、」と補正して、補正後の請求項20とすること。

(7)補正事項7
補正前の請求項30の「前記メモリデバイス及び前記プロセッサのうちの少なくとも1つは1つ以上の電気的分離領域を含んでおり、該電気的分離領域は、広い上方部分に段部で連結する狭い下方部分を備え、かつ、該狭い部分内及び該広い部分内に非気体状の材料を備え、かつ、前記狭い部分内に含まれたボイドを備え、該ボイドは、前記狭い部分内の前記非気体状の材料とは異なる絶縁性材料を含んでいる、」を、「前記メモリデバイス及び前記プロセッサのうちの少なくとも1つは1つ以上の電気的分離領域を含んでおり、該電気的分離領域は、広い上方部分に段部で連結する狭い下方部分を備え、該狭い下方部分の側壁は外側へ湾曲しており、かつ、前記電気的分離領域は、該狭い部分内及び該広い部分内に非気体状の材料を備え、かつ、前記狭い部分及び前記広い部分を前記非気体状の材料で充填する際に前記狭い部分内に生成されたボイドを備え、該ボイドは、前記狭い部分内の前記非気体状の材料とは異なる絶縁性材料で充填されている、」と補正して、補正後の請求項29とすること。

(8)補正事項8
補正前の請求項38の「前記第1の開口から前記基板中に下方へ延びる、前記第1の幅よりも狭い第2の幅を有する第2の開口を形成することと、」を、「前記第1の開口から前記基板中に下方へ延びる、前記第1の幅よりも狭い第2の幅を有する第2の開口を形成することであって、前記第1の開口と前記第2の開口とは段部で連結されており、前記第2の開口の側壁が外側へ湾曲している、ことと、」と補正して、補正後の請求項37とすること。

(9)補正事項9
補正前の請求項38の「前記電気絶縁性材料から前記ボイド内にかけての材料のガス抜きを行なうことであって、前記ボイドは前記第2の開口内の前記電気絶縁性材料とは異なる絶縁性材料を含む、ことと、」を、「前記電気絶縁性材料から前記ボイド内にかけての材料のガス抜きを行うことであって、前記ボイドは前記第2の開口内の前記電気絶縁性材料とは異なる絶縁性材料で充填される、ことと、」と補正して、補正後の請求項37とすること。

(10)補正事項10
補正前の請求項43の「前記基板内に延びる一対の開口であって、該開口の個々が、第1の幅の上方部分と該第1の幅よりも狭い第2の幅の下方部分とを有し、前記第1及び第2の幅の部分が段部で連結しており、前記開口は前記半導体基板の領域によって互いに離間されている、前記一対の開口を形成することと、」を、「前記基板内に延びる一対の開口を形成することであって、該開口の個々が、第1の幅の上方部分と該第1の幅よりも狭い第2の幅の下方部分とを有し、前記上方部分と前記下方部分とは段部で連結されており、前記下方部分の側壁が外側へ湾曲しており、前記開口は前記半導体基板の領域によって互いに離間されている、ことと、」と補正して、補正後の請求項42とすること。

(11)補正事項11
補正前の請求項43の「前記開口内に、前記開口の前記上方部分を充填すると共に前記開口の前記下方部分内にボイドを残す電気絶縁性材料を形成することであって、前記ボイドは、前記開口の前記下方部分内の前記電気絶縁性材料とは異なる絶縁性材料を含む、ことと、」を、「前記開口内に、前記開口の前記上方部分を充填すると共に前記開口の前記下方部分内にボイドを残す電気絶縁性材料を形成することであって、前記ボイドは、前記開口の前記下方部分内の前記電気絶縁性材料とは異なる絶縁性材料で充填される、ことと、」と補正して、補正後の請求項42とすること。

3.新規事項の追加の有無、及び補正の目的の適否についての検討
(1)補正事項1について
補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した図面を「当初図面」といい、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0020段落及び当初図面の図17に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。
また、補正事項1は、補正前の請求項1に係る発明の発明特定事項である「狭い底部分」に対して技術的限定を加えるものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。

(2)補正事項2について
補正事項2により補正された部分は、当初明細書の0023段落に記載されているものと認められるから、補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項2は、補正前の請求項1に係る発明の発明特定事項である「ボイド」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項2は、特許法第17条の2第4項に規定する要件を満たす。

(3)補正事項3について
補正事項3により補正された部分は、当初明細書の0020段落及び0023段落並びに当初図面の図17に記載されているものと認められるから、補正事項3は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項3は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項3は、補正前の請求項9に係る発明の発明特定事項である「狭い底部分」及び「ボイド」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項3は、特許法第17条の2第4項に規定する要件を満たす。

(4)補正事項4について
補正事項4は、補正前の請求項9の記載をより明瞭にするものであるから、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
したがって、補正事項4は、特許法第17条の2第4項に規定する要件を満たす。
また、補正事項4が特許法第17条の2第3項に規定する要件を満たすことは明らかである。

(5)補正事項5について
補正事項5は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。
したがって、補正事項5は、特許法第17条の2第4項に規定する要件を満たす。
また、補正事項5が特許法第17条の2第3項に規定する要件を満たすことは明らかである。

(6)補正事項6について
補正事項6により補正された部分は、当初明細書の0020段落及び0023段落並びに当初図面の図17に記載されているものと認められるから、補正事項6は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項6は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項6は、補正前の請求項21に係る発明の発明特定事項である「狭い下方部分」及び「ボイド」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項6は、特許法第17条の2第4項に規定する要件を満たす。

(7)補正事項7について
補正事項7により補正された部分は、当初明細書の0020段落及び0023段落並びに当初図面の図17に記載されているものと認められるから、補正事項7は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項7は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項7は、補正前の請求項30に係る発明の発明特定事項である「狭い下方部分」及び「ボイド」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項7は、特許法第17条の2第4項に規定する要件を満たす。

(8)補正事項8について
補正事項8により補正された部分は、当初明細書の0020段落及び当初図面の図17に記載されているものと認められるから、補正事項8は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項8は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項8は、補正前の請求項38に係る発明の発明特定事項である「前記第1の開口から前記基板中に下方へ延びる、前記第1の幅よりも狭い第2の幅を有する第2の開口を形成すること」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項8は、特許法第17条の2第4項に規定する要件を満たす。

(9)補正事項9について
補正事項9により補正された部分は、当初明細書の0023段落に記載されているものと認められるから、補正事項9は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項9は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項9は、補正前の請求項38に係る発明の発明特定事項である「前記電気絶縁性材料から前記ボイド内にかけての材料のガス抜きを行なうことであって、前記ボイドは前記第2の開口内の前記電気絶縁性材料とは異なる絶縁性材料を含む、こと」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項9は、特許法第17条の2第4項に規定する要件を満たす。

(10)補正事項10について
補正事項10により補正された部分は、当初明細書の0020段落及び当初図面の図17に記載されているものと認められるから、補正事項10は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項10は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項10は、補正前の請求項43に係る発明の発明特定事項である「前記基板内に延びる一対の開口であって、該開口の個々が、第1の幅の上方部分と該第1の幅よりも狭い第2の幅の下方部分とを有し、前記第1及び第2の幅の部分が段部で連結しており、前記開口は前記半導体基板の領域によって互いに離間されている、前記一対の開口を形成すること」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項10は、特許法第17条の2第4項に規定する要件を満たす。

(11)補正事項11について
補正事項11により補正された部分は、当初明細書の0023段落に記載されているものと認められるから、補正事項11は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項11は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項11は、補正前の請求項43に係る発明の発明特定事項である「「前記開口内に、前記開口の前記上方部分を充填すると共に前記開口の前記下方部分内にボイドを残す電気絶縁性材料を形成することであって、前記ボイドは、前記開口の前記下方部分内の前記電気絶縁性材料とは異なる絶縁性材料を含む、こと」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項11は、特許法第17条の2第4項に規定する要件を満たす。

(12)新規事項の追加の有無、及び補正の目的の適否についてのまとめ
以上検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たす。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。

4.独立特許要件についての検討
(1)補正後の発明
本願の本件補正による補正後の請求項1?46に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?46に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される上記1.の「(補正後)」の箇所に記載したとおりのものであって、再掲すると次のとおりである。

「【請求項1】
半導体構造であって、
半導体基板と、
前記基板内に延びるトレンチであって、該トレンチは、狭い底部分と、該底部分上であって該底部分とは複数の段部で連結している広い上方部分とを備え、前記底部分の側壁は外側へ湾曲している、トレンチと、
前記トレンチを充填している電気絶縁性材料と、
前記トレンチを前記電気絶縁性材料で充填する際に前記トレンチの前記底部分内に生成されたボイドであって、前記電気絶縁性材料とは異なる絶縁性材料で充填されたボイドと、
を備える半導体構造。」

(2)引用刊行物に記載された発明
(2-1)引用例1:米国特許出願公開 第2002/171118号明細書
(2-1-1)本願の優先権主張の日前に外国において頒布され、原審における拒絶理由通知において引用された刊行物である米国特許出願公開 第2002/171118号明細書(以下「引用例1」という。)には、図1A?1Gとともに次の記載がある(ここにおいて、下線は当合議体が付加したものである。)。

a.「FIELD OF THE INVENTION

[0001] The present invention relates to semiconductor device manufacturing, and in particular to a method of fabricating a deep slit isolation region that includes a void intentionally formed within a lower portion of the isolation region. The present invention also relates to the deep slit isolation region formed by the inventive method as well as semiconductor structures that include the inventive deep slit isolation region.

BACKGROUND OF THE INVENTION

[0002] As integrated circuit (IC) device technology has advanced and IC dimensions have become smaller and smaller, it has become increasingly common within advanced ICs to employ trench isolation methods such as shallow trench isolation (STI) methods and recessed oxide isolation (ROI) methods to form trench isolation regions that are nominally coplanar with adjoining active semiconductor device regions of semiconductor substrates. However, recent advances in semiconductor technologies have required deeper isolation regions driven by vertical transistors in dynamic random access memory (DRAM) devices. Conventional methods have only allowed the shallow trench isolation to reach depths of about 2500 Å because it is difficult to etch a deep trench region with a resist mask and it is also difficult to fill the etched deep trench region with a dielectric fill material such as an oxide. There is therefore a need for developing an improved method for forming deep trench isolation regions.」

(合議体訳)
「発明の分野
[0001]本発明は、半導体デバイスの製造方法に関するものであり、特に、分離領域のより低い部分に意図的に形成されたボイドを含む深いスリット分離領域を製造する方法に関するものである。本発明は、また、独創的な方法により形成された深いスリット分離領域、及び独創的な深いスリット分離領域を含む半導体構造に関するものである。

発明の背景

[0002]集積回路(IC)デバイスの技術が進歩し、ICの寸法がますます小さくなるにつれて、先端的なICにおいては、半導体基板の隣接する活性半導体領域と名目上同一平面となるトレンチ分離領域を形成するために、浅いトレンチ分離(STI)法及び凹部酸化物分離(ROI)法が次第に一般的になってきた。しかしながら、最近の半導体技術の進歩により、ダイナミック・ランダム・アクセス・メモリ(DRAM)デバイス内の縦型トランジスタによって駆動されるより深い分離領域が必要とされている。」

b.「[0007] In view of the above, there is a need for providing a method of forming isolation regions which allows for electrical continuity of the adjoining array P-well, avoids charge loss due to floating well effects, results in lower support sheet resistivity and reduces noise for low-voltage applications.」

(合議体訳)
「[0007]上記のことを考慮すると、隣接する配列されたP-ウエルの電気的連続性を許容し、浮動ウエル効果に基づく電荷のロスを回避し、結果として、より低いシート抵抗のサポート及び低電圧アプリケーションにおけるノイズの低減をもたらすような分離領域を形成する方法を提供するニーズが存在する。」

c.「DETAILED DESCRIPTION OF THE INVENTION
(途中略)
[0031] Reference is first made to FIGS. 1A-1G which are pictorial representations (through cross-sectional views) showing the fabrication of the inventive deep slit isolation region through various processing steps of the present invention. Specifically, FIG. 1A shows an initial structure that is employed in the present invention in forming the inventive deep slit isolation region. The initial structure shown in FIG. 1A comprises semiconductor substrate 10 having patterned material stack 12 formed thereon.
(途中略)
[0040] Following the patterning of the material stack and subsequent removal of the photoresist, the exposed portions of substrate 10 in opening 18 is etched so as to provide first trench region 20 in semiconductor substrate 10; See FIG. 1B. Note that first trench region 20 has sidewalls 22 that extend to bottom surface 24. The first trench region is etched utilizing a conventional etching process that is highly selective for removal substrate as compared to nitride or oxide. For example, a conventional RIE process may be used in forming first trench region 20 in substrate 10. 」

(合議体訳)
「発明の詳細な説明
(途中略)
[0031]はじめに、本発明の種々の処理工程による独創的な深いスリット分離の形成を示す図解(断面図)である図1A?1Gを参照する。具体的には、図1Aは、本発明の独創的な深いスリット分離領域を形成する際に用いられる初期構造を示す。初期構造は、パターニングされた材料スタック12を有する半導体基板10を含む。
(途中略)
[0040]材料スタックのパターニング、及びそれに続くフォトレジストの除去に続いて、開孔部18における基板10の露出部を、半導体基板10内に第1トレンチ領域20を形成するためにエッチングする。図1Bを参照。第1トレンチ領域20は底面24まで延在する側壁22を有することに留意されたい。第1トレンチ領域は、窒化物や酸化物と比較して、基板を除去するための高い選択比を有する従来のエッチングプロセスを利用してエッチングされる。例えば、従来のRIEプロセスが、基板10内に第1トレンチ領域20を形成するために使用できる。」

d.「[0041] After forming the first trench region, first spacers 26 are formed on sidewalls 22 as well as on a portion of bottom surface 24 of first trench region 20 utilizing processing techniques well known to those skilled in the art. For example, the first spacers may be formed by a conventional deposition process and etching. The first spacers are comprised of any insulating material that can withstand high temperatures. One highly preferred insulating material for the first spacers is a CVD oxide. The resultant structure that is formed after the formation of the first trench region and the first spacers is shown, for example, in FIG. 1B.

[0042] The above etching step and subsequent spacer formation may be repeated any number of times so as to form a plurality of trench regions in substrate 10 which are beneath first trench region 20. The repetition of trench etching and spacer formation is an optional step of the present invention. Because of the presence of the spacers on the sidewalls of the trench region, each successive trench region that is formed will have a smaller width than the preceding trench region. FIG. 1C shows a structure wherein second trench region 28 having sidewalls 30 that extend to bottom surface 32 is formed in the substrate using patterned material stack 12 and first spacers 26 as an etch mask. Note that the spacers formed in each trench region may be comprised of the same or different insulating material, with preference given to spacers that are composed of the same insulating material, e.g., CVD oxide. In FIG. 1C, reference numeral 35 denotes the second spacers that are formed within the trench regions.

[0043] FIG. 1D shows the structure after slit region 34 is formed in the structure. Note that slit region 34 has sidewalls 36 that extend to bottom surface 38, and the width of the slit region is narrower than the corresponding trench region that is present above the slit region. For example, in FIG. 1D, slit region 34 has a width that is narrower than second trench region 28. The slit region is formed in the present invention by utilizing an etching process such as RIE that has a high selectivity for removing semiconductor material as compared to nitride or oxide so as to form the deep slit region in the opening. The term “deep” slit region is used herein to denote an opening (or crevice) in the substrate that has a narrower width than the preceding trench region whose bottom surface is from about 500 to about 3000 nm below the surface of substrate 10.」

(合議体訳)
「[0041]第1トレンチ領域を形成した後、第1トレンチ領域20の側壁22及び底面24の一部上に第1スペーサ26が、当業者に周知のプロセス技術を利用して形成される。例えば、第1スペーサは、従来の堆積プロセス及びエッチングプロセスを用いて形成されてもよい。第1スペーサは、高温に耐えることのできる任意の絶縁材料により構成することができる。第1スペーサのための非常に好ましい絶縁材料はCVD酸化物である。第1トレンチ領域及び第1スペーサを形成後に得られた構造が、例えば図1Bに示されている。

[0042]第1トレンチ領域の下にある基板10内に複数のトレンチ領域を形成するために、上記のエッチング工程及びそれに続くスペーサの形成工程を、任意の回数繰り返してもよい。トレンチのエッチングとスペーサの形成の繰り返しは、本発明における随意的な工程である。トレンチ領域における側壁上のスペーサの存在により、後に形成される各トレンチ領域は、以前のトレンチ領域よりも狭い幅を有する。図1Cは、パターニングされた材料スタック12及び第1スペーサ26をエッチングマスクとして用いて、底面32まで延在する側壁30を有する第2トレンチ領域28が基板内に形成された構造を示す。各トレンチ領域に形成されるスペーサは、同一又は異なる絶縁材料からなるものであってよいが、スペーサとして好ましいものは、同一の絶縁材料、例えばCVD酸化物である。図1Cにおいて、参照番号35は、トレンチ領域内に形成された第2スペーサを表す。

[0043]図1Dは、スリット領域34が形成された後の構造を示す。スリット領域34は、底面38まで延在する側壁36を有し、スリット領域の幅は、スリット領域上に存在している関連するトレンチ領域よりも狭いことに留意されたい。例えば、図1Dにおいて、スリット領域34は、第2トレンチ領域28よりも狭い幅を有する。本発明において、スリット領域は、例えば、開孔部に深いスリット領域を形成するために、窒化物や酸化物と比較して、基板材料を除去するための高い選択比を有するRIEのようなエッチングプロセスを利用して形成される。ここで、“深い”スリット領域という語は、以前のトレンチ領域よりも狭い幅を有し、底面が基板10の表面よりも500から3000nm下方にある基板内の開孔部(又は割れ目)を意味する。」

e.「[0045] Following the formation of the deep slit region in the substrate, first dielectric material 40 is formed into the opening as well as on the horizontal surfaces of nitride pad layer 16 utilizing a conformal deposition process that is capable of pinching off the first dielectric material so that void 42 is formed within slit region 34. The resultant structure formed after this step of the present invention is shown, for example, in FIG. 1E. In accordance with the present invention, first dielectric material 40 may comprise a silicate glass, tetraethylorthosilicate (TEOS) or other like insulating material. In a highly preferred embodiment, TEOS is employed as the first dielectric material.
(途中略)
[0056] Following the deposition of the first dielectric material in the opening and subsequent formation of void 42 within slit region 34, optional second dielectric material 44 is formed in the opening over first dielectric material 40 and void 42 so as to provide the structure shown, for example, in FIG. 1F. In accordance with the present invention, the second dielectric material may be comprised of the same or different dielectric material as the first dielectric material. In a preferred embodiment, glass is used as the first dielectric material and an oxide or high-plasma density (HDP) oxide is employed as second dielectric material 44.
(途中略)
[0058] At this point of the present invention, the structure illustrated in FIG. 1F may be planarized utilizing a conventional planarization process such as chemical-mechanical polishing (CMP) or grinding which stops on the upper most surface of pad nitride layer 16 (See FIG. 1G), or alternatively, the planarizing process may be stopped on the uppermost surface of semiconductor substrate 10 (not shown in the drawings).」

(合議体訳)
「[0045]基板内の深いスリット領域の形成に続き、第1誘電体材料40が、開孔部及び窒化物パッド層16の水平な表面上に、スリット領域34内にボイド42が形成されるように第1誘電体材料を除去することのできるコンフォーマル・デポジション・プロセスを利用して形成される。本発明の当該ステップの後に得られた構造が、例えば図1Eに示されている。本発明に従えば、第1誘電体材料は、シリケートガラス、オルトケイ酸テトラエチル(TEOS)又は他の類似の絶縁材料であってよい。非常に好ましい実施の形態においては、TEOSが第1誘電体材料として用いられる。
(途中略)
[0056]開孔部内への誘電体の堆積、及び結果として得られるスリット領域34内におけるボイド42の形成に続き、例えば図1Fに示されたような構造をもたらすために、随意的な第2誘電体材料44が、開孔部内の第1誘電体材料40及びボイド42の上方に、形成される。本発明に従えば、第2誘電体材料は、第1誘電体材料と同一又は異なる誘電体材料であってよい。好ましい実施の形態においては、第1誘電体材料としてガラスが用いられ、第2誘電体材料として酸化物又は高密度プラズマ(HDP)酸化物が用いられる。
(途中略)
[0058]本発明のこの時点において、図1Fに図示された構造は、例えば、化学機械研磨(CMP)やパッド窒化物層16の最上面で停止する研削(図1G参照)、あるいはまた、半導体基板10の最上面で停止する平坦化プロセス(図示せず)を用いて平坦化してもよい。」

(2-1-2)ここにおいて、図1B?1Gの記載から、「第1スペーサ26」、「第2スペーサ35」、「スリット領域34」内に「ボイド42」が形成された「第1誘電体材料40」、及び「第2誘電体材料44」により、「第1トレンチ領域20」、「第2トレンチ領域28」、及び「スリット領域34」が充填されていることが見て取れる。
そして、0042段落の「第1トレンチ領域の下にある基板10内に複数のトレンチ領域を形成するために、上記のエッチング工程及びそれに続くスペーサの形成工程を、任意の回数繰り返してもよい。トレンチのエッチングとスペーサの形成の繰り返しは、本発明における随意的な工程である。」という記載から、引用例1においては、「第1トレンチ領域20」の下に更にトレンチを形成せずに、直接「スリット領域34」を形成することも想定されていることが明らかであるから、引用例1には、「第1スペーサ26」、「スリット領域34」内に「ボイド42」が形成された「第1誘電体材料40」、及び「第2誘電体材料44」により、「第1トレンチ領域20」及び「スリット領域34」が充填されるという構成も開示されているものと認められる。

(2-1-3)したがって、引用例1には次の発明(以下「引用発明1」という。)が記載されているものと認められる。

「半導体基板10と、
前記半導体基板10内に形成され、底面24まで延在する側壁22を有する第1トレンチ領域20と、
前記第1トレンチ領域20の前記側壁22及び前記底面24の一部上に形成された絶縁材料からなる第1スペーサ26と、
前記第1トレンチ領域20内に形成され、底面38まで延在する側壁36を有するスリット領域34とを備え、
前記第1スペーサ26、前記スリット領域34内にボイド42が形成された第1誘電体材料40、及び第2誘電体材料44により、前記第1トレンチ領域20及び前記スリット領域34が充填されている、
半導体構造。」

(2-2)引用例2:特開2002-43413号公報
(2-2-1)本願の優先権主張の日前に日本国内において頒布された刊行物である特開2002-43413号公報(以下「引用例2」という。)には、図1?6とともに次の記載がある。

a.「【0001】
【発明の属する技術分野】本発明は、埋め込み型絶縁分離技術を用いた半導体装置及び半導体装置の製造方法に関する。
【0002】
【従来の技術】従来、半導体装置の素子分離を行う工程には、素子領域周辺に厚い酸化膜を形成して他の素子領域から絶縁するLOCOS法が用いられてきた。近年、半導体装置の微細化の進展とともに、素子分離には、絶縁分離溝(溝を以下トレンチとする)を用いたShallow Trench Isolation(以下STIとする)法が採用されてきている。このSTI法は、半導体基板に形成されたトレンチ内に絶縁性の物質を埋め込み、隣接する素子領域間を絶縁する絶縁分離技術である。通常のSTI部分のアスペクト比(トレンチの深さ/トレンチの幅)は、通常10以下とされる。以下、このSTI法による素子分離トレンチの形成方法に関して、従来の技術を図6(a)?(e)を用いて具体的に説明する。」

b.「【0020】
【発明の実施の形態】以下、図1?5を参照しながら、本発明の第1?4の実施の形態について説明する。
【0021】(第1の実施の形態)本実施の形態は、STI法を用いてウエル内に素子分離領域を形成する工程に関するものであり、図1(a)?(f)を用いて説明を行う。一例として、本実施の形態では、ウエル内素子分離領域のアスペクト比を3?4の範囲となるように形成する。図1(a)?(f)は、ウエル内素子分離トレンチの長さ方向に垂直な方向の断面図を表すものであるまずシリコン基板101上に、熱酸化法によって膜厚約6nmのシリコン酸化膜201を形成する。続いて、CVD法を用いて膜厚約100nmのシリコン窒化膜301と膜厚約100nmのシリコン酸化膜401を順次積層し、このシリコン酸化膜401上にフォトレジスト膜を塗布し、フォトリソグラフィー技術を用いてフォトレジスト膜のパターンを形成する。その後、このフォトレジスト膜のパターンをマスクとして用いて、反応性イオンエッチング法(以下RIE法とする)でシリコン酸化膜401、シリコン窒化膜301、及びシリコン酸化膜201をシリコン基板101が露出するまで順次エッチングし、図1(a)に示すように、シリコン基板101上に積層のパターンを形成する。この積層のパターンは、素子分離トレンチ501を形成するためのマスクとして用いられ、シリコン基板101の表面と同位置にある開口幅A1(図1(b)に図示)が約0.15μmとなるように所定の開口幅で形成される。
【0022】次に、図1(b)に示すように、積層のパターンのうちシリコン酸化膜 401をマスクとして、RIE法でシリコン基板101を所定の深さd1=100nmまでエッチングする。ここでは、エッチングガスとして、HBr、Cl_(2)及びO_(2)を含む塩素系の混合ガスを用いており、各ガスの流量は、HBrを約150ml/min、Cl_(2)を約150ml/min、O_(2)を約20ml/minとする。また、圧力を約2.7Pa、基板温度を60℃、RIE装置のRF(=高周波)出力を約500Wとする。この混合ガスは、被エッチング材であるシリコン基板101と反応しながら、蒸気圧の低い酸化物系の反応生成物であるSiBrxClyOzを生成させる。本実施の形態においては、前述の条件でシリコン基板101をエッチングすると、シリコン基板101の表面から深さd1=100nm付近の位置まで反応生成物からなる堆積物601を素子分離トレンチ501の側壁面上に残存させることになる。この堆積物601が素子分離トレンチ501の側壁面上に付着した状態でシリコン基板101のエッチングが行われると、図1(b)に示すように、素子分離トレンチ501の断面形状において順テーパー状(図1(b)に示す角度aが90度より小さい)に形成することができる。」

c.「【0025】次に、前述した条件でエッチングを継続し、深さd1=100nmの位置から深さ方向のみならず横方向にもシリコン基板101を等方的にエッチングする。深さd1の位置までは、添加されたO_(2)成分が中心となってシリコン基板101と反応し続けて反応生成物を素子分離トレンチ501の側壁面上に堆積させるが、深さ方向にエッチングが進むと堆積物の付着量が少なくなるので、Cl_(2)によってシリコン基板101が等方的にドライエッチングすることが可能となる。
【0026】ここでは、素子分離トレンチ501の深さd1以降の領域を所定の時間エッチングしてオーバーハング状に形成し、図1(c)に示すように、シリコン基板101の表面から深さd2=350?400nmに達する素子分離トレンチ501を形成する。ここで、オーバーハング状の素子分離トレンチ501において、深さd2に位置する第2の底面幅A_(3)の値は0.15μm程度となる。
【0027】このようにして、シリコン基板101の表面から深さd1=100nmの位置までの素子分離トレンチ501の形状は順テーパー状に、その位置から所定の深さd2=350?400nmの位置までは横方向に広がりを有するオーバーハング状に形成される。
【0028】以上を踏まえて、素子分離領域の電流に対する耐圧性を示す“分離距離”の値を考えてみる。従来の技術では、素子分離トレンチにおいて(基板の表面と同位置の)最上部の開口幅と深さの値はデバイス設計上ほぼ固定され、絶縁膜の埋め込み精度を考慮して順テーパー状に形成するとその底面幅は自ずと小さくなる。しかしながら、本実施の形態のような形状の素子分離トレンチを用いれば、第2の底面幅A3の値を大きくすることができ、分離距離の値も大きくなることがわかる。
【0029】次に、ウエットエッチングにより、シリコン酸化膜401と堆積物601を除去して、熱酸化法によって素子分離トレンチ501の側壁の表面を50nm程度に薄く酸化する。その後、この熱酸化膜を介して図1(d)に示すようにシリコン酸化膜701を埋め込む。ここでは、熱酸化膜を形成しながら、RIE法やウエットエッチングで削られた素子分離トレンチ501内のシリコン表面の結晶状態を熱アニールで整え、シリコン酸化膜701との整合性が良好となった状態で、精度よく素子分離トレンチ501内にシリコン酸化膜701を埋め込むことができる。シリコン酸化膜701には、TEOS膜やHDP(High-Density-Plasma=高密度プラズマ)膜、または有機シリコン酸化膜等の材料を用いて塗布形成されるSOG(Spin-On-Glass)膜等が使用される。TEOS膜やHDP(High-Density-Plasma=高密度プラズマ)膜を使用すると、SOG膜と比較して誘電率が高く、他の領域との導通を防止することができるが、多少埋め込み性が劣るので、図1(d)に示すようにトレンチ内部にボイド801が残存する可能性がある。しかしながら、本実施の形態では、従来技術と比較して素子分離トレンチの第2の底面幅A3を1.3?1.5倍ほど大きく形成できるので、電流に対する素子分離領域の耐圧性を十分確保することが可能となる。また、実際に出来うるボイドの大きさも半導体デバイスの特性に影響を与えるほどのものではないので、TEOS膜やHDP膜等は、素子分離トレンチ501を埋め込む絶縁膜として用いることができる。一方、SOG膜を使用すると、素子分離トレンチ501内にボイドを生ずることなく埋め込むことができるが、誘電率が低いので、素子分離トレンチ501の第2の底面幅A3をTEOS膜やHDP膜を使用した場合よりも所定の比率で大きくする必要がある。
【0030】次に、図1(e)に示すように、シリコン窒化膜301上に形成されたシリコン酸化膜701をウエットエッチング及びCMP法で、シリコン基板101の表面とほぼ同位置まで除去する。
【0031】次に、シリコン窒化膜301、シリコン酸化膜201を所定のエッチング溶液を用いたウエットエッチング法で順次除去して平坦化し、図1(f)に示すように、STI法を用いた素子分離領域を形成する。」

d.「【0033】本実施の形態では、基板表面付近の深さd1までのトレンチを順テーパー状に形成しており、ボイド等の欠陥を生ずることなく絶縁膜で埋め込むことができる。これより、CMP等の平坦化工程を経ても、前述したようなゲート配線や他の導電領域と接触する可能性の高い素子分離領域にデバイス特性に影響を与えるほどのティボットを発生させることはない。また、深さd1からd2までのトレンチをオーバーハング状に形成しているので、ウエル内素子分離領域の電流に対する耐圧性を高めることができる。具体的には、素子分離トレンチ501において、開口幅A1が第1の底面幅A2に対して1.15倍以上のとき絶縁性物質の埋め込み精度が良く、第2の底面幅A3が第1の底面幅A2の1.15倍程度であるときには、素子分離領域の電流に対する耐圧性が最も良くなることが分かった。」

(2-2-2)以上を総合すると、引用例2には、次の発明(以下「引用発明2」という。)が記載されているものと認められる。

「半導体基板に形成されたトレンチ内に絶縁性の物質を埋め込む構成の素子分離トレンチにおいて、基板表面付近の深さd1までのトレンチを、順テーパー状に形成することにより、ボイド等の欠陥を生ずることなく絶縁膜で埋め込むことができるようにするとともに、深さd1からd2までのトレンチを、前記半導体基板を等方的にエッチングすることでオーバーハング状に形成することにより、ボイドが残存してもウエル内素子分離領域の電流に対する耐圧性を高めることができるようにした素子分離トレンチ。」

(3)補正発明と引用発明1との対比
(3-1)引用発明1の「半導体基板10」は、補正発明の「半導体基板」に相当する。
また、引用発明1の「前記半導体基板10内に形成され、底面24まで延在する側壁22を有する第1トレンチ領域20」及び「前記第1トレンチ領域20内に形成され、底面38まで延在する側壁36を有するスリット領域34」は、全体として、補正発明の「前記基板内に延びるトレンチ」に相当し、引用発明1の「前記半導体基板10内に形成され、底面24まで延在する側壁22を有する第1トレンチ領域20」、「前記第1トレンチ領域20内に形成され、底面38まで延在する側壁36を有するスリット領域34」は、各々補正発明の「該底部分上であって該底部分とは複数の段部で連結している広い上方部分」、「狭い底部分」に相当する。

(3-2)引用発明1の「前記第1トレンチ領域20及び前記スリット領域34」を充填する「前記第1スペーサ26、前記スリット領域34内にボイド42が形成された第1誘電体材料40、及び第2誘電体材料44」は、全体として、補正発明の「前記トレンチを充填している電気絶縁性材料」に相当する。
また、引用発明1の「ボイド42」が、「前記スリット領域34内」に「第1誘電体材料40」を堆積する際に生成されたものであることは、引用例1の0045段落の「基板内の深いスリット領域の形成に続き、第1誘電体材料40が、開孔部及び窒化物パッド層16の水平な表面上に、スリット領域34内にボイド42が形成されるように第1誘電体材料を排除することのできるコンフォーマル・デポジション・プロセスを利用して形成される。」等の記載から明らかであるから、引用発明1の「ボイド42」は、補正発明の「前記トレンチを前記電気絶縁性材料で充填する際に前記トレンチの前記底部分内に生成されたボイド」に相当する。

(3-3)以上を総合すると、補正発明と引用発明1とは、

「半導体構造であって、
半導体基板と、
前記基板内に延びるトレンチであって、該トレンチは、狭い底部分と、該底部分上であって該底部分とは複数の段部で連結している広い上方部分とを備えるトレンチと、
前記トレンチを充填している電気絶縁性材料と、
前記トレンチを前記電気絶縁性材料で充填する際に前記トレンチの前記底部分内に生成されたボイドと、
を備える半導体構造。」

である点で一致し、次の点で相違する。

(相違点1)
補正発明は、「前記底部分の側壁は外側へ湾曲している」のに対して、引用発明1は、そのような構成を備えていない点。

(相違点2)
補正発明は、「ボイド」が、「前記電気絶縁性材料とは異なる絶縁性材料で充填された」ものであるのに対して、引用発明1は、そのようなことが特定されていない点。

(4)相違点についての当審の判断
(4-1)相違点1について
(4-1-1)上記(2)(2-2)において検討したとおり、引用例2には、「半導体基板に形成されたトレンチ内に絶縁性の物質を埋め込む構成の素子分離トレンチにおいて、基板表面付近の深さd1までのトレンチを、順テーパー状に形成することにより、ボイド等の欠陥を生ずることなく絶縁膜で埋め込むことができるようにするとともに、深さd1からd2までのトレンチを、前記半導体基板を等方的にエッチングすることでオーバーハング状に形成することにより、ボイドが残存してもウエル内素子分離領域の電流に対する耐圧性を高めることができるようにした素子分離トレンチ。」(引用発明2)が記載されているものと認められる。
したがって、引用発明1と引用発明2とは、半導体基板内に形成されたトレンチに絶縁性の物質を埋め込む素子分離構造であって、ボイドを含む素子分離構造という共通の技術分野に属するものであることが明らかである。
そして、引用発明2は、「ボイドが残存してもウエル内素子分離領域の電流に対する耐圧性を高める」ということを技術課題の一つとするものであるが、そのような耐圧性の向上は、素子分離構造における不断の課題ともいうべきものであるから、引用発明1及び2の双方に接した当業者であれば、引用発明1において、耐圧性の向上を目指して、引用発明2を適用することは、容易になし得たことである。

(4-1-2)ところで、引用発明2は、単に、「ボイドが残存してもウエル内素子分離領域の電流に対する耐圧性を高める」ということのみならず、「ボイド等の欠陥を生ずることなく絶縁膜で埋め込むことができるようにする」という技術課題をも解決するものであって、そのために、「半導体基板」の表面から、一定の深さ(d1)までは、「順テーパー状」にトレンチを設けるという構成を備えるものである。
一方、引用発明1は、「半導体基板10」の表面から一定の深さまでは、「第1トレンチ領域20」を設ける構成となっているが、当該「第1トレンチ領域20」は、「第1誘電体材料40」を形成する時点において、「前記第1トレンチ領域20の前記側壁22及び前記底面24の一部上に形成された絶縁材料からなる第1スペーサ26」により、「半導体基板10」の表面から、実質的に順テーパー状の形状となっており、「第1トレンチ領域20」においてボイドが生じていないのであるから、引用発明1は、引用発明2の「基板表面付近の深さd1までのトレンチを、順テーパー状に形成する」という構成に相当する構成を既に備え、引用発明2の「ボイド等の欠陥を生ずることなく絶縁膜で埋め込むことができるようにする」という技術課題を既に解決していることが明らかである。

(4-1-3)したがって、引用発明1に対して引用発明2を適用するに当たり、既に備えている「基板表面付近の深さd1までのトレンチを、順テーパー状に形成する」という部分は除外し、「深さd1からd2までのトレンチを、前記半導体基板を等方的にエッチングすることでオーバーハング状に形成する」という部分のみを採用すること、すなわち、引用発明1において、補正発明のように、「前記底部分の側壁は外側へ湾曲している」構造とすることは、当業者であれば当然になし得たことである。
よって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-2)相違点2について
(4-2-1)一般に、半導体装置において、絶縁膜を形成する際にボイドが生じた場合に、当該ボイドの中に空気や絶縁膜を形成する際に用いられた種々のガス等が存在すること、換言すれば、当該ボイドが空気や絶縁膜を形成する際に用いられた種々のガス等により充填されることは、例えば、下記周知例1及び2にも記載されているように、当業者における技術常識である。

a.周知例1:特表2004-531070
周知例1には、図1A?1Cとともに次の記載がある。

「【0001】
本発明は、集積回路、及び特にバイポーラ若しくはBiCMOS技術を用いた回路の製造に関するものである。基板に掘られた深い絶縁トレンチは、互いに回路の異なる要素を絶縁し、構造間に存在する寄生コンポーネントを最小にすることが意図されている。これらはDTI(Deep Trench Isolation)として知られている。“深い”は、トレンチの深さがその幅より大きく、基板に埋め込まれた層の深さよりはるかに大きいことを意味する。このような深い絶縁トレンチを用いてN+及びP+埋込層を分離し、コレクタ/基板キャパシタンスの周囲コンポーネントを減少する。このキャパシタンスは、回路ノイズ及びバイポーラトランジスタの振動周波数の計算に寄与する。」
「【0032】
図1Aから図1Cに、本発明による深いトレンチを例示する。深い絶縁トレンチが掘られた半導体材料から成る基板1を有する集積回路を図示するものである。
【0033】
深い絶縁トレンチは、底部10と側部11と開口9とを備える。本発明によれば、半導体材料に掘られた底部10と側部11は、プラグ14によって底部で閉じられた空のキャビティ13を画定する電気的絶縁材料12によって被覆されている。側部11は、プラグ14を画定するネック15と、底部10からの距離が増大するに従ってネック15から開口9へとテーパが形成されている第1の部分16とを備える。この第1の部分16の傾斜は“正”と称する。
【0034】
第1の部分16の最大幅はネック15の幅の約2倍である。
【0035】
空のキャビティ13は、いかなる固体材料をも含まないキャビティを意味する。空の部分には、トレンチが電気的絶縁材料12で充填されたときに形成される空気及び/又は残留気体が含まれる。」

上記記載から、周知例1には、集積回路において、電気的絶縁材料12を形成する際に発生したキャビティ(ボイド)の中に、空気や残留気体が含まれることが記載されているものと認められる。

b.周知例2:特開平8-213392号公報
周知例2には、図1?3とともに次の記載がある。

「【0001】
【産業上の利用分野】本発明は、半導体素子及びその製造方法に係り、特にその最終保護膜の構造及びその製造方法に関するものである。」
「【0011】
【実施例】本発明の実施例について図を参照しながら説明する。図1は本発明の第1実施例を示す半導体素子の断面図である。この図において、201は半導体基板、202はその半導体基板201上に形成される絶縁膜、203は最上層配線、204はシリコン酸化膜、205はシリコン窒化膜、207は空洞部である。
【0012】この実施例では、最上層配線203は、逆台形の形状をしており、かつ、スリットはすべてシリコン酸化膜204で埋め込まれず、中に空洞部207が形成されている。以下、本発明の第1実施例を示す半導体素子の製造方法について説明する。図2は本発明の第1実施例を示す半導体素子の製造工程断面図である。
【0013】(1)まず、図2(a)に示すように、半導体基板201上に絶縁膜202を形成し、この絶縁膜202上に最上層配線203を形成する。この時、最上層配線203を逆台形となるように形成する。
(2)次に、図2(b)に示すように、シリコン酸化膜204を常圧CVD法により形成する。
【0014】(3)次いで、図2(c)に示すように、シリコン酸化膜204を最小スリット部の上部において接触させる。
(4)この後は、反応ガスがスリット部へは入らないため、図2(d)に示すように、スリット部に空洞部207が形成される。
(5)しかる後に、図2(e)に示すように、最終保護膜となるシリコン窒化膜205をCVD法において形成することにより、本発明の半導体素子を得ることができる。
【0015】次に、本発明の第2実施例を示す半導体素子の製造方法について説明する。図3は本発明の第2実施例を示す半導体素子の製造工程断面図である。
(1)まず、図3(a)に示すように、半導体基板201上に絶縁膜202を形成し、この絶縁膜202上に最上層配線203を形成する。この時、最上層配線203を逆台形となるように形成する。
【0016】(2)次に、図3(b)に示すように、シリコン酸化膜301を減圧CVD法により形成する。
(3)次いで、図3(c)に示すように、シリコン酸化膜301を最小スリット部の上部において接触させる。
(4)この後は、反応ガスがスリット部へは入らないため、図3(d)に示すように、スリット部に空洞部302が形成される。
【0017】(5)しかる後に、図3(e)に示すように、最終保護膜となるシリコン窒化膜303をCVD法において形成することにより、本発明の半導体素子を得ることができる。
この実施例においては、シリコン酸化膜301を減圧CVD法において、形成するようにしたので、減圧雰囲気のため、常圧CVD法での生成時と比較して、空洞部302のガス圧力を小さくすることができる。」

上記記載から、周知例2には、半導体素子において、シリコン酸化膜204を形成する際に生じた空洞部207(ボイド)の中に、反応ガスが存在することが記載されているものと認められる。

(4-2-2)したがって、引用発明1においても、「ボイド42」の内部に、空気や「第1誘電体材料40」を形成する際に用いられた種々のガス等が存在していることは明らかである。
そして、そのような空気やガス等が、「前記第1スペーサ26」、「第1誘電体材料40」又は「第2誘電体材料44」とは異なる絶縁性材料であることは自明であるから、引用発明1も補正発明と同様に、「ボイド」が、「前記電気絶縁性材料とは異なる絶縁性材料で充填された」という構成を備えるものである。
したがって、相違点2は、実質的なものではない。

(4-3)判断についてのまとめ
補正発明と引用発明1との間の相違点1及び2については以上であるから、補正発明は、引用発明1及び2に基づいて当業者が容易に発明をすることができたものである。
したがって、補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
以上のとおり、本件補正は、補正後の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
1.本願発明
平成24年8月6日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?47に係る発明は、平成24年3月2日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?47に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものであって、再掲すると次のとおりである。

「【請求項1】
半導体構造であって、
半導体基板と、
前記基板内に延びるトレンチであって、狭い底部分と、該底部分上であって該底部分とは複数の段部で連結している広い上方部分とを備えるトレンチと、
前記トレンチを充填している電気絶縁性材料と、
前記トレンチの前記底部分内にあって、前記電気絶縁性材料とは異なる絶縁性材料を含むボイドと、
を備える半導体構造。」

2.引用刊行物に記載された発明
本願の優先権主張の日前に外国において頒布され、原審における拒絶理由通知において引用された刊行物である米国特許出願公開 第2002/171118号明細書(引用例1)には、上記第2.4.(2)(2-1)に記載されたとおりの事項及び発明(引用発明1)が記載されているものと認められる。
引用発明1を再掲すると次のとおりである。

「半導体基板10と、
前記半導体基板10内に形成され、底面24まで延在する側壁22を有する第1トレンチ領域20と、
前記第1トレンチ領域20の前記側壁22及び前記底面24の一部上に形成された絶縁材料からなる第1スペーサ26と、
前記第1トレンチ領域20内に形成され、底面38まで延在する側壁36を有するスリット領域34とを備え、
前記第1スペーサ26、前記スリット領域34内にボイド42が形成された第1誘電体材料40、及び第2誘電体材料44により、前記第1トレンチ領域20及び前記スリット領域34が充填されている、
半導体構造。」

3.本願発明と引用発明1との対比
(1)引用発明1の「半導体基板10」は、本願発明の「半導体基板」に相当する。
また、引用発明1の「前記半導体基板10内に形成され、底面24まで延在する側壁22を有する第1トレンチ領域20」及び「前記第1トレンチ領域20内に形成され、底面38まで延在する側壁36を有するスリット領域34」は、全体として、本願発明の「前記基板内に延びるトレンチ」に相当し、引用発明1の「前記半導体基板10内に形成され、底面24まで延在する側壁22を有する第1トレンチ領域20」、「前記第1トレンチ領域20内に形成され、底面38まで延在する側壁36を有するスリット領域34」は、各々本願発明の「該底部分上であって該底部分とは複数の段部で連結している広い上方部分」、「狭い底部分」に相当する。

(2)引用発明1の「前記第1トレンチ領域20及び前記スリット領域34」を充填する「前記第1スペーサ26、前記スリット領域34内にボイド42が形成された第1誘電体材料40、及び第2誘電体材料44」は、全体として、本願発明の「前記トレンチを充填している電気絶縁性材料」に相当する。
また、引用発明1の「ボイド42」は、「前記スリット領域34内」に形成されたものであるから、当該「ボイド42」は、本願発明の「『前記トレンチの前記底部分内に』ある『ボイド』」に相当する。

(3)したがって、本願発明と引用発明1とは、

「半導体構造であって、
半導体基板と、
前記基板内に延びるトレンチであって、狭い底部分と、該底部分上であって該底部分とは複数の段部で連結している広い上方部分とを備えるトレンチと、
前記トレンチを充填している電気絶縁性材料と、
前記トレンチの前記底部分内にあるボイドと、
を備える半導体構造。」

である点で一致し、次の点で一応相違する。

(相違点3)
本願発明は、「ボイド」が、「前記電気絶縁性材料とは異なる絶縁性材料を含む」ものであるのに対して、引用発明1は、そのようなことが特定されていない点。

4.相違点についての当審の判断
上記第2.4.(4)(4-2)において検討したとおり、一般に、半導体装置において、絶縁膜を形成する際にボイドが生じた場合に、当該ボイドの中に空気や絶縁膜を形成する際に用いられた種々のガス等が存在することは、当業者における技術常識である。
したがって、引用発明1においても、「ボイド42」の内部に、空気や「第1誘電体材料40」を形成する際に用いられた種々のガス等が存在していることは明らかである。
そして、そのような空気やガス等が、「前記第1スペーサ26」、「第1誘電体材料40」又は「第2誘電体材料44」とは異なる絶縁性材料であることは自明であるから、引用発明1も本願発明と同様に、「ボイド」が、「前記電気絶縁性材料とは異なる絶縁性材料を含む」という構成を備えるものである。
したがって、相違点3は、実質的なものではない。
よって、本願発明は、引用例1に記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。

第4.
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-05-16 
結審通知日 2013-05-21 
審決日 2013-06-05 
出願番号 特願2008-522810(P2008-522810)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
P 1 8・ 113- Z (H01L)
最終処分 不成立  
前審関与審査官 松本 陶子  
特許庁審判長 北島 健次
特許庁審判官 加藤 浩一
鈴木 匡明
発明の名称 半導体構造、メモリアレイ、電子システム、及び半導体構造の形成方法  
代理人 野村 泰久  
代理人 大菅 義之  
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