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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1280557
審判番号 不服2012-21093  
総通号数 168 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-12-27 
種別 拒絶査定不服の審決 
審判請求日 2012-10-25 
確定日 2013-10-16 
事件の表示 特願2005-277004「トレンチ拡散領域を有する金属酸化物半導体デバイスおよびその形成方法」拒絶査定不服審判事件〔平成18年 4月13日出願公開、特開2006-100824〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成17年9月26日(パリ条約による優先権主張2004年9月29日、アメリカ合衆国)の出願であって、平成23年11月17日付けの拒絶理由通知に対して、平成24年5月21日に手続補正書及び意見書が提出されたが、同年6月19日付けで拒絶査定がなされ、それに対して、同年10月25日に拒絶査定に対する審判請求がなされたものである。

2.本願発明
本願の請求項1に係る発明(以下「本願発明」という。)は、平成24年5月21日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定される以下のとおりのものである。

「【請求項1】
第1の伝導型の半導体層と、
前記半導体層の上面に近接して前記半導体層中に形成された第2の伝導型の第1および第2のソース/ドレイン領域であって、前記第1および第2のソース/ドレイン領域のうちの少なくとも1つが前記第2の伝導型の材料で実質的に完全に構成される隆起したメサ構造を少なくとも1つ備え、互いに間隔を開けて配置されている第1および第2のソース/ドレイン領域と、
前記半導体層の上に形成され、かつ前記半導体層から電気的に絶縁されている特定のトランジスタのゲートであって、前記第1のソース/ドレイン領域と前記第2のソース/ドレイン領域との間に少なくとも部分的に配置されているゲートとを備える金属酸化物半導体デバイスであって、
前記第1および第2のソース/ドレイン領域のうちの少なくとも特定の1つが、前記半導体層と前記特定のソース/ドレイン領域との間の接合の幅よりも実質的に大きな実効幅を有して形作られ、前記半導体層と前記特定のソース/ドレイン領域との間の接合に対応するキャパシタンスは、前記特定のソース/ドレイン領域の実効幅に比例しない、金属酸化物半導体デバイス。」

3.引用刊行物に記載された事項及び発明
(3-1)原査定の拒絶の理由に引用され、本願の優先権主張の日前である平成5年4月30日に日本国内において頒布された特開平5-110083号公報(以下「引用刊行物」という。)には、図1ないし9とともに、以下の事項が記載されている(なお、下線は、当審において付与したものである。以下、同じ。)。

「【0010】
【実施例】以下、図面を参照し、この発明の実施例につき説明する。尚、図面はこの発明が理解できる程度に概略的に示してあるにすぎず、従ってこの発明を図示例に限定するものではない。
【0011】図1はこの発明の実施例の要部構成を概略的に示す切欠斜視図である。この実施例のFET28はLSIに搭載されるMOSFETであり、図1においてはその要部構成を示した。
【0012】この実施例のFET28は下地30と、ゲート酸化膜32及びゲート電極34と、ソース領域36及びドレイン領域38と、溝39とを備える。
【0013】下地30は第一導電型の半導体材料から成る下地例えばp型Si基板であり、この下地30上に、LSIに搭載されるFET28とこれ以外の電気回路素子とを分離するためのフィールド酸化膜40を設ける。フィールド酸化膜40は下地30の素子形成領域42を露出する窓を備え、この素子形成領域42上に順次にゲート酸化膜32及びゲート電極34を設ける。そしてソース領域36及びドレイン領域38をゲート電極34を挟むように配置して素子形成領域42に設ける。ソース領域36及びドレイン領域38は、第一導電型とは反対の第二導電型の不純物例えばn型不純物を素子形成領域42に添加して形成した領域である。
【0014】そして素子形成領域42の少なくともゲート電極34直下の領域に、ソース領域36及びドレイン領域38を結ぶ方向に延在させて溝39を設ける。この実施例では、複数の溝39をゲート電極34の長さ方向に平行に延在させ、ゲート電極34直下のみならずソース領域36及びドレイン領域38にも設ける。ソース領域36及びドレイン領域38にも溝39を設けることにより、ソース領域36及びドレイン領域38をそれぞれ対応する電極と接続した際にこれら領域と電極との接触面積を大きく取ることができ、従ってこれら領域と電極とのコンタクト抵抗を低減できる。
【0015】次にこの実施例のFET28の製造方法につき一例を挙げて説明する。図2?図9はこの実施例の製造工程の説明図である。図3(A)?(B)と図2、図4?図9それぞれの(A)とはFETの製造途上においてゲート電極直下に対応する領域の素子形成領域及びその近傍部分の様子を、ゲート電極幅方向に沿って取った断面で概略的に示す断面図、また図2及び図4?図9それぞれの(B)はFETの製造途上において素子形成領域及びその近傍部分の様子を概略的に示す平面図である。しかも図2、図4?図9の(A)及び(B)は同一工程段階における断面図及び平面図である。
【0016】この実施例のFET28を製造するに当たり、下地30として第一導電型の下地例えばp型Si基板を用意する。次いで図2(A)及び(B)にも示すように、下地30上にパッド酸化膜44を形成する。パッド酸化膜44は、例えば熱酸化法により形成したSiO_(2 )膜であり、フィールド酸化膜40形成時の応力緩和を目的として形成される。次いでパッド酸化膜44上に、マスク形成用膜46を積層する。マスク形成用膜46は酸化されにくい材料から成り例えばCVD(Chemical Vapor Deposition)法により形成したSi_(3 )N_(4 )膜である。次いでマスク形成用膜46上に、これのパターニングに用いるレジストパターン48を形成する。レジストパターン48を素子形成領域42に対応する領域に、好ましくは素子形成領域42よりも少し広くして形成する。
【0017】次に図3(A)にも示すように、レジストパターン48をマスクとしてマスク形成用膜46をパターニングし、パターニングしたマスク形成用膜46から成るマスク50を得る。この際、パッド酸化膜44をパターニングせずにマスク形成用膜46のみを選択的にパターニングする。次いでチャネルストッパ用の不純物例えばBイオンを素子形成領域42の周辺部の下地30に選択的に添加する。図中、このイオンを添加した領域をばつ印を付して概略的に示した。
【0018】次に図3(B)にも示すように、レジストパターン48を除去し、然る後マスク50を用いて選択的に下地30を酸化し下地30上にフィールド酸化膜40を形成する。マスク50は酸化されにくいので下地30のマスク50で覆われていない領域上に選択的に、フィールド酸化膜40が形成される。
【0019】次に図4(A)?(B)にも示すように、マスク50及びパッド酸化膜44を除去し、フィールド酸化膜40に窓52を形成する。窓52を介し素子形成領域42の下地30を露出させる。
【0020】次に図5(A)?(B)にも示すように、窓52を介し露出する素子形成領域42上に溝形成用のマスク54を形成する。マスク54はゲート長さ方向に延在するストライプ状の複数の窓56を有する。素子形成領域42の溝形成部分を窓56を介し露出し残りの部分をマスク54で覆う。然る後例えば従来周知のドライエッチング法により、素子形成領域42の溝形成部分を選択的にエッチング除去し、素子形成領域42に溝39を形成する。溝39を形成した後、マスク54を除去する。
【0021】図示例では、溝39の配設個数を3個及び深さを平面的に見た場合のゲート幅の1/4の長さとしたが、これら配設個数及び深さは設計に応じて任意好適に変更することができる。溝39の深さ及び又は配設個数を増減させることにより、実効的なゲート幅を増減させることができる。実効的なゲート幅を増加させるには素子形成領域42の少なくともゲート電極直下に対応する領域(チャネル領域)に溝39を設けてあればよいが、図示例では溝39を素子形成領域42のソース領域からドレイン領域まで延在させて設けた。ソース領域及び又はドレイン領域に溝39を設けることにより、ソース領域及び又はドレイン領域と、対応する電極との間のコンタクト抵抗を低減できる。
【0022】次に図6(A)?(B)にも示すように、溝39を設けた素子形成領域42にゲート酸化膜形成用の酸化膜58を形成する。酸化膜58は例えば、素子形成領域42を900℃程度に加熱して熱酸化することにより形成した膜厚3?20nm程度のSiO_(2 )膜である。次いで素子形成領域42のチャネル部分に対ししきい値電圧を制御するための不純物を例えばイオン注入法により添加する。この際、溝39の底部のみならず側壁部分にも不純物を添加するため、下地30の主平面(この例ではSi基板の基板面)に対して垂直な方向からのみならず主平面に対して斜めの複数の方向から、溝39側壁部分へ、不純物を入射させるのがよい。図中、この不純物を注入した領域を白抜き丸印を付して概略的に示した。
【0023】次に図7(A)?(B)にも示すように、酸化膜58上にゲート電極形成用の膜例えばポリシリコン膜60を積層し、然る後ポリシリコン膜60上にレジストマスク62を形成する。マスク62はポリシリコン膜60のゲート電極形成部分を覆い残りの部分を露出する。
【0024】次に図8(A)?(B)にも示すように、ポリシリコン膜60のゲート電極形成部分を残存させ残りの部分をエッチング除去して、残存するポリシリコン膜60から成るゲート電極34を得ると共にフィールド酸化膜40を露出させる。次いで酸化膜58のゲート電極直下の部分を残存させ残りの部分をエッチング除去して、残存する酸化膜58から成るゲート酸化膜32を得ると共に素子形成領域42のソース及びドレイン領域の溝39を露出させる。次いでマスク62を除去する。
【0025】次に図9(A)?(B)にも示すように、窓52を介し露出する素子形成領域42のソース領域36及びドレイン領域38に選択的に不純物例えばAsイオンを添加し、図1にも示すようにFET28の基本構造を完成する。不純物を添加する際には例えば、ゲート電極34及びフィールド酸化膜40をマスクとし、イオン注入法により不純物を添加する。しかも溝39の底部のみならず側壁部分にも不純物を添加するため、下地30の主平面(この例ではSi基板の基板面)に対して垂直な方向からのみならず主平面に対して斜めの複数の方向から、溝39側壁部分へ、不純物を入射させるのがよい。図9(B)中、不純物を添加したソース領域36及びドレイン領域38を点を付して示した。
【0026】次に図示せずも、従来公知の方法により、ゲート電極34、ソース領域36及びドレイン領域38上に中間絶縁膜を積層し、次いで中間絶縁膜にソース領域36及びドレイン領域38を露出するコンタクト穴を形成する。次いでコンタクト穴を介しソース領域36及びドレイン領域38と接続する配線電極を中間絶縁膜上に形成し、FET28の配線を完了する。」

(3-2)そうすると、引用刊行物には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。

「p型Si基板から成る下地30と、
前記下地30の素子形成領域42上に順次に設けられたゲート酸化膜32及びゲート電極34と、
前記ゲート電極34を挟むように配置して前記素子形成領域42に設けられたソース領域36及びドレイン領域38と、
前記素子形成領域42の前記ゲート電極34直下の領域及び前記ソース領域36及び前記ドレイン領域38に、前記ソース領域36及び前記ドレイン領域38を結ぶ方向に延在させて設けられた複数の溝39とを備え、
前記ソース領域36及び前記ドレイン領域38は、前記ゲート電極34をマスクとし、Asイオンを前記下地30の主平面に対して垂直な方向及び前記主平面に対して斜めの複数の方向から前記溝39の側壁部分へ入射させることにより、前記溝39の底部及び側壁部分にAsイオンを添加することにより形成された、MOSFET。」

4.対比
(4-1)刊行物発明の「p型Si基板から成る下地30」は、本願発明の「第1の伝導型の半導体層」に相当する。

(4-2)刊行物発明の「Asイオンを添加することにより形成された」「ソース領域36及びドレイン領域38」は、本願発明の「第2の伝導型の第1および第2のソース/ドレイン領域」に相当する。そして、引用刊行物の図1から、刊行物発明の「ソース領域36及びドレイン領域38」が、「下地30の素子形成領域42」の上面に近接して該「下地30の素子形成領域42」中に形成されており、隣接する「溝39」に挟まれた「ソース領域36及びドレイン領域38」の部分が、「Asイオンを添加することにより形成された」材料で実質的に完全に構成される隆起したメサ構造となっていることは、明らかである。また、刊行物発明の「ソース領域36及びドレイン領域38」が、互いに間隔を開けて配置されていることも明らかである。

(4-3)刊行物発明の「ゲート電極34」は、本願発明の「ゲート」に相当する。そして、刊行物発明の「ゲート電極34」が、「下地30」から電気的に絶縁され、「ソース領域36及びドレイン領域38」との間に配置されていることは明らかである。

(4-4)刊行物発明の「MOSFET」は、本願発明の「金属酸化物半導体デバイス」に相当する。

(4-5)そうすると、本願発明と刊行物発明とは、
「第1の伝導型の半導体層と、
前記半導体層の上面に近接して前記半導体層中に形成された第2の伝導型の第1および第2のソース/ドレイン領域であって、前記第1および第2のソース/ドレイン領域のうちの少なくとも1つが前記第2の伝導型の材料で実質的に完全に構成される隆起したメサ構造を少なくとも1つ備え、互いに間隔を開けて配置されている第1および第2のソース/ドレイン領域と、
前記半導体層の上に形成され、かつ前記半導体層から電気的に絶縁されている特定のトランジスタのゲートであって、前記第1のソース/ドレイン領域と前記第2のソース/ドレイン領域との間に少なくとも部分的に配置されているゲートとを備える金属酸化物半導体デバイス。」
である点で一致し、次の点で相違する。

(相違点)本願発明では、「前記第1および第2のソース/ドレイン領域のうちの少なくとも特定の1つが、前記半導体層と前記特定のソース/ドレイン領域との間の接合の幅よりも実質的に大きな実効幅を有して形作られ、前記半導体層と前記特定のソース/ドレイン領域との間の接合に対応するキャパシタンスは、前記特定のソース/ドレイン領域の実効幅に比例しない」のに対して、刊行物発明では、「ソース領域36及びドレイン領域38」と「下地30の素子形成領域42」に関して、そのような特定がなされていない点。

5.判断
(5-1)以下、上記相違点について、検討する。
本願発明において、「第1および第2のソース/ドレイン領域」が有する「実効幅」とは、本願発明である「金属酸化物半導体デバイス」が有するチャネル領域を意味するものと認められるところ、刊行物発明の「前記ソース領域36及び前記ドレイン領域38は、前記ゲート電極34をマスクとし、Asイオンを前記下地30の主平面に対して垂直な方向及び前記主平面に対して斜めの複数の方向から前記溝39の側壁部分へ入射させることにより、前記溝39の底部及び側壁部分にAsイオンを添加することにより形成された」という発明特定事項及び図1から、刊行物発明の「MOSFET」のチャネル領域の実効幅は、「複数の溝39」の側壁の深さ、底部の幅及び隣接する「溝39」に挟まれた「ソース領域36及びドレイン領域38」の主表面の幅の合計となるものと認められる。一方、刊行物発明における「Asイオンを添加することにより形成された」n型の「ソース領域36及びドレイン領域38」と「p型Si基板から成る下地30」との間の接合に対応するキャパシタンスは、「ソース領域36及びドレイン領域38」の全体にわたっての幅(すなわち、前記「複数の溝39」の底部の幅及び隣接する「溝39」に挟まれた「ソース領域36及びドレイン領域38」の主表面の幅の合計と等価)に「溝39」の側壁の深さの2倍を加えた値に略比例するものと認められる。
そうすると、刊行物発明において、「MOSFET」のチャネル領域の実効幅は、「Asイオンを添加することにより形成された」n型の「ソース領域36及びドレイン領域38」と「p型Si基板から成る下地30」との間の接合幅よりも大きいことは明らかであり、刊行物発明においても、本願発明のように、「前記第1および第2のソース/ドレイン領域のうちの少なくとも特定の1つが、前記半導体層と前記特定のソース/ドレイン領域との間の接合の幅よりも実質的に大きな実効幅を有して形作られ」た構成を有するものと認められる。
また、「ソース領域36及びドレイン領域38」の全体にわたっての幅に「溝39」の側壁の深さの2倍を加えた値に略比例する、「Asイオンを添加することにより形成された」n型の「ソース領域36及びドレイン領域38」と「p型Si基板から成る下地30」との間の接合に対応するキャパシタンスが、「複数の溝39」の側壁の深さ、底部の幅及び隣接する「溝39」に挟まれた「ソース領域36及びドレイン領域38」の主表面の幅の合計である、「MOSFET」のチャネル領域の実効幅に比例しないことも明らかであり、刊行物発明においても、本願発明のように「前記半導体層と前記特定のソース/ドレイン領域との間の接合に対応するキャパシタンスは、前記特定のソース/ドレイン領域の実効幅に比例しない」構成を有するものと認められる。
したがって、上記相違点は、実質的なものでない。

(5-2)まとめ
以上検討したとおり、本願発明と刊行物発明との相違点は、実質的なものでないので、本願発明は、引用刊行物に記載された発明であり、特許法第29条第1項第3号に該当し、特許を受けることができない。

6.請求人の主張について
なお、請求人は、平成24年10月31日になされた手続補正により補正された審判請求書の【請求の理由】(3)本願発明が特許されるべき理由 において、
「本願の請求項1は、「第1および第2のソース/ドレイン領域のうちの少なくとも1つが第2の伝導型の材料で実質的に完全に構成される隆起したメサ構造を少なくとも1つ備える」構成を具備する。そして、半導体層が第1の伝導型であって、第2の伝導型ではない、ということである。
一方で、審査殿は、『引用文献2(審決注:本審決の引用刊行物)の図1及びその説明箇所における「溝39」の間の「ソース領域36」、「ドレイン領域38」が、本願発明の「第2の伝導型の材料で実質的に完全に構成される隆起したメサ構造」に相当する』と指摘している。
しかしながら、引用文献2(特開平05-110083号公報)のソース領域36及びドレイン領域38は、第2の伝導型の材料で実質的に完全に構成されているわけではないことと考える。
例えば、図5や段落[0020]には、下地30中に形成される溝39が開示される。また、図6や段落[0022]には、素子形成領域42に形成される酸化膜58、及び素子形成領域42のチャネル部分に対し、しきい値電圧を制御するための不純物のイオン注入が開示される。
図6?9に示されるように、引用文献2では、ソース領域36及びドレイン領域38は、第1の伝導型を有する下地30から形成される。例えば、図7では、同図中のハッシュラインでも明らかなように、ソース領域36及びドレイン領域38のメサ構造の中間部分は下地30で満たされる。同様に、図1においても、同図中のハッシュラインでも明らかなように、ソース領域36及びドレイン領域38のメサ構造は下地30で満たされる。
引用文献2の段落[0025]には、ソース領域36及びドレイン領域38には不純物が添加されることについて記載される。しかしながら、こうした不純物は、図9aに示されるように、イオン注入によって溝39の底部および側壁部分に添加される。
すなわち、引用文献2におけるソース領域36及びドレイン領域38のメサ構造は、明らかに、本願の請求項1に記載される構成のような、第2の伝導型の材料で実質的に完全に構成されているわけではない。引用文献2には、図9に示されるように、単に、溝39の底部および側壁部分への不純物添加が記載されているにすぎない。」(平成24年10月31日に提出された手続補正書の1ページ下から7行?2ページ19行)と主張する。

しかしながら、刊行物発明の「ソース領域36及びドレイン領域38」は、「Asイオンを前記下地30の主平面に対して垂直な方向及び前記主平面に対して斜めの複数の方向から前記溝39の側壁部分へ入射させることにより、前記溝39の底部及び側壁部分にAsイオンを添加することにより形成された」ものであり、「p型Si基板から成る下地30」とは反対の導電型であることは明らかであり、また、段落【0025】の「図9(B)中、不純物を添加したソース領域36及びドレイン領域38を点を付して示した。」との記載を参照すると、図1において、「点を付して示した」「ソース領域36及びドレイン領域38」のうち、隣接する「溝39」に挟まれた「ソース領域36及びドレイン領域38」の部分が、「Asイオンを添加することにより形成された」材料で実質的に完全に構成されていることは明らかである。
また、引用刊行物の段落【0015】の「図4?図9それぞれの(A)とはFETの製造途上においてゲート電極直下に対応する領域の素子形成領域及びその近傍部分の様子を、ゲート電極幅方向に沿って取った断面で概略的に示す断面図」という記載から、図9(A)は、刊行物発明であるMOSFETの「ソース領域36及びドレイン領域38」を示すものでないことは明らかである。
よって、請求人の上記主張は、首肯できない。

7.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-05-17 
結審通知日 2013-05-21 
審決日 2013-06-04 
出願番号 特願2005-277004(P2005-277004)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 松嶋 秀忠  
特許庁審判長 北島 健次
特許庁審判官 小野田 誠
西脇 博志
発明の名称 トレンチ拡散領域を有する金属酸化物半導体デバイスおよびその形成方法  
代理人 臼井 伸一  
代理人 岡部 讓  
代理人 吉澤 弘司  
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