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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L
管理番号 1280703
審判番号 不服2012-11797  
総通号数 168 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-12-27 
種別 拒絶査定不服の審決 
審判請求日 2012-06-25 
確定日 2013-10-23 
事件の表示 特願2008- 64132「半導体装置」拒絶査定不服審判事件〔平成20年 8月 7日出願公開,特開2008-182261〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,平成10年4月20日に出願した特願平10-109179号の一部を,平成20年3月13日(優先権主張平成9年4月18日)に新たな出願としたものであって,平成23年7月29日付けで拒絶理由が通知され,同年11月29日に手続補正がされ,平成24年2月14日付けで拒絶査定がされ,これに対して同年6月25日に審判請求がされるとともに同日に手続補正がされたものである。その後,平成24年8月22日付けで審尋がされたが,これに対する回答書は提出されなかった。

第2 補正の却下の決定

[補正の却下の決定の結論]
平成24年6月25日にされた手続補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
本件補正は,特許請求の範囲を補正するものであって,特許請求の範囲は本件補正の前後で以下のとおりである。

〈補正前〉
「【請求項1】
半導体基板上に素子分離構造が形成されて画定された複数の素子活性領域を備えた半導体装置であって,
前記素子分離構造上から前記素子活性領域上に跨るように形成され,前記素子活性領域上に凹部を有するとともに,前記素子分離構造に達する開孔部を有しており,複数の前記素子活性領域のそれぞれに形成されてなる島状の電荷蓄積膜である浮遊ゲートであって,第1の開口と第2の開口とを有するマスクパターンをマスクとして第1の導電膜をエッチングすることにより形成され,前記第2の開口の幅は,該第1の開口に露出した第1の導電膜がエッチング除去されても該第1の導電膜が前記第2の開口の底面に残されるように前記第1の開口の幅の半分未満であり,前記第1の開口において前記開孔部が形成され,前記第2の開口において前記凹部が形成される,浮遊ゲートと,
前記開孔部の内面を含む前記浮遊ゲートの表面を覆うように形成された誘電体膜と,
前記誘電体膜上に形成され,前記浮遊ゲートと容量結合してなる第2の導電膜である制御ゲートとを備えることを特徴とする半導体装置。
【請求項2】前記素子分離構造が,LOCOS法により形成されたフィールド酸化膜,トレンチ型素子分離構造,フィールドシールド素子分離構造のうちのいずれかであることを特徴とする請求項1に記載の半導体装置。
【請求項3】前記誘電体膜は,強誘電体膜,高誘電体膜のいずれかを含み,少なくとも前記電荷蓄積膜又は前記導電膜が,チタン化合物,タングステン化合物,ルテニウム化合物,白金のいずれかを含むことを特徴とする請求項1又は2に記載の半導体装置。」

〈補正後〉
「【請求項1】
半導体基板上の全面に素子分離構造が形成されて画定された複数の素子活性領域を備えた半導体装置であって,
前記素子分離構造上から前記素子活性領域上に跨るように形成され,前記素子活性領域上に凹部を有するとともに,前記素子分離構造に達する開孔部を有しており,複数の前記素子活性領域のそれぞれに形成されてなる島状の電荷蓄積膜である浮遊ゲートであって,第1の開口と第2の開口とを有するマスクパターンをマスクとして第1の導電膜をエッチングすることにより形成され,前記第2の開口の幅は,該第1の開口に露出した第1の導電膜がエッチング除去されても該第1の導電膜が前記第2の開口の底面に残されるように前記第1の開口の幅の半分未満であり,前記第1の開口において前記開孔部が形成され,前記第2の開口において前記凹部が形成される,浮遊ゲートと,
前記開孔部の内面を含む前記浮遊ゲートの表面を覆うように形成された誘電体膜と,
前記誘電体膜上に形成され,前記浮遊ゲートと容量結合してなる第2の導電膜である制御ゲートとを備えることを特徴とする半導体装置。
【請求項2】
前記素子分離構造が,LOCOS法により形成されたフィールド酸化膜,トレンチ型素子分離構造,フィールドシールド素子分離構造のうちのいずれかであることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記誘電体膜は,強誘電体膜,高誘電体膜のいずれかを含み,少なくとも前記電荷蓄積膜又は前記導電膜が,チタン化合物,タングステン化合物,ルテニウム化合物,白金のいずれかを含むことを特徴とする請求項1又は2に記載の半導体装置。」

2 補正事項の整理
上記の,本件補正後の特許請求の範囲についての補正を整理すると次のとおりとなる。
〈補正事項〉
補正前の請求項1の「半導体基板上に素子分離構造が形成されて画定された複数の素子活性領域を備えた半導体装置であって」を,補正後の請求項1の「半導体基板上の全面に素子分離構造が形成されて画定された複数の素子活性領域を備えた半導体装置であって」と補正すること。

3 補正の目的の適否及び新規事項の追加の有無についての検討
上記補正事項は,補正前の請求項1の発明特定事項である「半導体基板上に素子分離構造が形成されて画定された複数の素子活性領域」について,「半導体基板上の全面に素子分離構造が形成されて画定された複数の素子活性領域」として,より限定するものである。
よって,上記補正事項は特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものである。

ところで,上記補正事項に係る,「全面に素子分離構造が形成され」る点に関して,本願の願書に最初に添付した明細書,特許請求の範囲又は図面(以下「当初明細書等」という。)には,次の記載がある。(下線は当審において付加。以下同様。)

ア「【0056】
本発明の半導体装置の製造方法の一態様例においては,前記第3の工程と,前記第4の工程の間に,前記半導体基板上の全面に層間絶縁膜を形成する第9の工程と,・・・(以下略)。」
イ「【0066】
まず,ｐ型シリコン半導体基板1上を,いわゆるLOCOS法により選択的に酸化し,フィールド酸化膜2を形成する。これによりｐ型シリコン半導体基板1は素子分離が成され,素子形成領域3が画定される。」
ウ「【0075】
次に,図6(b)に示すように,CVD法により全面に渡って層間絶縁膜であるBPSG膜15を堆積した後,リフローすることにより表面を平坦化する。・・・(以下略)。」
エ「【0078】
次に,素子分離領域となる部分以外の,上述した積層構造を除去するパターニングを行い,その後CVD酸化膜を形成し,異方性エッチングにより上述のパターニングされた積層構造の側壁のみにCVD酸化膜を残すことにより,素子分離領域を形成する。・・・(以下略)。」
オ「【0167】[実施態様2] 前記素子分離構造が,絶縁膜からなる素子分離構造又は分離用の電極を具備する素子分離構造であることを特徴とする実施態様1に記載の半導体装置。」

上記記載ア,ウには,当初明細書等には,「全面に層間絶縁膜を形成する」こと,及び「全面に渡って層間絶縁膜であるBPSG膜15を堆積」することが記載されているが,「層間絶縁膜」が素子分離構造にあたらないことは明らかである。
また,上記記載イ,エ,オには,「素子分離」のための構造を形成すること,あるいは「素子分離構造」を備えることが記載されている。しかしながら,上記補正事項に係る,「全面に素子分離構造が形成され」る点は,上記記載イ,エ,オには記載されておらず,また,当初明細書等の他の記載からも見いだせない。
よって,補正前の請求項1の「半導体基板上に素子分離構造が形成されて画定された複数の素子活性領域を備えた半導体装置であって」を,補正後の請求項1の「半導体基板上の全面に素子分離構造が形成されて画定された複数の素子活性領域を備えた半導体装置であって」とすることは,本願の願書に最初に添付した明細書又は図面の記載を総合することにより導かれる技術的事項との関係において,新たな技術的事項を導入しないものであるということはできない。

したがって,本件補正は,当初明細書等に記載した事項の範囲内においてしたものではなく,特許法第17条の2第3項に規定する要件を満たしていない。

本件補正についての,補正の目的の適否及び新規事項の追加の有無についての検討は以上のとおりであるが,同法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものであるから,以下においては,仮に「半導体基板上の全面に素子分離構造が形成されて画定された複数の素子活性領域」が,当初明細書等に記載されたものとして,本件補正後の特許請求の範囲に記載された発明が,特許出願の際独立して特許を受けることができるものか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定を満たすか)どうかを,補正後の請求項1に係る発明について検討する。

4 独立特許要件についての検討
(1)本願補正発明
本件補正後の請求項1に係る発明は,本件補正により補正された明細書,特許請求の範囲及び図面の記載から見て,その請求項1に記載された事項により特定される以下のとおりのものである。(再掲。以下「本願補正発明」という。)
「【請求項1】
半導体基板上の全面に素子分離構造が形成されて画定された複数の素子活性領域を備えた半導体装置であって,
前記素子分離構造上から前記素子活性領域上に跨るように形成され,前記素子活性領域上に凹部を有するとともに,前記素子分離構造に達する開孔部を有しており,複数の前記素子活性領域のそれぞれに形成されてなる島状の電荷蓄積膜である浮遊ゲートであって,第1の開口と第2の開口とを有するマスクパターンをマスクとして第1の導電膜をエッチングすることにより形成され,前記第2の開口の幅は,該第1の開口に露出した第1の導電膜がエッチング除去されても該第1の導電膜が前記第2の開口の底面に残されるように前記第1の開口の幅の半分未満であり,前記第1の開口において前記開孔部が形成され,前記第2の開口において前記凹部が形成される,浮遊ゲートと,
前記開孔部の内面を含む前記浮遊ゲートの表面を覆うように形成された誘電体膜と,
前記誘電体膜上に形成され,前記浮遊ゲートと容量結合してなる第2の導電膜である制御ゲートとを備えることを特徴とする半導体装置。」

(2)刊行物に記載された発明
ア 引用例1: 特開平5-55605号公報
原査定の拒絶の理由に引用され,本願の優先権主張の日前に日本国内において頒布された刊行物である,特開平5-55605号公報(以下「引用例1」という。)には,図1?3とともに,以下の記載がある。

(ア) 産業上の利用分野
「【0001】
【産業上の利用分野】この発明は不揮発性半導体記憶装置に関し,特にフローティングゲートとコントロールゲートを有する不揮発性半導体記憶装置の書き込み特性の向上に関するものである。」

(イ) 従来の技術
「【0002】
【従来の技術】図2は従来の不揮発性半導体記憶装置のメモリトランジスタを示し,図3のB-C間の断面図である。図中Aの範囲が1ビット分を示し,これを繰り返し配置することにより,メモリアレイを形成する。図2において,1は半導体基板,2は隣り合うメモリトランジスタを分離するフィールド酸化膜,3は絶縁膜であり,フローティングゲート4の周囲を覆っており,このフローティングゲート4は絶縁膜3により半導体基板1及びコントロールゲート5にも電気的に接続されていない構造となっている。
・・・(中略)・・・
【0005】書き込み特性はフローティングゲート4電位V_(FG)が高いほど良好となることから,フローティングゲート4-コントロールゲート5間の容量を大きくすればよいということがわかる。」

(ウ) 発明が解決しようとする課題
「【0006】
【発明が解決しようとする課題】従来の不揮発性半導体装置は以上のように構成されているので,書き込み特性を向上させるため,フローティングゲート4-コントロールゲート5間の容量を確保する手段として,フローティングゲート4幅を大きくし,所定の書き込み特性を得るように構成されているので,メモリセル面積を大きくしなければならず,集積化に不向きであった。また,使用可能な加工技術によって最小のメモリセルを形成した場合には十分な書き込み特性が得られないといった問題点があった。
【0007】この発明は上記のような問題点を解消するためになされたもので,使用可能な加工技術によって最小のメモリセルを形成した場合においても十分な書き込み特性が得られる不揮発性半導体記憶装置を得ることを目的とする。」

(エ) 課題を解決するための手段
「【0008】
【課題を解決するための手段】この発明に係る不揮発性半導体記憶装置は,フローティングゲート4上面に凹凸を設け,フローティングゲート4の表面積を増加させることにより,フローティングゲート4-コントロールゲート5間の容量を増大させ,必要な書き込み特性を得るものである。
【0009】
【作用】この発明における不揮発性半導体記憶装置は,フローティングゲート4の上面に凹凸を設け,コントロールゲート5との容量を増加させることにより,容量結合比により決定されるフローティングゲート4の電位を高め,書き込み特性を向上させる。」

(オ) 実施例
「【0010】
【実施例】以下,この発明の一実施例を図について説明する。図1は本発明の一実施例による不揮発性半導体記憶装置のメモリトランジスタを示し,図3のB-C間の断面図である。図中,Aの範囲が1ビット分を示し,これを繰り返し配置することにより,メモリアレイを形成する。図1において,1は半導体基板,2は隣り合うメモリトランジスタを分離するフィールド酸化膜,3は絶縁膜であり,フローティングゲート4の周囲を覆っており,フローティングゲート4は上面に凹凸を形成され,絶縁膜3により半導体基板1及びコントロールゲート5にも電気的に接続されていない構造となっている。
【0011】次に上記実施例の作用についてフローティングゲート型不揮発性半導体記憶装置の例としてEPROMをとって説明する。EPROMの書き込み動作は前述の通りであり,書き込み特性はアバランシェ降伏により発生したホットエレクトロンをフローティングゲート4に注入する効率を上げることにより向上する。このため,より効果的に電子を注入するためには,コントロールゲート5,半導体基板1,ドレイン6,ソース7のそれぞれと,フローティングゲート4との容量結合により決定されるフローティングゲート4電位を高めるため,フローティングゲート4-コントロールゲート5間の容量を大きくする必要があり,図に示すようにフローティングゲート4の上面に凹凸を設けることにより,絶縁膜3を挟んでコントロールゲート5に接する面積を増大させたことによって得られる。このように所定の書き込み特性が得られるように,フローティングゲート4-コントロールゲート5間の容量を設定する場合には,フローティングゲート4の膜厚及び上面に設ける凹凸を必要な容量に見合う寸法に加工すればよい。
【0012】このような本実施例によれば,フローティングゲートの上面に凹凸を設け,フローティングゲート4-コントロールゲート5間の容量を増大させることにより,フローティングゲート4の電位を高めることができ,書き込み特性を向上させることができる。また,フローティングゲート4の面積を増やす必要がないため,メモリセルを加工可能な最小寸法で形成することができる。」

(カ)図面の簡単な説明
「【図面の簡単な説明】
【図1】この発明の一実施例による不揮発性半導体記憶装置のメモリセルの(B-C間)断面図。
【図2】従来の不揮発性半導体記憶装置のメモリセルの(B-C間)断面図。
【図3】不揮発性半導体記憶装置のメモリセルの上面図。
【図4】不揮発性半導体記憶装置のメモリセルの(D-E間)断面図。」

ここで,図1及び図3とともに上記(オ)を参照すると,図1及び図3に示されたメモリトランジスタが,半導体基板1上において繰り返し配置されてメモリアレイが形成されることが明らかである。
また,図1及び図3とともに上記(オ),(カ)を参照すると,フローティングゲート4は,フィールド酸化膜2上にまで延在し,フィールド酸化膜2上において,フィールド酸化膜2まで達する開口によって分離されていることが見て取れる。
以上を総合すると,引用例には,以下の発明が記載されているものと認められる。(以下「引用発明」という。)

「メモリトランジスタが,半導体基板1上において繰り返し配置されてメモリアレイが形成された不揮発性半導体記憶装置であって,
隣り合うメモリトランジスタはフィールド酸化膜2によって分離され,
メモリトランジスタは,フローティングゲート4,フローティングゲート4の周囲を覆う絶縁膜3及びコントロールゲート5を備え,フローティングゲート4は上面に凹凸を形成され,絶縁膜3により半導体基板1及びコントロールゲート5にも電気的に接続されていない構造となっており,
フローティングゲート4は,フィールド酸化膜2上にまで延在し,フィールド酸化膜2上において,フィールド酸化膜2まで達する開口によって分離されており,
フローティングゲート4上面に凹凸を設け,フローティングゲート4の表面積を増加させることにより,フローティングゲート4-コントロールゲート5間の容量を増大させ,書き込み特性を向上させた不揮発性半導体記憶装置。」

イ 引用例2: 特開平6-97386号公報
原査定の拒絶の理由に引用され,本願の優先権主張の日前に日本国内において頒布された刊行物である,特開平6-97386号公報(以下「引用例2」という。)には,図1?3とともに,以下の記載がある。
・「【0012】問題解決の手段として,本発明では,従来のスタック型キャパシタの蓄積電極5'表面上にレジスト膜4を用いて,微細な高密度の凹凸パターン4'を形成し,それをマスクとして,エッチング時にその微細なパターンと周辺の広域なパターンとでは,エッチング速度が変化する現象,いわゆる疎密パターンのマイクロローディング効果を利用し,一つの蓄積電極5'上部に襞状の凹凸パターンを形成するのと同時に,個々のキャパシタの蓄積電極5'を同時にエッチングにより形成することにより,短手番で,素子面積当たりの容量を確保することができる。
【0013】即ち, 本発明の目的は, 図1(a)に示すように,絶縁膜2で被覆された半導体基板1上に第一の導電膜3を形成する工程と,図1(b)に示すように,該第一の導電膜3上にレジスト膜4をパターニングして, 該第一の導電膜3上のキャパシタ形成領域上にレジスト膜4を用いて高密度凹凸パターン4'をパターニングする工程と,図1(c)に示すように,該第一の導電膜3をレジスト膜4をマスクとし, マイクロローディング効果を利用して, 該第一の導電膜3の途中までエッチングしてキャパシタ形成領域上に蓄積電極3'の凹凸パターンを形成すると同時に, キャパシタ形成領域外の第一の導電膜3をエッチング除去して蓄積電極3'を画定形成する工程と,図1(d)に示すように,該第一の導電膜3上のレジスト膜4を除去する工程と,図1(e)に示すように,パターニングされた第一の導電膜3上に誘電体膜5を被覆する工程と,続いて,該半導体基板1上に第二の導電膜6を形成し, パターニングして対向電極6'とする工程とを含むことにより達成される。
【0014】
【作用】本発明によれば, エッチングのマイクロローディング効果を用いることにより,蓄積電極形成用の第1の導電膜を1度のパターニングでスタック型キャパシタ用蓄積電極表面の微細な高密度パターンの凹凸と個々のキャパシタに画定分離することが出来るために,工程の短縮,及び容量の確保を図ることができる。
【0015】
【実施例】図2はパターンの疎密度とエッチング深さ,図3は本発明の一実施例の工程順模式断面図で示した説明図,図4は本発明の一実施例に用いたエッチング装置の模式断面図である。
【0016】図において,7はSi基板,8はSiO_(2)膜,9は第1のポリSi膜,9'は蓄積電極,10はレジスト膜, 11は Si_(3)N_(4)膜, 11'は誘電体膜,12は第2のポリSi膜, 12'は対向電極, 13はキャパシタ, 14はチャンバ, 15は上部電極, 16は下部電極, 17はRF電源,18はガス導入口, 19は排気口, 20はSi基板である。
【0017】図3により,本発明のキャパシタの製造方法の一実施例について説明する。図3(a)に平面図で,図3(b)に模式断面図で示すように,4,000 Åの厚さのSiO_(2)膜8で被覆されたSi基板1上にCVD法により, 8,000 Åの厚さに蓄積電極9'形成用の第1のポリSi膜9を形成する。第1のポリSi膜はキャパシタ形成領域で,SiO_(2)膜8の開口部を通してSi基板7と接している。
【0018】第1のポリSi膜9上にレジスト膜10を1μmの厚さに塗布し,フォトリソグラフィにより幅0.35μm, 長さ1μmのストライプパターンを間隔0.35μm開けて3本パターニングする。
【0019】図3(c)に示すように,レジスト膜10をマスクとして, 異方性ドライエッチングにより第1のポリSi膜9をエッチングして,蓄積電極9'を形成する。エッチングには, 図4に示すRIE装置を用いて行った。エッチングガスとして臭化水素(HBr) を150sccm の割合でガス導入口18からチャンバ14内に導入し,13.56MHzのRFパワー150 W,チャンバ14内圧力 0.2 Torr, Si基板温度30℃で第1のポリSi膜のエッチングを行った。
【0020】マイクロローディング効果を利用したエッチングでは,図2にパターンの疎密度とエッチング深さの関係で示すように,例えば,図2(a)に平面図で,図2(b)に断面図で示した2μmのラインアンドスペースのパターンでは,図2(c)に示したエッチングレートとラインアンドスペースパターンの図で分かるように,第1のポリSi膜9のエッチングレートが約 3,000Å/min であるのに対して, 本発明の一実施例で採用した0.35μmのラインアンドスペースのパターンではパターンとパターンの間の穴は,約 1,300Å/min とエッチングレートが約1/3に低下する。
【0021】そのため,本発明の一実施例では,厚さが4,000 Åの第1のポリSi膜9のラインパターンの中を3,000 Åの深さBにエッチングしている間に, 蓄積電極9'を画定するラインアンドスペースの外側Aはオーバーエッチングにより, 完全にエッチングが完了することとなり, 図3(c)に示す蓄積電極9'が形成できる。
【0022】この後, 図3(d)に示すように,通常の工程で, Si_(3)N_(4)膜11を約100 Åの厚さに被覆しパターニングして誘電体膜11' を形成し, 更に, 第2のポリSi膜12を6,000Åの厚さに被覆しパターニングして対向電極12とし, キャパシタ13を完成する。
【0023】
【発明の効果】以上説明した様に,本発明によれば,エッチングのマイクロローディング効果を用いることにより,1度のパターニングでスタック型キャパシタ表面の凹凸と個々のキャパシタとを形成できるために,高集積,微細パターンのLSIにおける工程の短縮,特性向上に寄与するところが大きい。」

以上の記載から,引用例2には以下の発明が記載されているものと認められる。

「キャパシタ用蓄積電極の製造方法であって,
絶縁膜2で被覆された半導体基板1上に第一の導電膜3を形成する工程と,
該第一の導電膜3上にレジスト膜4をパターニングして, 該第一の導電膜3上のキャパシタ形成領域上にレジスト膜4を用いて高密度凹凸パターン4'をパターニングする工程と,
該第一の導電膜3をレジスト膜4をマスクとし, マイクロローディング効果を利用して, 該第一の導電膜3の途中までエッチングしてキャパシタ形成領域上に蓄積電極3'の凹凸パターンを形成すると同時に, キャパシタ形成領域外の第一の導電膜3をエッチング除去して蓄積電極3'を画定形成する工程を含む,
キャパシタ用蓄積電極の製造方法。」

ウ 引用例3: 特開平6-232363号公報
原査定の拒絶の理由に引用され,本願の優先権主張の日前に日本国内において頒布された刊行物である,特開平6-232363号公報(以下「引用例3」という。)には,図1?5とともに,以下の記載がある。
・「【0010】
【作用】マイクロローディング(micro lording)効果とは,エッチング速度が孔の口径が小さくなるにつれて低下する現象のことである(リアライズ社発行の実用ドライエッチング技術P199,P200参照)。図4(審決注:「図5」の誤記と認められる。)はこのマイクロローディング特性を示したものである。被エッチング層の上に,ある寸法の開口窓を有するパターンを形成し,これをマスクとしてエッチング処理した場合,当初は開口窓の寸法が大きくなるに従ってエッチング速度が速くなっていくが,ある寸法を越えるとエッチング速度は飽和状態となる。
【0011】そこで,導電層をキャパシタの下部電極として加工する際に,マスク領域に該当する部分に,前記非飽和領域に属する幅の開口窓を形成しておくことにより,この開口窓の部分はエッチング速度が遅いので,下部電極形成のためのエッチング処理が終了した時点では,開口窓の部分のエッチングは終了しておらず,単に凹部が形成されるだけである。
【0012】従って,この凹部の存在により,下部電極の上面が凹凸状となって,表面積が拡大する。」
・「【0013】
【実施例】本発明の実施例を図面に基づいて説明する。但し,従来例と同様の個所には同符号を用い説明を省略する。図1及び図2は本発明の第1実施例の半導体装置の製造プロセスを示す断面図である。
【0014】同図において,まず,図1Aの通り,10Ωcm程度の比抵抗を有するｐ形シリコン(Si)基板1上に,選択酸化(LOCOS)法によってフィ-ルド酸化膜2を形成し,所定の場所に,ゲ-ト電極3及びn形拡散層4,5からなるトランジスタ6を形成する。次に,前記トランジスタ6の上方部にシリコン酸化膜7を堆積させ,所定の位置にコンタクトホール8を形成した後,CVD法を用い全面にポリシリコンを300nm成長させ,導電性を与えるため不純物として例えばリン(P)やヒ素(Aｓ)を拡散し,導電層9を形成する。
【0015】更に,図1Bの通り,前記導電層9の上にレジストを用いて図3のようなパターン10を形成する。即ち,パターン10は導電層9をキャパシタの下部電極として加工するためのマスク部分11(図3の斜線部に相当する)を有し,また,ウェハ上のメモリセル毎に1つずつ対応するよう設けられている。また,図3の通り,各マスク部分11には小さな2つの開口窓12,13が形成されており,この開口窓12,13の幅aは図5において非飽和領域に属する寸法に設定されている。また,各マスク部分11間の距離cは図5における飽和領域に属するように設定されている。
【0016】そして,図2Cの通り,前記パターン10をマスクとしてRIE法(条件:S_(T)トレンチ 0.8Pa Cl_(2)/SiCl_(4)/H_(2)=30/4/40)により前記導電層9をエッチング処理し,下部電極14を加工する。この時,前記開口窓12,13の個所はエッチング速度が遅いので,下部電極14の加工が完了した時点では未だエッチングが終了しておらず,下部電極14の上面に深さbの凹部15,16が形成される。これにより,下部電極14の表面が凹凸形状となって,電極の表面積が増大する。例えば,深さbが200nmの場合,表面積は20%アップする。
【0017】最後に,図2Dの通り,容量蓄積層としてのシリコン窒化膜17を9nm,熱酸化膜18を2nm順に積層し,更にその上にドープされたポリシリコンを150nm成長させリソグラフィによりプレ-ト電極19(上部電極)を形成する。前記シリコン窒化膜17及びポリシリコン19はCVD法により形成し,熱酸化膜18は850℃の水蒸気雰囲気中で形成する。
【0018】尚,前記開口窓の形状や個数は設計に応じて自由に設定すればよい。図4はマスク領域11に大きさの異なる5つの開口窓を設けた例である。
【0019】
【発明の効果】本発明の半導体記憶装置の製造方法にあっては,キャパシタ電極を形成する際の自己整合特性に優れ,しかも蓄積容量の増大を実現することができる。」

ここで,図5とともに上記記載を参照すると,「マイクロローディング(micro lording)効果とは,エッチング速度が孔の口径が小さくなるにつれて低下する現象のこと」であるから,「開口窓の寸法が大きくなるに従ってエッチング速度が速くなっていく」,「非飽和」のときは,マイクロローディング効果によってエッチング速度が低下しており,「ある寸法を越え」て「エッチング速度は飽和状態となる」ときは,マイクロローディング効果によるエッチング速度の低下がないことは明らかである。

従って,引用例3には,以下の発明が記載されているものと認められる。
「キャパシタ電極を形成する方法であって,
導電層9を形成し,
導電層9の上にレジストを用いてパターン10を形成し,
ここで,パターン10は,ウェハ上のメモリセル毎に1つずつ対応するように,導電層9をキャパシタの下部電極として加工するためのマスク部分11を有し,各マスク部分11には小さな2つの開口窓12,13が形成されており,この開口窓12,13の幅aは,マイクロローディング効果によってエッチング速度が低下する寸法に設定され,また,各マスク部分11間の距離cは,マイクロローディング効果によるエッチング速度の低下がない寸法に設定されたものであり,
次いで,パターン10をマスクとして前記導電層9をエッチング処理し,前記開口窓12,13の個所はエッチング速度が遅いので,下部電極14の加工が完了した時点では未だエッチングが終了しておらず,下部電極14の上面に凹部15,16が形成され,これにより,下部電極14の表面が凹凸形状となって,電極の表面積が増大する,
キャパシタ電極を形成する方法。」

(3)対比
本願補正発明と引用発明とを比較する。

・引用発明の「不揮発性半導体記憶装置」は,本願補正発明の「半導体装置」に相当する。
・引用発明の,「メモリトランジスタが,半導体基板1上において繰り返し配置されてメモリアレイが形成された不揮発性半導体記憶装置であって, 隣り合うメモリトランジスタはフィールド酸化膜2によって分離され」る構成において,フィールド酸化膜2によって分離されるメモリトランジスタの各々が,素子活性領域に形成されることは明らかであるから,引用発明の前記構成と本願補正発明の「半導体基板上の全面に素子分離構造が形成されて画定された複数の素子活性領域を備えた半導体装置」とは,「半導体基板上に素子分離構造が形成されて画定された複数の素子活性領域を備えた半導体装置」である点で一致する。
・引用発明においては,「フローティングゲート4は上面に凹凸を形成され」,また「フローティングゲート4は,フィールド酸化膜2上にまで延在し,フィールド酸化膜2上において,フィールド酸化膜2まで達する開口によって分離されて」いるから,当該「フローティングゲート4」は,本願補正発明の「前記素子分離構造上から前記素子活性領域上に跨るように形成され,前記素子活性領域上に凹部を有するとともに,前記素子分離構造に達する開孔部を有しており,複数の前記素子活性領域のそれぞれに形成されてなる島状の電荷蓄積膜である浮遊ゲート」に相当する。

・引用発明においては,「フローティングゲート4は」「フローティングゲート4の周囲を覆う」「絶縁膜3により半導体基板1及びコントロールゲート5にも電気的に接続されていない構造となって」おり,また,「フローティングゲート4上面に凹凸を設け,フローティングゲート4の表面積を増加させることにより,フローティングゲート4-コントロールゲート5間の容量を増大させ」たものであるから,引用発明の「フローティングゲート4の周囲を覆う絶縁膜3及びコントロールゲート5」は,それぞれ本願補正発明の「前記開孔部の内面を含む前記浮遊ゲートの表面を覆うように形成された誘電体膜」,及び「前記誘電体膜上に形成され,前記浮遊ゲートと容量結合してなる第2の導電膜である制御ゲート」に相当する。

従って,引用発明と本願補正発明とは,
「半導体基板上の全面に素子分離構造が形成されて画定された複数の素子活性領域を備えた半導体装置であって,
前記素子分離構造上から前記素子活性領域上に跨るように形成され,前記素子活性領域上に凹部を有するとともに,前記素子分離構造に達する開孔部を有しており,複数の前記素子活性領域のそれぞれに形成されてなる島状の電荷蓄積膜である浮遊ゲートと,
前記開孔部の内面を含む前記浮遊ゲートの表面を覆うように形成された誘電体膜と,
前記誘電体膜上に形成され,前記浮遊ゲートと容量結合してなる第2の導電膜である制御ゲートとを備えることを特徴とする半導体装置。」
である点で一致する。

一方両者は,以下の各点で相違する。
《相違点1》
本願補正発明は,「半導体基板上の全面に素子分離構造が形成されて画定された複数の素子活性領域を備え」るが,引用発明は「半導体基板上に素子分離構造が形成されて画定された複数の素子活性領域を備え」ることに対応する構成は備えるものの,「半導体基板上の全面に素子分離構造が形成され」る構成までは備えない点。

《相違点2》
本願補正発明においては,「浮遊ゲート」について,「第1の開口と第2の開口とを有するマスクパターンをマスクとして第1の導電膜をエッチングすることにより形成され,前記第2の開口の幅は,該第1の開口に露出した第1の導電膜がエッチング除去されても該第1の導電膜が前記第2の開口の底面に残されるように前記第1の開口の幅の半分未満であり,前記第1の開口において前記開孔部が形成され,前記第2の開口において前記凹部が形成される」構成を備えるのに対して,引用発明はこのような構成は備えない点。

(4)判断
上記各相違点について検討する。
《相違点1について》
一般に,集積回路を構成するにあたり,トランジスタなどの能動素子を配置する活性領域を複数箇所設けるとともに,当該複数箇所設けられた活性領域の外は,素子分離領域として素子分離構造を設ける部分とすることは,従来より周知の技術である。
そして,引用発明は「メモリトランジスタが,半導体基板1上において繰り返し配置されてメモリアレイが形成された不揮発性半導体記憶装置」であるから,「メモリトランジスタ」が配置される領域,すなわち本願補正発明の「素子活性領域」に相当する領域以外は,本願補正発明の「素子分離構造」に相当する「フィールド酸化膜2」を設けることにより,相違点1に係る「半導体基板上の全面に素子分離構造が形成されて画定された複数の素子活性領域」を備えるようにすることは,当業者が適宜になし得たことである。
よって,相違点1は,当業者が適宜になし得た範囲に含まれる程度のものである。

《相違点2について》
前記第2の4(2)のイ,ウに記したとおり,引用例2及び引用例3には,個々のキャパシタ電極を画定するマスクに,マイクロローディング効果によってエッチング速度の低下する大きさの窓を設けて,前記キャパシタ電極の画定と同じ工程で,各キャパシタ電極の表面に凹部を設けて電極の表面積を増加させることで,工程を追加することなく,静電容量を増加させる技術が示されているといえる。
ところで,引用発明においては,「上面に凹凸を形成され」,「フィールド酸化膜2上にまで延在し,フィールド酸化膜2上において,フィールド酸化膜2まで達する開口によって分離されて」いる「フローティングゲート4」が,具体的にどのように形成されたものかは特定されていないが,引用発明における「フローティングゲート4」は,その「上面に凹凸を設け,フローティングゲート4の表面積を増加させることにより,フローティングゲート4-コントロールゲート5間の容量を増大させ」るものである。また,一般に半導体装置を製造するにあたり,工程数を低減させることは不断の技術課題といえるものである。それゆえ,引用発明において「フローティングゲート4」を形成するにあたり,上記引用例2及び3に記載された技術を用いることは当業者が適宜になし得たことである。
その際,引用例2における,「例えば,図2(a)に平面図で,図2(b)に断面図で示した2μmのラインアンドスペースのパターンでは,図2(c)に示したエッチングレートとラインアンドスペースパターンの図で分かるように,第1のポリSi膜9のエッチングレートが約 3,000Å/min であるのに対して, 本発明の一実施例で採用した0.35μmのラインアンドスペースのパターンではパターンとパターンの間の穴は,約 1,300Å/min とエッチングレートが約1/3に低下する」(段落【0020】),及び,「厚さが4,000 Åの第1のポリSi膜9のラインパターンの中を3,000 Åの深さBにエッチングしている間に, 蓄積電極9'を画定するラインアンドスペースの外側Aはオーバーエッチングにより, 完全にエッチングが完了することとなり, 図3(c)に示す蓄積電極9'が形成でき」(段落【0021】)との記載から,隣のキャパシタとの間隔をあけるためのマスクの開口幅については2μm程度とするとともに,上面に凹部を設けるためのマスクの開口幅は前記2μmの半分未満の0.35μm程度とすることは,マイクロローディング効果によるエッチング速度低下の有無を確実に発現させるために,当業者が当然に選択できる程度の値といえる。
よって,引用発明において上記引用例2及び3に記載された発明を適用して,相違点2に係る,「浮遊ゲート」について,「第1の開口と第2の開口とを有するマスクパターンをマスクとして第1の導電膜をエッチングすることにより形成され,前記第2の開口の幅は,該第1の開口に露出した第1の導電膜がエッチング除去されても該第1の導電膜が前記第2の開口の底面に残されるように前記第1の開口の幅の半分未満であり,前記第1の開口において前記開孔部が形成され,前記第2の開口において前記凹部が形成される」構成を備えるようにすることは,当業者が適宜になし得た範囲に含まれる程度のものである。

(5)小括
以上のとおり,本願補正発明は,周知技術を勘案して,引用発明及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。
よって,本願補正発明は,特許出願の際独立して特許を受けることができない。

5 むすび
したがって,本件補正は,特許法第17条の2第3項の規定に違反するものであり,仮にそうでないとしても,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する特許法第126条第5項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
平成24年6月25日にされた手続補正は,上記のとおり却下されたので,本願の請求項1に係る発明は,平成23年11月29日にされた手続補正により補正された明細書,特許請求の範囲及び図面の記載から見て,その請求項1に記載された事項により特定される以下のとおりのものである。(以下「本願発明」という。)

「【請求項1】
半導体基板上に素子分離構造が形成されて画定された複数の素子活性領域を備えた半導体装置であって,
前記素子分離構造上から前記素子活性領域上に跨るように形成され,前記素子活性領域上に凹部を有するとともに,前記素子分離構造に達する開孔部を有しており,複数の前記素子活性領域のそれぞれに形成されてなる島状の電荷蓄積膜である浮遊ゲートであって,第1の開口と第2の開口とを有するマスクパターンをマスクとして第1の導電膜をエッチングすることにより形成され,前記第2の開口の幅は,該第1の開口に露出した第1の導電膜がエッチング除去されても該第1の導電膜が前記第2の開口の底面に残されるように前記第1の開口の幅の半分未満であり,前記第1の開口において前記開孔部が形成され,前記第2の開口において前記凹部が形成される,浮遊ゲートと,
前記開孔部の内面を含む前記浮遊ゲートの表面を覆うように形成された誘電体膜と,
前記誘電体膜上に形成され,前記浮遊ゲートと容量結合してなる第2の導電膜である制御ゲートとを備えることを特徴とする半導体装置。」

2 引用発明
引用発明は,前記第2の4「(2)刊行物に記載された発明」に記載したとおりのものである。

3 対比・判断
前記第2「1 本件補正の内容」?第2「3 補正の目的の適否及び新規事項の追加の有無についての検討」において記したように,本願補正発明は,本件補正前の請求項1の発明特定事項である「半導体基板上に素子分離構造が形成されて画定された複数の素子活性領域を備えた半導体装置であって」について,補正後の「半導体基板上の全面に素子分離構造が形成されて画定された複数の素子活性領域を備えた半導体装置であって」として,技術的に限定を付したものである。言い換えると,本願発明は,本願補正発明から前記限定を除いたものである。
そうすると,本願発明の構成要件をすべて含み,これをより限定したものである本願補正発明が,前記第2の4「(3)補正発明と引用発明との対比」?第2の4「(5)小括」において検討したとおり,周知技術を勘案して,引用発明及び引用例2及び3に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,本願発明も当然に,当業者が容易に発明をすることができたものである。
よって,本願発明は特許法第29条第2項の規定により特許を受けることができない。

第4 むすび
以上のとおりであるから,本願は,他の請求項に係る発明について検討するまでもなく,拒絶すべきものである。
よって,結論のとおり審決する。
 
審理終結日 2013-05-17 
結審通知日 2013-05-21 
審決日 2013-06-10 
出願番号 特願2008-64132(P2008-64132)
審決分類 P 1 8・ 561- Z (H01L)
P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 正山 旭  
特許庁審判長 北島 健次
特許庁審判官 早川 朋一
近藤 幸浩
発明の名称 半導体装置  
代理人 伊東 忠彦  
代理人 伊東 忠重  
代理人 大貫 進介  

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