拒絶査定不服の審決｜不服2012-13823 - 特許審決データベース

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審決分類	審判査定不服 5項独立特許用件特許、登録しない。 H01L 審判査定不服 2項進歩性特許、登録しない。 H01L
管理番号	1281126
審判番号	不服2012-13823
総通号数	168
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2013-12-27
種別	拒絶査定不服の審決
審判請求日	2012-07-19
確定日	2013-11-05
事件の表示	特願2006-93578「低電圧用の半導体メモリ装置」拒絶査定不服審判事件〔平成18年10月19日出願公開、特開2006-287225〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1.手続の経緯本願は、平成18年3月30日(パリ条約に基づく優先権主張 2005年3月31日、大韓民国)の特許出願であって、平成23年12月2日付けの拒絶理由通知に対して平成24年3月5日に意見書及び手続補正書が提出されたが、同年3月16日付けで拒絶査定がなされた。それに対して、同年7月19日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年12月17日付けで審尋がなされ、平成25年3月15日に回答書が提出された。第2.補正の却下の決定【補正の却下の決定の結論】平成24年7月19日に提出された手続補正書による補正を却下する。【理由】 1.補正の内容平成24年7月19日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?21を補正して、補正後の特許請求の範囲の請求項1?21とするものであり、補正前後の請求項1は各々次のとおりである。 (補正前) 「【請求項1】折り返しビットライン構造を有し、電源電圧と接地電圧とが印加されて動作する半導体メモリ装置において、複数備わったビットライン対のうち、選択された第1ビットラインまたは第1ビットラインバーにデータ信号を印加する第1セルアレイと、プリチャージ区間に前記第1セルアレイに備わった第1ビットラインと第1ビットラインバーの電圧レベルを等価化させるための第2導電型チャネルを有する第1プリチャージ用のMOSトランジスタが配置された第1導電型の第1ウェルと、前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第1導電型チャネルを有する第1センスアンプ用のMOSトランジスタと、前記第1ビットライン及び前記第1ビットラインバーと前記センスアンプ用のMOSトランジスタとを接続または分離するための第1導電型チャネルを有する第1接続用のMOSトランジスタが配置された第2導電型の第1ウェルと、前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第2導電型チャネルを有する第2センスアンプ用のMOSトランジスタが配置された第1導電型の第2ウェルとを備えることを特徴とする半導体メモリ装置。」 (補正後) 「【請求項1】折り返しビットライン構造を有し、電源電圧と接地電圧とが印加されて動作する半導体メモリ装置において、複数備わったビットライン対のうち、選択された第1ビットラインまたは第1ビットラインバーにデータ信号を印加する第1セルアレイと、プリチャージ区間に前記第1セルアレイに備わった第1ビットラインと第1ビットラインバーの電圧レベルを等価化させるための第2導電型チャネルを有する第1プリチャージ用のMOSトランジスタが配置された第1導電型の第1ウェルと、前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第1導電型チャネルを有する第1センスアンプ用のMOSトランジスタと、前記第1ビットライン及び前記第1ビットラインバーと前記第1センスアンプ用のMOSトランジスタとを接続または分離するための第1導電型チャネルを有する第1接続用の第1MOSトランジスタ及び第2MOSトランジスタが配置された第2導電型の第1ウェルと、前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第2導電型チャネルを有する第2センスアンプ用のMOSトランジスタが配置された第1導電型の第2ウェルと、を備え、前記第1導電型の第1ウェル及び第1導電型の第2ウェルと、前記第2導電型の第1ウェルとは、それぞれ互いに異なるバルク電圧を印加されることを特徴とする半導体メモリ装置。」 2.補正事項の整理本件補正による補正事項を整理すると次のとおりである。 (1)補正事項1 補正前の請求項1の「前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第1導電型チャネルを有する第1センスアンプ用のMOSトランジスタと、前記第1ビットライン及び前記第1ビットラインバーと前記センスアンプ用のMOSトランジスタとを接続または分離するための第1導電型チャネルを有する第1接続用のMOSトランジスタが配置された第2導電型の第1ウェルと、」を、「前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第1導電型チャネルを有する第1センスアンプ用のMOSトランジスタと、前記第1ビットライン及び前記第1ビットラインバーと前記第1センスアンプ用のMOSトランジスタとを接続または分離するための第1導電型チャネルを有する第1接続用の第1MOSトランジスタ及び第2MOSトランジスタが配置された第2導電型の第1ウェルと、」と補正して、補正後の請求項1とすること。 (2)補正事項2 補正前の請求項1の「前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第2導電型チャネルを有する第2センスアンプ用のMOSトランジスタが配置された第1導電型の第2ウェルとを備えること」を、「前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第2導電型チャネルを有する第2センスアンプ用のMOSトランジスタが配置された第1導電型の第2ウェルと、を備え、前記第1導電型の第1ウェル及び第1導電型の第2ウェルと、前記第2導電型の第1ウェルとは、それぞれ互いに異なるバルク電圧を印加されること」と補正して、補正後の請求項1とすること。 (3)補正事項3 補正前の請求項6の「記第2導電型の第1ウェルは、前記第2ビットライン及び前記第2ビットラインバーと前記第1及び第2センスアンプ用のMOSトランジスタを接続または分離するための第1導電型チャネルを有する第2接続用のMOSトランジスタが配置されること」を、「前記第2導電型の第1ウェルは、前記第2ビットライン及び前記第2ビットラインバーと前記第1及び第2センスアンプ用のMOSトランジスタを接続または分離するための第1導電型チャネルを有する第2接続用の第3MOSトランジスタ及び第4MOSトランジスタが配置されること」と補正して、補正後の請求項6とすること。 (4)補正事項4 補正前の請求項13の「前記ビットラインセンスアンプをなすMOSトランジスタのうち、第2導電型チャネルを有する第2センスアンプ用のMOSトランジスタが配置された第4ウェルとを備えること」を、「前記ビットラインセンスアンプをなすMOSトランジスタのうち、第2導電型チャネルを有する第2センスアンプ用のMOSトランジスタが配置された第4ウェルと、を備え、前記第1ウェルないし第4ウェルは、それぞれ互いに異なるバルク電圧を印加されること」と補正して、補正後の請求項13とすること。 3.新規事項の追加の有無、及び補正の目的の適否についての検討 (1)補正事項1について補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0090段落等に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。また、補正事項1は、補正前の請求項1に係る発明の発明特定事項である「第1接続用のMOSトランジスタ」に対して技術的限定を加えるものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。 (2)補正事項2について補正事項2により補正された部分は、当初明細書の0196段落等に記載されているものと認められるから、補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。また、補正事項2は、補正前の請求項1に係る発明の発明特定事項である「第1導電型の第1ウェル」、「第1導電型の第2ウェル」及び「第2導電型の第1ウェル」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。したがって、補正事項2は、特許法第17条の2第4項に規定する要件を満たす。 (3)補正事項3について補正事項3により補正された部分は、当初明細書の0188段落等に記載されているものと認められるから、補正事項3は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項3は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。また、補正事項3は、補正前の請求項6に係る発明の発明特定事項である「第2接続用のMOSトランジスタ」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。したがって、補正事項3は、特許法第17条の2第4項に規定する要件を満たす。 (4)補正事項4について補正事項4により補正された部分は、当初明細書の0196段落等に記載されているものと認められるから、補正事項4は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項4は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。また、補正事項4は、補正前の請求項13に係る発明の発明特定事項である「第1ウェル」ないし「第4ウェル」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。したがって、補正事項4は、特許法第17条の2第4項に規定する要件を満たす。 (5)新規事項の追加の有無、及び補正の目的の適否についてのまとめ以上検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たす。そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。 4.独立特許要件についての検討 (1)補正後の発明本願の本件補正による補正後の請求項1?21に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?21に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される上記1.の「(補正後)」の箇所に記載したとおりのものであって、再掲すると次のとおりである。「【請求項1】折り返しビットライン構造を有し、電源電圧と接地電圧とが印加されて動作する半導体メモリ装置において、複数備わったビットライン対のうち、選択された第1ビットラインまたは第1ビットラインバーにデータ信号を印加する第1セルアレイと、プリチャージ区間に前記第1セルアレイに備わった第1ビットラインと第1ビットラインバーの電圧レベルを等価化させるための第2導電型チャネルを有する第1プリチャージ用のMOSトランジスタが配置された第1導電型の第1ウェルと、前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第1導電型チャネルを有する第1センスアンプ用のMOSトランジスタと、前記第1ビットライン及び前記第1ビットラインバーと前記第1センスアンプ用のMOSトランジスタとを接続または分離するための第1導電型チャネルを有する第1接続用の第1MOSトランジスタ及び第2MOSトランジスタが配置された第2導電型の第1ウェルと、前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第2導電型チャネルを有する第2センスアンプ用のMOSトランジスタが配置された第1導電型の第2ウェルと、を備え、前記第1導電型の第1ウェル及び第1導電型の第2ウェルと、前記第2導電型の第1ウェルとは、それぞれ互いに異なるバルク電圧を印加されることを特徴とする半導体メモリ装置。」 (2)引用刊行物に記載された発明 (2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2000-77628号公報(以下「引用例」という。)には、図1?13とともに次の記載がある(ここにおいて、下線は当合議体が付与したものである。以下同じ。)。 a.「【0001】【発明の属する技術分野】この発明は、半導体記憶装置のウェル構造に関する。【0002】【従来の技術】半導体記憶装置、例えばDRAMのメモリセルアレイは通常、複数のブロック又はサブセルアレイに分割され、それぞれのサブセルアレイに複数のメモリセルが配列形成される。隣接する2個のサブセルアレイの間にそれぞれ1個のセンスアンプを挿入して構成された共有センスアンプ方式のDRAMでは、各々2個の隣接するサブセルアレイのビット線に対して共有センスアンプが選択的に接続される。この種のDRAMにおいて、隣接する2個のサブセルアレイの間にあってセンスアンプ回路を主体とする回路が形成される領域を以下の説明ではセンスアンプ回路領域という。図1は、その様な従来のDRAMのセンスアンプ回路領域のウェル構造を示している。図において、ビット線方向に隣接する二つのサブセルアレイMCA1,MCA2は、ｐ型シリコン基板Pｓｕbに形成されたｐ型ウェルPWC1,PWC2中に形成される。センスアンプ回路領域SAには、n型ウェルNW1とこれを挟んで配置された2個のｐ型ウェルPW1,PW2を有する。サブセルアレイMCA1,MCA2が形成されるｐ型ウェルPWC1,PWC2は、ｐ型基板Pｓｕb及びセンスアンプ回路領域SAのｐ型ウェルPW1,PW2から分離するために、夫々n型ウェルNWB1,NWB2内に形成されている。【0003】ｐ型ウェルPWC1,PWC2の分離のためにn型ウェルNWB1,NWB2が設けられる理由は、一般にサブセルアレイMCA1,MCA2が形成されるｐ型ウェルPWC1,PWC2と、センスアンプ回路領域SAのｐ型ウェルPW1,PW2とを異なる電位に設定する必要があるためである。具体的には、前者は、電荷保持特性の改善やメモリセル接合容量低減のために一般に負電位に設定され、後者は接地電位とされる。このため図1に示したように、基板構造としてｐ型シリコン基板を用いた3重ウェル構造とするのが一般的である。図2は、図1に示すウェル構造の基板に配置される回路構成を示している。サブセルアレイMCA1,MCA2には、ビット線対BL1,bBL1、BL2,bBL2とワード線WL1、WL2,WL3,WL4が直交して配置され、それらの各交差部にダイナミック型メモリセルMCが配置される。センスアンプ回路SAは、NMOSトランジスタを用いたフリップフロップ型センスアンプ(以下、NMOSセンスアンプという)NSAと、PMOSトランジスタを用いたフリップフロップ型センスアンプ(以下、PMOSセンスアンプという)PSAとから構成される。NMOSセンスアンプNSAは、ｐ型ウェルPW2に、PMOSセンスアンプPSAはn型ウェルNW1にそれぞれ形成される。さらにｐ型ウェルPW2には、NMOSセンスアンプNSAと共に、カラム選択ゲートDQGが設けられる。またn型ウェルPW1には、ビット線イコライズ回路EQLが配置される。ｐ型ウェルPW1,PW2のそれぞれサブセルアレイMCA1,MCA2に最も近い部分にはそれぞれ、サブセルアレイMCA1,MCA2のビット線対(BL1,bBL1),(BL2,bBL2)と、センスアンプ回路領域SAのビット線対BL12,bBL12との接続、非接続を切り替えるための切り替えスイッチ回路Phiｔ1,Phiｔ2が設けられる。」 b.「【0005】【発明が解決しようとする課題】このように、従来の半導体記憶装置では、個々のサブセルアレイ領域のｐ型ウェルを他のｐ型ウェルから分離するために用いられる複数のn型ウェルには素子が形成されないため、その面積が無駄になる。特にメモリセルアレイの分割数が多くなる程、ウェル分離に要する面積が大きくなり、これがチップ面積の有効利用を妨げている。この発明は、上記事情を考慮してなされたもので、ウェル構造を単純化すると共に、チップ面積の有効利用を可能とした半導体記憶装置を提供することを目的とする。」 c.「【0009】【発明の実施の形態】以下、図面を参照して、この発明の実施の形態を説明する。なお、ここでは半導体記憶装置としてDRAMを挙げて説明するが、本発明の適用はこれに限られない。図3は、この発明が適用されるDRAMの要部ブロック構成を示している。DRAMは、メモリセルアレイ1、外部アドレスADRを取り込むアドレスバッファ2、取り込んだアドレスをデコードしてワード線及びビット線選択を行うロウデコーダ3及びカラムデコーダ4、メモリセルデータを外部入出力端子I/Oに取り出すためのデータバッファ5を有する。図示のようにメモリセルアレイ1は、複数のサブセルアレイMCA1,MCA2,…,MCAnに分割されている。この実施の形態のDRAMは共有センスアンプ方式であって、各サブセルアレイMCAの間がセンスアンプ回路領域SAとなる。図4?図6は、図3のメモリセルアレイ1におけるビット線方向に隣接する二つのサブセルアレイイMCA1,MCA2とこれらの間のセンスアンプ回路領域SAの部分(図3に破線で示す領域A)に着目したビット線方向のウェル断面構造の3つの例を示している。なお以下の実施の形態は全て、一導電型としてｐ型、反対導電型としてn型を用いている。【0010】図4は、n型シリコン基板Nｓｕbを用いて、第1,第2のサブセルアレイMCA1,MCA2の領域にそれぞれ、第1,第2のｐ型ウェルPWC1,PWC2が形成されている。これらのｐ型ウェルPWC1,PWC2の間のセンスアンプ回路領域SAには、ｐ型ウェルPWC1,PWC2とは分離された第3のｐ型ウェルPW1と、これらのｐ型ウェルPWC1,PWC2,PW1の間に配置された第1及び第2のn型ウェルNWB1,NWB2とが夫々ほぼ同じ深さのウエルとして形成されている。図5の例は、ｐ型シリコン基板Pｓｕbを用いた場合のウェル構造である。サブセルアレイMCA1,MCA2のｐ型ウェルPWC1,PWC2と、これらを取り囲むn型ウェルNWB1,NWB2とは二重拡散により形成される。n型ウェルNWB1,NWB2の間にｐ型ウェルPW1が形成されている。これによりｐ型ウェルPWC1,PWC2は、ｐ型ウェルPW1と分離される。サブセルアレイMCA1,MCA2の領域は、ｐ型基板Pｓｕb、n型ウェル(NWB1,NWB2)及びｐ型ウェル(PWC1,PWC2)の3重ウェル構造となる。図6の例は、図5の例の変形例である。ｐ型ウェルPWC1,PWC2の直下に予めn型不純物を高加速エネルギーイオン注入により打ち込んで、n型ウェルNWM1,NWM2が形成される。これらのn型ウェルNWM1,NWM2の上にｐ型ウェルPWC1,PWC2が形成される。更に、ｐ型ウェルPWC1,PWC2の側面を覆うようにn型ウェルNWB1,NWB2が形成される。」 d.「【0011】図7は、以上のようなP型のサブセルアレイ領域PWC1,PWC2の間にビット線方向に順次配置された図4乃至図6に示したN型-P型-N型のウェル構造を持つセンスアンプ回路領域SAに形成される具体的な回路構成を示している。これらのウエルの配置順序は、図4-図6に示した通りすべて同じであるから、以下の説明はこれらのいずれのウエル構成にも適用できる。サブセルアレイMCA1,MCA2の構成は、従来と同様である。センスアンプ回路は、ｐ型ウェルPW1に配置されたNMOSセンスアンプNSAと、これに隣接してn型ウェルNWB1に配置されたPMOSセンスアンプPSAとから構成されている。NMOSセンスアンプNSAは、二つのNMOSトランジスタQ5,Q6により構成されたフリップフロップ型センスアンプである。NMOSトランジスタQ5,Q6のソースは共通に活性化信号線VbSANに接続され、ドレインはそれぞれビット線BL12,bBL12に接続され、ゲートはそれぞれビット線bBL12,BL12に接続されている。PMOSセンスアンプPSAは、二つのPMOSトランジスタQ3,Q4により構成されたフリップフロップ型センスアンプである。PMOSトランジスタQ3,Q4のソースは共通に活性化信号線VSAPに接続され、ドレインはそれぞれビット線BL12,bBL12に接続され、ゲートはそれぞれビット線bBL12,BL12に接続されている。【0012】ビット線イコライズ回路EQLは、二つのプリチャージ用PMOSトランジスタQ10,Q11と、イコラズ用PMOSトランジスタQ9により構成されて、n型ウェルNWB2に配置されている。プリチャージ用PMOSトランジスタQ10,Q11のソースは共通にプリチャージ用電源線VBLに接続され、ドレインはそれぞれビット線BL12,bBL12に接続され、ゲートは共通にイコライズ信号線VEQLに接続されている。イコライズ用PMOSトランジスタQ9は、ゲートがイコライズ信号線VEQLに接続されて、ビット線BL12,bBL12間を短絡するように設けられている。左側のn型ウェルNWB1のPMOSセンスアンプPSAの外側(即ちサブセルアレイMCA1に近い側)に、サブセルアレイMCA1とセンスアンプ回路PSA、NSAの接続、非接続を切り替えるための切り替えスイッチ回路Phiｔ1が配置されている。即ち、切り替えスイッチ回路Phiｔ1は、サブセルアレイMCA1内のビット線BL1,bBL1とセンスアンプ回路領域SA内のヒット線BL12,bBL12の間に介挿されたPMOSトランジスタQ2,Q1により構成されている。これらPMOSトランジスタQ2,Q1のゲートは共通に切り替え制御線VPT1に接続され、同時にオンオフ制御される。【0013】右側のn型ウェルNWB2のビット線イコライズ回路EQLの外側(即ちサブセルアレイMCA2に近い側)には同様に、サブセルアレイMCA2とセンスアンプ回路PSA、NSAの接続、非接続を切り替えるための切り替えスイッチ回路Phiｔ2が配置されている。この切り替えスイッチ回路Phiｔ2は、サブセルアレイMCA2内のビット線BL2,bBL2とセンスアンプ回路領域SA内のビット線BL12,bBL12の間に介挿されたPMOSトランジスタQ12,Q13により構成されている。これらPMOSトランジスタQ12,Q13のゲートは共通に切り替え制御線VPT2に接続される。サブセルアレイMCA1又はMCA2からセンスアンプのビット線BL12,bBL12に読み出されたビット線データをデータ線DQ,bDQに取り出すカラム選択ゲート(データ線トランスファゲート)DQGは、ｐ型ウェルPW1に配置されている。このカラム選択ゲートDQGは、ソース、ドレインの一方がそれぞれビット線BL12,bBL12に接続され、他方がそれぞれデータ線DQ,bDQに接続され、ゲートが共通にカラム選択線CSLにより駆動されるNMOSトランジスタQ7,Q8により構成される。」 e.「【0018】なお図9の構成において、PMOSセンスアンプPSAとプリチャージ回路PRCHの入れ替えが可能である。図10は、図9の実施の形態に対して、プリチャージ回路PRCHの部分に、図8の実施の形態と同様に電流制限用PMOSトランジスタQ14を付加した実施の形態である。図9、図10の実施の形態では、NMOSトランジスタQ9と、PMOSトランジスタQ10,Q11とを同時にオン,オフ制御するために、信号線VEQLNと信号線VEQNPとに同時に制御信号を与えるほかは図7の実施の形態と同じであるから、これ以上の説明は省略する。また、ここまでの実施の形態では、センスアンプ回路領域SAに、切り替えスイッチ回路Phiｔ1,Phiｔ2に挟まれた状態で一つのビット線イコライズ回路EQLを設けている。しかし、切り替えスイッチ回路Phiｔ1,Phiｔ2がデータセンス時のみオンとなるノーマリ・オフのモードで制御される場合には、切り替えスイッチ回路Phiｔ1,Phiｔ2の外側、即ち切り替えスイッチ回路Phiｔ1,Phiｔ2と、これらに対応するサブセルアレイMCA1,MCA2との間にも、それぞれビット線イコライズ回路を設けることが必要であり、合計3個になる。【0019】図11は、その様な実施の形態を示している。即ち、図7の実施の形態と同様に、切り替えスイッチ回路Phiｔ1,Phiｔ2の間に位置するように、第1のビット線イコライズ回路EQL1がn型ウェルNWB2に配置される。左側のn型ウェルNWB1の切り替えスイッチ回路Phiｔ1の外側には、第2のビット線イコライズ回路EQL2が配置される。更に、右側のn型ウェルNWB2の切り替えスイッチ回路Phiｔ2の外側にも、第3のビット線イコライズ回路EQL3が配置される。図11の実施の形態において、例えばサブセルアレイMCA1からデータを読み出す場合には、切り替えスイッチPhiｔ1,Phiｔ2がノーマリ・オフであるから、3個のイコライズ回路EQL1-EQL3がともに駆動され、すべてのビット線の電位がイコライズされる。この状態でワード線WL1又はWL2に読み出し信号が供給され、同時に切り替え回路Phiｔ1がオンになると、メモリセルMC1又はMC2から読み出されたデータがセンスアンプ回路PSA,NSAに供給されて増幅される。この増幅されたデータによってメモリセルMC1又はMC2がリフレッシュされるとともに、カラム選択ゲートDQGが選択されると、データが外部に出力される。【0020】図12(a)、12(b)はそれぞれ、図11の実施の形態におけるn型ウェルNWB1,NWB2内の具体回路構成を示している。基本的には図7の実施の形態と同様である。第2のビット線イコライズ回路EQL2は、プリチャージ用PMOSトランジスタQ16,Q17とイコライズ用PMOSトランジスタQ15により構成される。第3のビット線イコライズ回路EQL3も同様に、プリチャージ用PMOSトランジスタQ20,Q21とイコライズ用PMOSトランジスタQ19により構成される。この実施の形態の場合、第1のビット線イコライズ回路EQL1は、センスアンプ回路領域SA内のビット線BL12,bBL12のプリチャージ/イコライズを行う。第2のビット線イコライズ回路EQL2は、サブセルアレイMCA1のビット線BL1,bBL1のプリチャージ/イコライズを行う。第3のビット線イコライズ回路EQL3は、サブセルアレイMCA2のビット線BL2,bBL2のプリチャージ/イコライズを行う。図13(a),13(b)は、図12(a)、12(b)を変形した実施の形態である。3つのビット線イコライズ回路EQL1?EQL3にそれぞれ、図8の実施の形態で示したと同様に、電流制限用PMOSトランジスタQ14,Q18,Q22を付加している。」 (2-2)ここにおいて、0019段落及び0020段落並びに図11及び12に記載された実施の形態に係るウェル構造を備えた半導体記憶装置(以下「引用例の半導体記憶装置」という。)に注目する。他の実施の形態について記載された図4、7及び10等の記載も参照しつつ、0019段落及び0020段落の記載並びに図11及び12の記載をみると、引用例の半導体記憶装置は、次の構成を備えているものと認められる。 a.ビット線BL1及びbBL1を備えたサブセルアレイMCA1、並びにビット線BL2及びbBL2を備えたサブセルアレイMCA2を備えている。 b.ビット線BL1及びbBL1に、PMOSトランジスタQ15?Q17から構成される第2のビット線イコライズ回路EQL2、並びにPMOSトランジスタQ1及びQ2から構成される切り替えスイッチ回路Phiｔ1の一端が接続されており、ビット線BL2及びbBL2に、PMOSトランジスタQ19?Q21から構成される第3のビット線イコライズ回路EQL3、並びにPMOSトランジスタQ12及びQ13から構成される切り替えスイッチ回路Phiｔ2の一端が接続されている。 c.切り替えスイッチ回路Phiｔ1及びPhiｔ2の他端に、PMOSトランジスタQ3及びQ4から構成されるセンスアンプ回路PSA、NMOSトランジスタQ5及びQ6から構成されるセンスアンプ回路NSA、NMOSトランジスタQ7及びQ8から構成されるカラム選択ゲートDQG、並びにPMOSトランジスタQ9?11から構成される第1のビット線イコライズ回路EQL1が接続されている。 d.サブセルアレイMCA1は、第1のｐ型ウェルPWC1に配置され、第2のビット線イコライズ回路EQL2、切り替えスイッチ回路Phiｔ1及びセンスアンプ回路PSAは、第1のｐ型ウェルPWC1と隣接する第1のn型ウェルNWB1に配置され、センスアンプ回路NSA及びカラム選択ゲートDQGは、第1のn型ウェルNWB1と隣接する第3のｐ型ウェルPW1に配置され、第1のビット線イコライズ回路EQL1、切り替えスイッチ回路Phiｔ2及び第3のビット線イコライズ回路EQL3は、第3のｐ型ウェルPW1と隣接する第2のn型ウェルNWB2に配置され、サブセルアレイMCA2は、第2のn型ウェルNWB2と隣接する第2のｐ型ウェルPWC2に配置されている。 (2-3)そして、引用例においては、「P型」、「N型」を表す符号として、「PMOSトランジスタ」、「ｐ型ウェル」のように、大文字と小文字の両方が用いられていて紛らわしいので、これを大文字(「P」及び「N」)に統一して記述することにすると、引用例には、次の発明(以下「引用発明」という。)が記載されているものと認められる。「ビット線BL1及びbBL1を備えたサブセルアレイMCA1、並びにビット線BL2及びbBL2を備えたサブセルアレイMCA2とを備えた半導体記憶装置において、ビット線BL1及びbBL1に接続された、PMOSトランジスタQ15?Q17から構成される第2のビット線イコライズ回路EQL2、並びにビット線BL1及びbBL1に一端が接続された、PMOSトランジスタQ1及びQ2から構成される切り替えスイッチ回路Phiｔ1と、ビット線BL2及びbBL2に接続された、PMOSトランジスタQ19?Q21から構成される第3のビット線イコライズ回路EQL3、並びにビット線BL2及びbBL2に一端が接続された、PMOSトランジスタQ12及びQ13から構成される切り替えスイッチ回路Phiｔ2と、切り替えスイッチ回路Phiｔ1及びPhiｔ2の他端に接続された、PMOSトランジスタQ3及びQ4から構成されるセンスアンプ回路PSA、NMOSトランジスタQ5及びQ6から構成されるセンスアンプ回路NSA、NMOSトランジスタQ7及びQ8から構成されるカラム選択ゲートDQG、並びにPMOSトランジスタQ9?11から構成される第1のビット線イコライズ回路EQL1と、を備え、サブセルアレイMCA1は、第1のP型ウェルPWC1に配置され、第2のビット線イコライズ回路EQL2、切り替えスイッチ回路Phiｔ1及びセンスアンプ回路PSAは、第1のP型ウェルPWC1と隣接する第1のN型ウェルNWB1に配置され、センスアンプ回路NSA及びカラム選択ゲートDQGは、第1のN型ウェルNWB1と隣接する第3のP型ウェルPW1に配置され、第1のビット線イコライズ回路EQL1、切り替えスイッチ回路Phiｔ2及び第3のビット線イコライズ回路EQL3は、第3のP型ウェルPW1と隣接する第2のN型ウェルNWB2に配置され、サブセルアレイMCA2は、第2のN型ウェルNWB2と隣接する第2のP型ウェルPWC2に配置されている半導体記憶装置。」 (3)補正発明と引用発明との対比 (3-1)引用発明「半導体記憶装置」は、補正発明の「半導体メモリ装置」に相当する。そして、引用発明の「半導体記憶装置」は、各「サブセルアレイ」が「ビット線BL1及びbBL1」という2個のビット線を備える構造となっているから、引用発明の「半導体記憶装置」が、補正発明の「半導体メモリ装置」と同様に、「折り返しビットライン構造」を有していることは明らかである。したがって、補正発明と引用発明とは、「『折り返しビットライン構造を有』する『半導体メモリ装置』」である点で一致する。 (3-2)引用発明の「ビット線BL1」、「『ビット線』『bBL1』」、「サブセルアレイMCA1」は、各々補正発明の「第1ビットライン」、「第1ビットラインバー」、「第1セルアレイ」に相当する。また、引用発明の「P型」、「N型」は、各々補正発明の「第1導電型」、「第2導電型」に相当する。さらに、引用発明において、「サブセルアレイMCA1」が、選択された「ビット線BL1」又は「『ビット線』『bBL1』」にデータ信号を印加する機能を有することは、当業者にとって自明である。そして、引用発明においては、「サブセルアレイMCA1」は、「第1のP型ウェルPWC1に配置され」る構成となっているから、引用発明の「第1のP型ウェルPWC1」は、補正発明の「第1導電型の第1ウェル」に相当する。したがって、補正発明と引用発明とは、「『複数備わったビットライン対のうち、選択された第1ビットラインまたは第1ビットラインバーにデータ信号を印加する第1セルアレイ』『が配置された第1導電型の第1ウェル』」を備える点で一致する。 (3-3)引用発明の「第2のビット線イコライズ回路EQL2」に含まれる「PMOSトランジスタQ15」が、プリチャージ区間に「ビット線BL1」と「『ビット線』『bBL1』」の電圧レベルを等価化する機能を有することは当業者にとって自明である。したがって、引用発明の「PMOSトランジスタQ15」は、補正発明の「『プリチャージ区間に前記第1セルアレイに備わった第1ビットラインと第1ビットラインバーの電圧レベルを等価化させるための』『第1プリチャージ用のMOSトランジスタ』」に相当する。 (3-4)引用発明の「センスアンプ回路PSA」と「センスアンプ回路NSA」とが共同して、「ビット線BL2」と「『ビット線』『bBL2』」とに印加された信号の差を感知及び増幅するセンスアンプとして機能していることは、当業者にとって明らかである。したがって、引用発明の「センスアンプ回路PSA」を構成する「PMOSトランジスタQ3及びQ4」は、補正発明の「前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第1導電型チャネルを有する第1センスアンプ用のMOSトランジスタ」に相当する。また、引用発明の「ビット線BL1及びbBL1に一端が接続された、PMOSトランジスタQ1及びQ2から構成される切り替えスイッチ回路Phiｔ1」が、「ビット線BL1及びbBL1」と「センスアンプ回路PSA」を構成する「PMOSトランジスタQ3及びQ4」とを分離する機能を有していることは明らかであるから、引用発明の「切り替えスイッチ回路Phiｔ1」を構成する「PMOSトランジスタQ1及びQ2」は、補正発明の「前記第1ビットライン及び前記第1ビットラインバーと前記第1センスアンプ用のMOSトランジスタとを接続または分離するための第1導電型チャネルを有する第1接続用の第1MOSトランジスタ及び第2MOSトランジスタ」に相当する。そして、引用発明においては、「切り替えスイッチ回路Phiｔ1及びセンスアンプ回路PSAは、第1のP型ウェルPWC1と隣接する第1のN型ウェルNWB1に配置され」る構成となっているから、引用発明の「第1のN型ウェルNWB1」は、補正発明の「第2導電型の第1ウェル」に相当する。したがって、補正発明と引用発明とは、「前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第1導電型チャネルを有する第1センスアンプ用のMOSトランジスタと、前記第1ビットライン及び前記第1ビットラインバーと前記第1センスアンプ用のMOSトランジスタとを接続または分離するための第1導電型チャネルを有する第1接続用の第1MOSトランジスタ及び第2MOSトランジスタが配置された第2導電型の第1ウェル」を備えている点で一致する。 (3-5)引用発明の「センスアンプ回路NSA」を構成する「NMOSトランジスタQ5及びQ6」は、補正発明の「前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第2導電型チャネルを有する第2センスアンプ用のMOSトランジスタ」に相当する。そして、引用発明においては、「センスアンプ回路NSA」は、「第1のN型ウェルNWB1と隣接する第3のP型ウェルPW1に配置され」る構成となっているから、引用発明の「第3のP型ウェルPW1」は、補正発明の「第1導電型の第2ウェル」に相当する。したがって、補正発明と引用発明とは、「前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第2導電型チャネルを有する第2センスアンプ用のMOSトランジスタが配置された第1導電型の第2ウェル」を備えている点で一致する。 (3-6)以上の点を総合すると、補正発明と引用発明とは、「折り返しビットライン構造を有する半導体メモリ装置において、複数備わったビットライン対のうち、選択された第1ビットラインまたは第1ビットラインバーにデータ信号を印加する第1セルアレイが配置された第1導電型の第1ウェルと、プリチャージ区間に前記第1セルアレイに備わった第1ビットラインと第1ビットラインバーの電圧レベルを等価化させるための第1プリチャージ用のMOSトランジスタと、前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第1導電型チャネルを有する第1センスアンプ用のMOSトランジスタと、前記第1ビットライン及び前記第1ビットラインバーと前記第1センスアンプ用のMOSトランジスタとを接続または分離するための第1導電型チャネルを有する第1接続用の第1MOSトランジスタ及び第2MOSトランジスタが配置された第2導電型の第1ウェルと、前記第1ビットラインと前記第1ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のMOSトランジスタのうち、第2導電型チャネルを有する第2センスアンプ用のMOSトランジスタが配置された第1導電型の第2ウェルと、を備え、ることを特徴とする半導体メモリ装置。」である点で一致し、次の点で相違する。 (相違点1) 補正発明は、「電源電圧と接地電圧とが印加されて動作する」ものであるのに対して、引用発明は、そのような構成が特定されていない点。 (相違点2) 補正発明は、「第1プリチャージ用のMOSトランジスタ」が、「第2導電型チャネルを有する」ものであり、「第1導電型の第1ウェル」に配置されているのに対して、引用発明は、補正発明の「第1プリチャージ用のMOSトランジスタ」に相当する「PMOSトランジスタQ15」が、「PMOSトランジスタ」すなわち、「第1導電型チャネル」を有するものであり、補正発明の「第2導電型の第1ウェル」に相当する「第1のN型ウェルNWB1」に配置されている点。 (相違点3) 補正発明は、「前記第1導電型の第1ウェル及び第1導電型の第2ウェルと、前記第2導電型の第1ウェルとは、それぞれ互いに異なるバルク電圧を印加される」ものであるのに対して、引用発明は、「第1のP型ウェルPWC1」、「第3のP型ウェルPW1」及び「第1のN型ウェルNWB1」に印加されるバルク電圧について特定されていない点。 (4)相違点についての当審の判断 (4-1)相違点1について (4-1-1)一般に、半導体メモリ装置を、電源電圧と接地電圧とが印加されて動作する構成とすることは、例えば、下記周知例1にも記載されているように、当業者において常とう的に用いられている周知技術である。 a.周知例1:特開2001-43681号公報上記周知例1には、図2とともに次の記載がある。「【0009】図2は、半導体メモリ(DRAM)の部分回路図である。図2より半導体メモリ(DRAM)10は、データを記憶する多数のメモリセルMCij(i=1、2、3、4・・・n、j=1、2、3、4、5・・・m、以後出現する全てのi、jについて同様)と、列方向に整列した複数のメモリセルMCijに接続されるビット線対BLj(BLj)と、行方向に整列した複数のメモリセルMCijに接続されるワード線WLiと、センス期間中にビット線対BLj(BLj)上の電圧を増幅するセンスアンプSAjと、図示してない外部装置とメモリセルMCijを接続するデータバス対DB(DB)と、ビット線対BLj(BLj)とデータバス対DB(DB)との間を選択接続するトランスファーゲート対TGj(TGj)とを備える。 (途中略) 【0011】上記半導体メモリ(DRAM)10には、外部から電源電圧Vccと接地電圧Vｓｓが供給される。一例として電源電圧Vccは、2±0.2Vが用いられている。」上記記載から、上記周知例1には、外部から電源電圧Vccと接地電圧Vｓｓが供給されて動作する半導体メモリ(DRAM)が記載されているものと認められる。 (4-1-2)したがって、上記周知技術に鑑みれば、引用発明に接した当業者にとって、引用発明に係る「半導体記憶装置」を、補正発明のように「電源電圧と接地電圧とが印加されて動作する」構成とすることは、容易になし得たことである。よって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。 (4-2)相違点2について (4-2-1)一般に、半導体メモリ装置において、プリチャージにおける等価化回路をPMOSトランジスタ又はNMOSトランジスタのどちらで構成するかは、当業者が適宜選択し得る設計的事項であり、プリチャージにおける等価化回路をNMOSトランジスタで構成することは、例えば下記周知例2にも記載されているように、当業者における周知技術である。 a.周知例2:特開平5-89667号公報上記周知例2には、図1?3、5及び6とともに次の記載がある。「【0011】図2は、従来技術で周知の図1のランダム・アクセス・メモリの一部の概略図である。図1の素子に対応する素子には同様な参照番号が当てられている。図2は、メモリ・セル30,31,ビット・ライン等化ブロック24(参照番号24が当てられている一つのトランジスタ)およびセンス増幅器25を詳細に示す。メモリ・セル30は、Nチャンネル・トランジスタ32およびコンデンサ33から成る。メモリ・セル31は、Nチャンネル・トランジスタ34およびコンデンサ35から成る。等化ブロック24は、参照番号24が当てられた一つのNチャンネル・トランジスタとして示されている。センス増幅器25は、Pチャンネル・トランジスタ40,41およびNチャンネル・トランジスタ42,43,44,45から成る。2つのコンデンサ50,51は、BLおよび反転BLにそれぞれ結合されて示されている。」「【0023】図6は、本発明の第3実施例による図3のダイナミック・ランダム・アクセス・メモリの一部の概略図である。ここでも、図3の素子に対応する素子には同様な参照番号が当てられている。図6と図3との間の唯一の相違点は、図6ではセンス増幅器25cが図3のセンス増幅器25aに取って代わっていることである。さらに、図5のセンス増幅器と図3のセンス増幅器25aとの間の唯一の相違点は、センス増幅器25cではトランジスタ60,61が省略されていることであることがわかる。センス増幅器25cは、ページ・モード・サイクルのライト期間中に信号ISOをV_(DD)以上にブートストラップ(bootstrap) て、正しい高論理が選択されたメモリ・セルに書き込まれるようにする必要がある。しかし、複雑なブートストラップ回路が必要であり、細ゲート酸化物の破損やラッチアップなどの信頼性問題に対する高電圧の危険が増加する。」ここにおいて、図6の「等化ブロック24」を構成する「一つのNチャンネル・トランジスタ」が、補正発明の「第1プリチャージ用のMOSトランジスタ」や、引用発明の「PMOSトランジスタQ15」と同様に、プリチャージにおける等価化回路として機能していることは明らかであるから、上記周知例2には、プリチャージにおける等価化回路をNMOSトランジスタで構成することが記載されているものと認められる。 (4-2-2)したがって、上記周知技術に鑑みれば、引用発明において、「PMOSトランジスタQ15」をNMOSトランジスタで構成すること、すなわち、補正発明のように、「第1プリチャージ用のMOSトランジスタ」が、「第2導電型チャネルを有する」ものとすることは、当業者が適宜なし得たことである。そして、一般に、NMOSトランジスタは、N型ウェルではなくP型ウェルに形成する必要があることは当業者の技術常識であるところ、引用発明においては、「PMOSトランジスタQ15」が配置されている「第1のN型ウェルNWB1」と隣接して「第1のP型ウェルPWC1」が設けられているのであるから、引用発明において、「PMOSトランジスタQ15」をNMOSトランジスタで構成するに当たり、当該NMOSトランジスタを、「第1のN型ウェルNWB1」に換えて「第1のP型ウェルPWC1」に配置する構成とすること、すなわち、補正発明のように、「第1プリチャージ用のMOSトランジスタ」が、「第2導電型チャネルを有する」ものであり、「第1導電型の第1ウェル」に配置される構成とすることは、当業者が当然になし得たことである。したがって、相違点2は、当業者が適宜なし得た範囲に含まれる程度のものである。 (4-3)相違点3について (4-3-1)一般に、半導体集積回路において、P型ウェルには、接地電圧以下の電圧、又は接地電圧をわずかに上回る程度のバルク電圧を印加し、N型ウェルには、電源電圧以上の電圧、又は電源電圧をわずかに下回る程度のバルク電圧を印加しなければ、換言すれば、P型ウェルに印加するバルク電圧を、N型ウェルに印加するバルク電圧よりも低くしなければ、ウェルから各素子に電流が流れ込んでしまってうまく動作しないことは当業者の技術常識であるから、引用発明において、「第1のP型ウェルPWC1」及び「第3のP型ウェルPW1」に印加するバルク電圧が、「第1のN型ウェルNWB1」に印加するバルク電圧よりも低いこと、すなわち、「第1のP型ウェルPWC1」及び「第3のP型ウェルPW1」と、「第1のN型ウェルNWB1」には、異なるバルク電圧が印加されるものであることは、当業者にとって自明である。 (4-3-2)次に、「第1のP型ウェルPWC1」に印加されるバルク電圧と「第3のP型ウェルPW1」に印加されるバルク電圧について検討する。引用例には、「従来の技術」の説明として、次の記載がある。「【0003】ｐ型ウェルPWC1,PWC2の分離のためにn型ウェルNWB1,NWB2が設けられる理由は、一般にサブセルアレイMCA1,MCA2が形成されるｐ型ウェルPWC1,PWC2と、センスアンプ回路領域SAのｐ型ウェルPW1,PW2とを異なる電位に設定する必要があるためである。具体的には、前者は、電荷保持特性の改善やメモリセル接合容量低減のために一般に負電位に設定され、後者は接地電位とされる。」 (4-3-3)したがって、当該記載に基づけば、引用発明においても従来技術に係る半導体記憶装置と同様に、「第1のP型ウェルPWC1」には、負電位のバルク電圧が印加され、「第3のP型ウェルPW1」には、接地電位のバルク電圧が印加されることを前提としていることが明らかであるから、引用発明において、「第1のP型ウェルPWC1」に印加されるバルク電圧と「第3のP型ウェルPW1」に印加されるバルク電圧とは互いに異なるものと解される。また、仮に、引用発明において、「第1のP型ウェルPWC1」に印加されるバルク電圧と「第3のP型ウェルPW1」に印加されるバルク電圧とが互いに異なるとまではいえなかったとしても、そのようにすることは、引用例の0003段落の記載を参酌することにより、当業者が容易になし得たことである。以上のとおりであるから、相違点3は、実質的なものではないか、仮に実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。 (4-4)判断についてのまとめ補正発明と引用発明との間の相違点1?3については以上であるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。したがって、補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。 (5)独立特許要件についてのまとめ以上のとおり、本件補正は、補正後の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。 5.補正の却下の決定のむすび以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3.本願発明について平成24年7月19日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?21に係る発明は、平成24年3月5日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?21に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2000-77628号公報(引用例)には、上記第2.4.(2)に記載されたとおりの事項及び発明(引用発明)が記載されているものと認められる。そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものである。したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。第4.むすび以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。よって、結論のとおり審決する。
審理終結日	2013-06-04
結審通知日	2013-06-05
審決日	2013-06-25
出願番号	特願2006-93578(P2006-93578)
審決分類	P 1 8・ 121- Z (H01L) P 1 8・ 575- Z (H01L)
最終処分	不成立
前審関与審査官	須原宏光
特許庁審判長	北島健次
特許庁審判官	鈴木匡明恩田春香
発明の名称	低電圧用の半導体メモリ装置
代理人	工藤一郎

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