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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1281242
審判番号 不服2012-14257  
総通号数 168 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-12-27 
種別 拒絶査定不服の審決 
審判請求日 2012-07-25 
確定日 2013-11-06 
事件の表示 特願2005-165869「半導体素子のキャパシタ製造方法」拒絶査定不服審判事件〔平成18年 6月29日出願公開、特開2006-173558〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成17年6月6日(パリ条約に基づく優先権主張 2004年12月17日、大韓民国)の特許出願であって、平成23年8月16日付けの拒絶理由通知に対して同年11月22日に意見書及び手続補正書が提出され、さらに、同年12月7日付けの最後の拒絶理由通知に対して平成24年3月9日に意見書及び手続補正書が提出されたが、同年3月26日付けで、同年3月9日に提出された手続補正書による補正が却下されるとともに拒絶査定がなされた。
それに対して、同年7月25日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年11月19日付けで審尋がなされ、それに対する回答書は提出されなかった。

第2.補正の却下の決定
【結論】
平成24年7月25日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成24年7月25日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?21(平成23年11月22日に提出された手続補正書により補正された特許請求の範囲の請求項1?21)を、補正後の特許請求の範囲の請求項1?20と補正するとともに、明細書の補正を行うものであり、補正前後の請求項1は各々以下のとおりである。

(補正前)
「【請求項1】
半導体基板上にストレージノードプラグを有する第1絶縁膜を形成する第1ステップと、
前記第1絶縁膜が形成された前記半導体基板上にエッチング停止膜及び第2絶縁膜を順に形成する第2ステップと、
前記エッチング停止膜を用いて前記第2絶縁膜を選択的にエッチングして前記ストレージノードプラグの上面の一部及び前記第1絶縁膜の上面の一部を露出させるホールを形成する第3ステップと、
前記ホールにより露出された前記ストレージノードプラグの上面の一部及び前記第1絶縁膜の上面の一部のうち、前記ストレージノードプラグの上面の一部のみをリセスさせる第4ステップと、
前記ストレージノードプラグのリセスされた部分の表面にバリア金属膜を形成する第5ステップと、
前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第6ステップと、
前記ストレージノード電極上に誘電膜及びプレート電極用金属膜を順に形成する第7ステップとを含むことを特徴とする半導体素子のキャパシタ製造方法。」

(補正後)
「【請求項1】
半導体基板上にストレージノードプラグを有する第1絶縁膜を形成する第1ステップと、
前記第1絶縁膜が形成された前記半導体基板上にエッチング停止膜及び第2絶縁膜を順に形成する第2ステップと、
前記エッチング停止膜を用いて前記第2絶縁膜を選択的にエッチングして前記ストレージノードプラグの上面の一部及び前記第1絶縁膜の上面の一部を露出させるホールを形成する第3ステップと、
前記ホールにより露出された前記ストレージノードプラグの上面の一部及び前記第1絶縁膜の上面の一部のうち、前記ストレージノードプラグの上面の一部のみをリセスさせる第4ステップと、
前記ストレージノードプラグのリセスされた部分の表面にバリア金属膜を形成する第5ステップと、
前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第6ステップと、
前記ストレージノード電極上に誘電膜及びプレート電極用金属膜を順に形成する第7ステップとを含み、
前記ストレージノード電極を形成する前記第6ステップが、
前記バリア金属膜を含めて前記半導体基板の全面に、CVD及びALDのうちのいずれか1つの処理を用いてTiN膜を形成する第8ステップと、
前記第2絶縁膜が露出するまで前記TiN膜をエッチングする第9ステップとを含むことを特徴とする半導体素子のキャパシタ製造方法。」

2.補正事項の整理
本件補正による補正事項を整理すると、次のとおりである。

(1)補正事項1
補正前の請求項1の「とを含むことを特徴とする半導体素子のキャパシタ製造方法」を、「とを含み、 前記ストレージノード電極を形成する前記第6ステップが、 前記バリア金属膜を含めて前記半導体基板の全面に、CVD及びALDのうちのいずれか1つの処理を用いてTiN膜を形成する第8ステップと、 前記第2絶縁膜が露出するまで前記TiN膜をエッチングする第9ステップとを含むことを特徴とする半導体素子のキャパシタ製造方法」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の請求項13の「バリア金属膜を形成する第5ステップ」を、「バリア金属膜を形成する前記第5ステップ」と補正して、補正後の請求項13とすること。

(3)補正事項3
補正前の請求項13の「第8ステップ」、「第9ステップ」を、各々「第10ステップ」、「第11ステップ」と補正して、補正後の請求項13とすること。

(4)補正事項4
補正前の請求項14の「第9ステップ」、「第10ステップ」を、各々「第11ステップ」、「第12ステップ」と補正して、補正後の請求項14とすること。

(5)補正事項5
補正前の請求項17の「第12ステップ」を、「第9ステップ」と補正して、補正後の請求項16とすること。

(6)補正事項6
補正前の請求項15を削除するとともに、当該削除に伴って補正前の請求項の番号及び引用する請求項の番号を補正すること。

(7)補正事項7
補正前の明細書の0013、0018、0019段落を補正して、各々補正後の明細書の0013、0018、0019段落とすること。

3.新規事項追加の有無及び補正の目的についての検討
(1)補正事項1について
補正事項1は、補正前の請求項1に係る発明の発明特定事項である「前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第6ステップ」に対して、技術的限定を加えるものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。
また、補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0032?0033段落等に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。

(2)補正事項2について
補正事項2は、補正前の請求項13の「第5ステップ」を「前記第5ステップ」と補正して、指示関係を明瞭にするものであるから、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
また、補正事項3が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかであるから、特許法第17条の2第3項に規定する要件を満たす。

(3)補正事項3?5について
補正事項3?5は、補正事項1により「第8ステップ」及び「第9ステップ」が加入されたことに伴い、各ステップの番号を付け直したものであるから、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
また、補正事項3?5が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかであるから、特許法第17条の2第3項に規定する要件を満たす。

(4)補正事項6について
補正事項6は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。
したがって、補正事項6は、特許法第17条の2第4項に規定する要件を満たす。
また、補正事項6が特許法第17条の2第3項に規定する要件を満たすことは明らかである。

(5)補正事項7について
補正事項7は、補正事項1?6により補正された特許請求の範囲と整合を取るために発明の詳細な説明を補正するものであるから、補正事項1?6と同様に特許法第17条の2第3項に規定する要件を満たす。

(6)補正の目的の適否、及び新規事項の追加の有無についてのまとめ
以上検討したとおりであるから、本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たす。
そして、本件補正は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。

4.独立特許要件について
(1)補正後の発明
本願の本件補正による補正後の請求項1?20に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?20に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものであり、再掲すると次のとおりである。

「【請求項1】
半導体基板上にストレージノードプラグを有する第1絶縁膜を形成する第1ステップと、
前記第1絶縁膜が形成された前記半導体基板上にエッチング停止膜及び第2絶縁膜を順に形成する第2ステップと、
前記エッチング停止膜を用いて前記第2絶縁膜を選択的にエッチングして前記ストレージノードプラグの上面の一部及び前記第1絶縁膜の上面の一部を露出させるホールを形成する第3ステップと、
前記ホールにより露出された前記ストレージノードプラグの上面の一部及び前記第1絶縁膜の上面の一部のうち、前記ストレージノードプラグの上面の一部のみをリセスさせる第4ステップと、
前記ストレージノードプラグのリセスされた部分の表面にバリア金属膜を形成する第5ステップと、
前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第6ステップと、
前記ストレージノード電極上に誘電膜及びプレート電極用金属膜を順に形成する第7ステップとを含み、
前記ストレージノード電極を形成する前記第6ステップが、
前記バリア金属膜を含めて前記半導体基板の全面に、CVD及びALDのうちのいずれか1つの処理を用いてTiN膜を形成する第8ステップと、
前記第2絶縁膜が露出するまで前記TiN膜をエッチングする第9ステップとを含むことを特徴とする半導体素子のキャパシタ製造方法。」

(2)引用刊行物に記載された発明
(2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2001-217403号公報(以下「引用例1」という。)には、図1?47、59、62とともに次の記載がある(ここにおいて、下線は当合議体が付加したものである。)。

a.「【0001】
【発明の属する技術分野】本発明は、半導体集積回路装置およびその製造技術に関し、特に、DRAM(Dynamic Random Access Memory)を有する半導体集積回路装置に適用して有効な技術に関する。
【0002】
【従来の技術】DRAMのメモリセルは、一般に、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置される。1個のメモリセルは、それを選択する1個のMISFET(Metal Insulator Semiconductor Field Effect Transistor)と、このMISFETに直列に接続された1個の情報蓄積用容量素子(キャパシタ)とで構成される。
【0003】メモリセル選択用のMISFETは、周囲を素子分離領域で囲まれた活性領域に形成され、主として、ゲート酸化膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域で構成される。このMISFETは、通常1つの活性領域に2個形成され、2つのMISFETの一方のソース・ドレイン(半導体領域)が前記活性領域の中央部で共有される。ビット線は、前記MISFETの上部に配置され、共有された前記半導体領域と電気的に接続される。キャパシタは、同じく前記MISFETの上部に配置され、上記ソース、ドレインの他方と電気的に接続される。
【0004】?【0006】(略)
【0007】なお、キャパシタの下部電極とMISFETのソース・ドレインとはプラグで接続され、下部電極であるルテニウムとプラグ材料(シリコン)との反応を防止するために反応防止層が設けられる。
【0008】?【0010】(略)
【0011】図62は、下部電極として用いるルテニウムとSiプラグの熱反応を防止するためにシリサイド膜を設けた場合の例である。絶縁膜410の所定の領域にSiプラグ411を形成した後、その表面にシリサイド膜412を形成し、ルテニウム膜413を全面に形成する(図62(a))。前述の方法によりルテニウム膜413を加工し、下部電極414を形成する(図62(b))。この場合も、距離dの合わせズレが生じ、Siプラグ411の一部が露出する(図62(b)の矢印Aで示した部分)。つまりシリサイド膜412もルテニウム膜413の加工の際にエッチングされ、Siプラグ411の一部が露出する。この状態で誘電体415を形成すれば、誘電体415は図62(c)に示す丸印Bの部分でSiプラグ411と直接接触することとなり、やはりリーク電流の増大は避けられず、メモリの正常な機能の確保が難しくなる。」

b.「【0051】(実施の形態1)図1?図46は、実施の形態1のDRAMの製造工程の一例を工程順に示した平面図または断面図である。(後略)
【0052】まず、図1?図4に示すように、半導体基板1の主面に素子分離領域2を形成し、MISFET素子が形成される活性領域Lを規定する。
【0053】?【0054】(略)
【0055】次に、半導体基板1の表面に残存しているシリコン酸化膜およびシリコン窒化膜をたとえば熱リン酸を用いたウェットエッチングで除去した後、メモリアレイと周辺回路の一部(nチャネル型MISFETを形成する領域)にp型不純物、たとえばB(ホウ素)をイオン打ち込みしてp型ウエル5を形成する。(後略)
【0056】次に、半導体基板1の表面をたとえばHF(フッ酸)系の洗浄液を使って洗浄した後、図5?図7に示すように、メモリセル選択用のMISFETQsのゲート電極となるワード線WLを形成する。なお、周辺回路領域では、本工程と同時に周辺回路のMISFETのゲート電極が形成される。
【0057】?【0059】(略)
【0060】次に、フォトレジスト膜を除去し、フッ酸などのエッチング液を使って半導体基板1の表面に残ったドライエッチング残渣やフォトレジスト残渣などを除去した後、図8および図9に示すように、p型ウエル5にn型不純物、たとえばP(リン)をイオン打ち込みしてゲート電極7の両側のp型ウエル5にn型半導体領域9を形成する。これにより、メモリアレイにメモリセル選択用MISFETQsが形成される。(後略)
【0061】次に、半導体基板1上にCVD法で膜厚50?100nm程度のシリコン窒化膜10を堆積する。(後略)
【0062】次に、図10?図13に示すように、半導体基板1上にたとえばSOG(SpinOn Glass )膜あるいはTEOS酸化膜、またはそれらの積層膜からなるシリコン酸化膜11を堆積した後、このシリコン酸化膜11をCMP法で研磨してその表面を平坦化する。(後略)
【0063】その後、フォトレジスト膜をマスクにしたドライエッチングで、図10に示す平面位置にコンタクトホール12を形成する。コンタクトホール12は、n型半導体領域9(ソース、ドレイン)の上部のシリコン酸化膜11およびシリコン窒化膜10をエッチングすることにより形成する。(後略)
【0064】次に、フォトレジスト膜を除去した後、フッ酸+フッ化アンモニウム混液などのエッチング液を使って、コンタクトホール12の底部に露出した基板表面のドライエッチング残渣やフォトレジスト残渣などを除去し、図14および図15に示すように、コンタクトホール12の内部にプラグ13を形成する。(後略)
【0065】次に、図16?図19に示すように、シリコン酸化膜11の上部に膜厚200nm程度のシリコン酸化膜14を堆積する。シリコン酸化膜14は次工程で説明するビット線BLと前記プラグ13とを絶縁する機能を持つ。その後、フォトレジスト膜をマスクにしたドライエッチングで、シリコン酸化膜14にスルーホール15を形成する。(後略)
【0066】次に、図20?図23に示すように、スルーホール15内にプラグ16を形成し、さらにプラグ16に接続されるビット線BLをシリコン酸化膜14上に形成する。
【0067】?【0069】(略)
【0070】次に、図24?図27に示すように、ビット線BLを覆う絶縁膜17を形成し、絶縁膜17にスルーホール18を形成する。
【0071】?【0072】(略)
【0073】フッ酸+フッ化アンモニウム混液などのエッチング液を使って、スルーホール18の底部に露出したプラグ13の表面のドライエッチング残渣やフォトレジスト残渣などを除去する。
【0074】次に、図28?図30に示すように、スルーホール18の内部にプラグ21を形成する。プラグ21は、多結晶シリコンからなる。(後略)
【0075】また、プラグ21の上部にルテニウムシリサイド(RuSi)膜22を形成する。(後略)
【0076】(略)
【0077】次に、図31に示すように、プラグ21およびルテニウムシリサイド22が形成された絶縁膜17上に、シリコン窒化膜23およびシリコン酸化膜24を形成する。シリコン窒化膜23およびシリコン酸化膜24はたとえばCVD法により堆積する。シリコン窒化膜23は、後に説明する孔26の加工の際のエッチングストッパとして機能するのもであり、ストッパ機能を果たすに必要な膜厚を選択できる。シリコン窒化膜23の膜厚はたとえば200nmとすることができる。シリコン酸化膜24は、キャパシタ下部電極の加工のために形成されるものであり、その膜厚は、必要な容量値が確保できる下部電極表面積(電極面積)から逆算して求められる。下部電極に要求される電極面積は、キャパシタに許容される占有面積、あるいはキャパシタ絶縁膜の膜厚および誘電率に左右される。なお、シリコン酸化膜24上にはハードマスク25が形成される。
【0078】次に、図32?図35に示すように、ハードマスク25をパターニングし、パターニングされたハードマスク25をマスクとしてシリコン酸化膜24およびシリコン窒化膜23にエッチングを施し、孔(開口)26を形成する。孔26の内面にはキャパシタの下部電極が形成される。
【0079】(略)
【0080】孔26の形成は、異方性を有するドライエッチング法を用いる。まず、シリコン酸化膜のエッチング速度が高く、シリコン窒化膜のエッチング速度が小さい選択的なエッチング条件で第1のエッチングを行う。この際、シリコン窒化膜23はエッチングされ難いので、第1のエッチングにおけるエッチングストッパとして機能する。次にシリコン窒化膜がエッチングされやすい条件で第2のエッチングを行う。これによりシリコン窒化膜23をエッチングして孔26を形成する。このような2段階のエッチングを用いることにより、シリコン窒化膜23の下地である絶縁膜17の過剰なエッチングを防止できる。これによりプラグ21の上部のルテニウムシリサイド22の表面が露出する。
【0081】なお、図35は、孔26の底部を拡大して示した断面図である。前記したとおり、シリコン窒化膜23を用いて孔26を2段階のエッチングにより形成するため、孔26の底部での絶縁膜17の過剰なエッチングは抑制される。しかし、高集積化されたDRAMのメモリセルでは、プラグ21に対する孔26の目はずれ(合わせズレ)は回避できず、絶縁膜17が過剰にエッチングされる場合もある。図35では、このような場合を強調して示している。つまり、孔26底部では、ルテニウムシリサイド22の表面を露出するだけでなく、多結晶シリコンからなるプラグ21の側面部の一部も露出される場合がある。このような状態でキャパシタ絶縁膜である酸化タンタル膜等を形成すると、多結晶シリコンと酸化タンタル膜とが直接接触する部分が生じ、キャパシタ絶縁膜の信頼性を損なう場合があることは前記した。しかし、本実施の形態では、次に説明するようにバリア層を設けて多結晶シリコンとキャパシタ絶縁膜とが直接接触することを回避しているので、このような問題は生じない。
【0082】次に、図36および図37に示すように、孔26の底部のルテニウムシリサイド22表面にバリア膜27を形成する。図37は、図35と同様に孔26の底部を拡大して示した断面図である。
【0083】バリア膜27は、半導体基板1を酸化処理することにより形成する。(中略)バリア膜27の膜厚は、0.5nm以下であることが好ましい。このように薄い自然酸化膜であるなら、プラグ21と下部電極との間の電気的導通性を阻害することがない。
【0084】一方、バリア膜27の存在は、後に形成する下部電極(ルテニウム金属)とルテニウムシリサイド22との反応性を阻害し、下部電極(ルテニウム)のシリサイド化を抑制できる。(後略)
【0085】?【0087】(略)
【0088】次に図38に示すように、下部電極となるルテニウム膜28を形成する。ルテニウム膜28は、孔26の側壁および底面を覆うように形成する。ルテニウム膜28は、たとえばCVD法により形成し、その膜厚はたとえば20nmとする。CVD法によりルテニウム膜28を形成するため、孔26の側壁にも十分な膜厚のルテニウム膜が形成される。
【0089】?【0091】(略)
【0092】次に、図42に示すように、孔26を埋め込むように絶縁膜31を形成する。(後略)
【0093】次に、図43に示すように、たとえばエッチバック法を用いて孔26以外のルテニウム膜28を除去する。これによりキャパシタの下部電極32が形成される。このときハードマスク25も同時に除去できる。なお、エッチバック法に代えてCMP法を用いることもできる。
【0094】次に、図44に示すように、絶縁膜31をたとえばウエットエッチング法を用いて除去する。
【0095】次に、図45に示すように、キャパシタ絶縁膜33を形成する。キャパシタ絶縁膜33は多結晶酸化タンタル膜とする。(後略)
【0096】?【0097】(略)
【0098】次に、図46に示すように、キャパシタの上部電極34を形成する。上部電極34は、たとえばルテニウム膜とすることができる。上部電極34は、微細な孔26を埋め込む必要があるためCVD法で形成する。なお、キャパシタ絶縁膜に酸化タンタル膜を用いる場合には上部電極34の材料として窒化チタン膜を用いることができる。また、上部電極34には、ルテニウムの他に窒化チタン、タングステン等を積層した積層膜を適用することもできる。このようにしてDRAMメモリセルのキャパシタが形成される。」

c.「【0102】(実施の形態2)図47(a)?(f)は、本発明の他の実施の形態であるDRAMの製造方法を工程順に示した断面図である。
【0103】本実施の形態のDRAMの製造方法は、実施の形態1における図28、図29および図30までの工程とほぼ同様である。よってそれまでの工程については説明を省略する。ただし、ルテニウムシリサイド22の形成は行わず、スルーホール18を完全に埋め込むようにプラグ21を形成する。
【0104】その後、図31と同様にシリコン窒化膜23およびシリコン酸化膜24を形成し、図32?図35と同様に孔26を形成する(図47(a))。なお、図47では孔26の部分についてのみ示し、ハードマスク25の記載を省略している。また、孔26のアスペクト比を実際の比率より小さく(孔26の深さを浅く)示している。図48以降の断面図でも同様であり、以降の図の説明ではこれらの説明を省略する。
【0105】次に、図47(b)に示すように、ルテニウム膜35をスパッタ法により形成する。スパッタ法により形成するため、ルテニウム膜35は孔26の底部とシリコン酸化膜24の表面とで厚く形成され、孔26の側壁にはほとんど膜が形成されない。
【0106】次に、図47(c)に示すように、全面に熱処理を施し、ルテニウム膜35とシリコンからなるプラグ21とを反応させてルテニウムシリサイド膜36を形成する。熱処理は、たとえば水素を含む雰囲気中で700℃、5分間の条件で行うが、雰囲気は必ずしも水素を含まなくてもよい。このように熱処理によりルテニウムシリサイド膜36を形成するので、ルテニウム膜35とシリコンからなるプラグ21とが接している領域にのみ自己整合的に形成される。なお、シリコン酸化膜24の表面および孔26の側壁にはルテニウムの被反応物(シリコン)が存在しないので熱処理によりルテニウムシリサイドは形成されない。ルテニウムシリサイド膜36の膜厚は、たとえばルテニウム膜35の膜厚を制御することにより調整できる。
【0107】なお、この段階で、未反応のルテニウム膜35を選択エッチングにより除去することもできる。
【0108】次に、図47(d)に示すように、実施の形態1のバリア膜27の場合と同様にルテニウムシリサイド膜36の表面を自然酸化してバリア膜37を形成する。実施の形態1と同様バリア膜37はルテニウムシリサイドの酸化膜である。
【0109】次に、図47(e)に示すように、実施の形態1のルテニウム膜28と同様にルテニウム膜38を形成し、さらに、実施の形態1と同様に孔26内にシリコン酸化膜31を埋め込んでこれをエッチバックし、シリコン酸化膜24上のルテニウム膜38を除去する。なお、このときルテニウムシリサイド形成のためのルテニウム膜35も同時に除去できる。これにより工程の削減を図れる。このようにしてキャパシタの下部電極32を形成できる(図47(f))。
【0110】この後の工程は実施の形態1と同様であるため説明を省略する。
【0111】本実施の形態によれば、開口(孔26)底部に露出したプラグ21の露出面全面にルテニウムシリサイド膜36が形成されるので、プラグ21と下部電極32との接触抵抗を小さくすることができる。つまりプラグ21と下部電極32との導通に寄与する接触面積を大きくできる。特にマスクずれによってプラグ21の上面が十分に露出しなかった場合でも、シリコン酸化膜17への掘りこみによって露出したプラグ21の側壁面にもルテニウムシリサイド膜36が形成される。このため、プラグ21と下部電極32との接触領域での電気的抵抗を低減できる。
【0112】また、シリサイド膜は開口(孔26)底部のみに自己整合的に形成されるので、未反応のルテニウム膜35を選択的にエッチングにて除去することができる。
【0113】また、ルテニウムシリサイド膜36およびバリア膜37は開口(孔26)底部に自己整合的に形成されるので、孔26の開口径を大きく狭めることなく下部電極32を形成でき、後に形成されるキャパシタ絶縁膜および上部電極の形成領域として有効に利用することができる。」

d.「【0143】以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0144】?【0148】(略)
【0149】また、図59に示すように、孔(開口)の内部に非晶質シリコン膜を形成しておき、その上に金属膜を形成してシリサイド化することで、開口側壁にもシリサイド膜を形成し、バリア膜の下地にすることができる。すなわち、図58の場合と同様に孔内に非晶質シリコン膜68およびレジスト69を形成し(図59(a))、露出した非晶質シリコン膜68を除去し(図59(b))、レジスト69を除去した後(図59(c))、ルテニウム膜70を堆積する(図59(d))。なお、ルテニウムに限らずコバルト、チタン等の金属でも良い。その後シリサイド化の熱処理を施してルテニウムシリサイド膜71を形成する(図59(e))。未反応のルテニウム膜70を選択的に除去して((図59(f))、さらにバリア膜72、たとえば窒化チタンを形成し(図59(g))、その後スパッタ法およびCVD法を適用してルテニウム膜73を形成し、下部電極に適用できる。」

(2-2)上記摘記箇所b.の0070段落には、「次に、図24?図27に示すように、ビット線BLを覆う絶縁膜17を形成し、絶縁膜17にスルーホール18を形成する。」と記載されているが、「スルーホール18」は、「絶縁膜17」だけでなく「シリコン酸化膜14」にも形成されることは、図25及び図27の記載からも、上記摘記箇所b.の0073段落の「スルーホール18の底部に露出したプラグ13の表面のドライエッチング残渣やフォトレジスト残渣などを除去する。」との記載からも明らかである。

(2-3)図35及び図47(a)を参照しつつ、上記摘記箇所b.の0078?0081段落、及び上記摘記箇所c.の0104段落を参照すると、「図31と同様にシリコン窒化膜23およびシリコン酸化膜24を形成し、図32?図35と同様に孔26を形成する(図47(a))。」ことによって、「プラグ21」の上面の一部及び「絶縁膜17」の上面の一部が露出することが明らかである。

(2-4)以上を総合し、上記摘記箇所c.に記載された「実施の形態2」に注目すると、引用例1には、次の発明(以下「引用発明」という。)が記載されているものと認められる。

「メモリセル選択用MISFETQsが形成された半導体基板1上にシリコン窒化膜10、シリコン酸化膜11を堆積し、n型半導体領域9(ソース、ドレイン)の上部のシリコン酸化膜11およびシリコン窒化膜10にコンタクトホール12を形成後、コンタクトホール12の内部にプラグ13を形成するステップと、
シリコン酸化膜11の上部にシリコン酸化膜14を堆積し、シリコン酸化膜14にスルーホール15を形成後、スルーホール15内にプラグ16を形成するステップと、
プラグ16に接続されるビット線BLをシリコン酸化膜14上に形成するステップと、
ビット線BLを覆う絶縁膜17を形成し、絶縁膜17及びシリコン酸化膜14にスルーホール18を形成してプラグ13の表面を露出させた後、スルーホール18の内部に多結晶シリコンからなるプラグ21を形成するステップと、
プラグ21が形成された絶縁膜17上に、エッチングストッパとして機能するシリコン窒化膜23およびシリコン酸化膜24を形成するステップと、
シリコン窒化膜23がエッチングストッパとして機能するように、シリコン酸化膜のエッチング速度が高く、シリコン窒化膜のエッチング速度が小さい選択的なエッチング条件で第1のエッチングを行い、次にシリコン窒化膜がエッチングされやすい条件で第2のエッチングを行うことで、シリコン酸化膜24およびシリコン窒化膜23に孔(開口)26を形成する工程であって、これによりプラグ21の上面の一部及び絶縁膜17の上面の一部が露出するステップと、
ルテニウム膜35を形成後、熱処理を施し、ルテニウム膜35とシリコンからなるプラグ21とを反応させて、開口(孔26)底部に露出したプラグ21の露出面全面にルテニウムシリサイド膜36を形成し、未反応のルテニウム膜35を選択エッチングにより除去するステップと、
ルテニウムシリサイド膜36の表面を自然酸化してバリア膜37を形成するステップと、
CVD法によりルテニウム膜38を形成し、さらに、孔26内にシリコン酸化膜31を埋め込み、シリコン酸化膜24上のルテニウム膜38をエッチバック法を用いて除去することで、キャパシタの下部電極32を形成するステップと、
キャパシタ絶縁膜33、及びルテニウム膜で構成されるキャパシタの上部電極34を形成するステップとを含むことを特徴とするDRAMメモリセルのキャパシタの製造方法。」

(2-5)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2001-210803号公報(以下「引用例2」という。)には、図1?14とともに次の記載がある。

a.「【0002】
【従来の技術】一般に、DRAM(Dynamic Random Access Memory)は、多数の記憶情報を蓄積する記憶領域であるメモリセルアレイ部と、外部との入出力に必要な周辺回路部とから構成されている。そのうち半導体チップ上で大きな面積を占めるメモリセルアレイ部には、単位記憶情報を蓄積するためのメモリセルがマトリックス状に複数個配置されている。
【0003】一つのメモリセルは一般に、一つのMOSトランジスタとこれに接続された一つのキャパシタとから構成されている。このようなメモリセルを、1トランジスタ1キャパシタ型のメモリセルと呼んでいる。このタイプのメモリセルは構成が簡単なため、メモリセルアレイの集積度を向上させることが容易になる。そのため、大容量のDRAMにおいて広く用いられている。
【0004】キャパシタにはいくつかのタイプが存在する。そのうちスタックトキャパシタと呼ばれるタイプのキャパシタがある。スタックトキャパシタは、キャパシタの電極および誘電体膜をフィールド酸化膜やトランジスタのゲート電極の上方にまで延在させることによって、キャパシタの電極間の対向面積を増大させたものである。スタックトキャパシタはこのような特徴を有するため、半導体記憶装置の集積化に伴って素子の微細化が進んだ場合でも、キャパシタの静電容量を確保しやすい。よって、半導体記憶装置の高集積化に伴ってスタックトキャパシタが多く用いられるようになった。」

b.「【0041】
【発明の実施の形態】実施の形態1.本実施の形態は、誘電体膜またはサイドウォール下部電極と導電性プラグとの間での化学反応の発生を抑制することができるスタックトキャパシタを実現するものである。
【0042】図1は、本実施の形態にかかるスタックトキャパシタを示す断面図である。図1において、半導体基板1上には、その表面に接続された導電性プラグ3が形成されている。なお、半導体基板1の表面にはトランジスタやシリコン酸化膜等による素子分離領域が形成されているが、図示を省略している。
【0043】導電性プラグ3は層間絶縁膜2を貫通して形成されている。そして、導電性プラグ3および層間絶縁膜2の表面を覆うように絶縁膜4が形成されている。そして、高さ方向に長く形成された、バリアメタルの機能も有する下部電極中心5Aが、絶縁膜4を貫通しつつ、導電性プラグ3の上方に直立して導電性プラグ3に食い込んで接続されている。下部電極中心5Aが導電性プラグ3に食い込んでいるので、実施の形態2で述べるように、製造途中において下部電極中心5Aが倒れにくい。
【0044】?【0051】(略)
【0052】なお図1では、マスクアラインメント精度が低く、下部電極中心5Aが導電性プラグ3の径の範囲内に収まらず、若干、導電性プラグ3からはみ出て形成されている状態を示している。このように、下部電極中心5Aが導電性プラグ3からはみ出る場合や、あるいは、下部電極中心5Aの径が導電性プラグ3の径より小さくその範囲内に収まる場合など、導電性プラグ3の上面が下部電極中心5Aに完全に覆われない場合には、下部電極中心5Aが導電性プラグ3に食い込まないときに比べ、食い込んだときの方が、食い込んだ部分の側面の分だけ下部電極中心5Aと導電性プラグ3との接触面積が増える。よって、下部電極中心5Aと導電性プラグ3との間の抵抗が小さくなる。
【0053】一方、導電性プラグ3の上面が下部電極中心5Aに完全に覆われる場合は、食い込まないときと食い込んだときとで、下部電極中心5Aと導電性プラグ3との間の抵抗値に違いはない。しかし、食い込むことによって製造途中に下部電極中心5Aが倒れにくいという効果は有している。
【0054】本実施の形態にかかるスタックトキャパシタを用いれば、絶縁膜4が存在するので、導電性プラグ3の径を増加させた場合や導電性プラグ3の径が相対的に大きくなった場合に、マスクアラインメント精度が低くても、導電性プラグ3とサイドウォール下部電極7Aまたは誘電体膜8との間での化学反応の発生を抑制することができる。また、頂部絶縁膜6Aが存在するため、下部電極中心5Aと誘電体膜8との間での化学反応の発生を抑制することができる。さらに、サイドウォール下部電極7Aが存在するため、バリアメタルたる下部電極中心5Aと誘電体膜8との間での化学反応の発生を抑制することができる。
【0055】また、下部電極中心5Aが導電性プラグ3に食い込んでいるので、製造途中において下部電極中心5Aが倒れにくい。そして、導電性プラグ3の上面が下部電極中心5Aに完全に覆われない場合には、下部電極中心5Aが導電性プラグ3に食い込んだ部分の側面の分だけ下部電極中心5Aと導電性プラグ3との接触面積が増えるので、下部電極中心5Aと導電性プラグ3との間の抵抗が小さくなる。
【0056】実施の形態2.本実施の形態は、実施の形態1にかかるスタックトキャパシタを製造する方法について示すものである。図2?図14は、本実施の形態にかかるスタックトキャパシタの製造方法の各工程を示す断面図である。
【0057】まず、従来の技術と同様、半導体基板1の表面に素子分離領域、活性領域およびトランジスタ等の素子を形成しておく。なお、これら半導体基板1の表面の構造については図示を省略している。次に、層間絶縁膜2をCVD法等により半導体基板1上に形成し、半導体基板1表面の活性領域や素子につながるコンタクトホールを形成する。そして、ドープされた多結晶シリコン等の導電性材料を、CVD法等によりコンタクトホールを埋め込むように層間絶縁膜2上に形成する。続いて、CMP(Chemical Mechanical Polishing)法等により層間絶縁膜2上の導電性材料を除去し、コンタクトホール内に導電性プラグ3を形成する(図2)。
【0058】次に、層間絶縁膜2および導電性プラグ3上に絶縁膜4を形成する。そして、後の工程で下部電極中心5Aの鋳型として用いられる被エッチング膜11を形成する(図3)。被エッチング膜11には、例えばシリコン酸化膜を採用すればよい。なお、絶縁膜4は例えば30nm?100nmの膜厚、また、被エッチング膜11は例えば300nm?600nm程度の膜厚である。
【0059】次に、被エッチング膜11の上にレジスト12を形成し、レジスト12に対し下部電極中心5AのパターンP1aを形成する(図4)。下部電極中心5AのパターンP1aの幅は、例えば100nm?200nmとしておけばよい。
【0060】次に、レジスト12をマスクとして、被エッチング膜11、絶縁膜4および導電性プラグ3の一部にエッチングを行い、被エッチング膜11および絶縁膜4を貫通し、導電性プラグ3の上方に直立して導電性プラグ3に食い込むように下部電極中心5AのパターンP1bを形成する(図5)。
【0061】そして、レジスト12を例えばプラズマアッシングにより除去する(図6)。
【0062】次に、パターンP1bが充分埋まるように、下部電極中心5Aの材料を被エッチング膜11の上に形成する(図7)。下部電極中心5Aの材料に窒化チタンを用いる場合、例えば600℃の成膜温度で四塩化チタンとアンモニアとをソースガスとしてCVD法により100nm程度の膜厚になるよう形成すればよい。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「半導体基板1」は、補正発明の「半導体基板」に相当する。
また、引用発明の「プラグ21」は、「スルーホール18を形成してプラグ13の表面を露出させた後、スルーホール18の内部」に形成したものであるから、「プラグ13」に接続されていることは明らかであり、「プラグ13」と「プラグ13」に接続される「プラグ21」とは、「メモリセル選択用MISFETQs」の「n型半導体領域9(ソース、ドレイン)」と「キャパシタの下部電極32」とを電気的に接続するものであるから、補正発明の「ストレージノードプラグ」に相当する。
引用発明の「シリコン窒化膜10」、「シリコン酸化膜11」、「シリコン酸化膜14」、「絶縁膜17」とで構成される積層膜は、補正発明の「第1絶縁膜」に相当する。
よって、引用発明の「メモリセル選択用MISFETQsが形成された半導体基板1上にシリコン窒化膜10、シリコン酸化膜11を堆積し、n型半導体領域9(ソース、ドレイン)の上部のシリコン酸化膜11およびシリコン窒化膜10にコンタクトホール12を形成後、コンタクトホール12の内部にプラグ13を形成するステップと、 シリコン酸化膜11の上部にシリコン酸化膜14を堆積・・・するステップと、 ・・・絶縁膜17を形成し、絶縁膜17及びシリコン酸化膜14にスルーホール18を形成してプラグ13の表面を露出させた後、スルーホール18の内部に多結晶シリコンからなるプラグ21を形成するステップ」は、補正発明の「半導体基板上にストレージノードプラグを有する第1絶縁膜を形成する第1ステップ」に相当する。

(3-2)引用発明の「エッチングストッパとして機能するシリコン窒化膜23」、「シリコン酸化膜24」は、各々補正発明の「エッチング停止膜」、「第2絶縁膜」に相当する。
よって、引用発明の「プラグ21が形成された絶縁膜17上に、エッチングストッパとして機能するシリコン窒化膜23およびシリコン酸化膜24を形成するステップ」は、補正発明の「前記第1絶縁膜が形成された前記半導体基板上にエッチング停止膜及び第2絶縁膜を順に形成する第2ステップ」に相当する。

(3-3)引用発明の「孔(開口)26」は、補正発明の「ホール」に相当する。
よって、引用発明の「シリコン窒化膜23がエッチングストッパとして機能するように、シリコン酸化膜のエッチング速度が高く、シリコン窒化膜のエッチング速度が小さい選択的なエッチング条件で第1のエッチングを行い、次にシリコン窒化膜がエッチングされやすい条件で第2のエッチングを行うことで、シリコン酸化膜24およびシリコン窒化膜23に孔(開口)26を形成する工程であって、これによりプラグ21の上面の一部及び絶縁膜17の上面の一部が露出するステップ」は、補正発明の「前記エッチング停止膜を用いて前記第2絶縁膜を選択的にエッチングして前記ストレージノードプラグの上面の一部及び前記第1絶縁膜の上面の一部を露出させるホールを形成する第3ステップ」に相当する。

(3-4)上記(2-1)の引用例1の摘記箇所a.の0007段落及び0011段落を参照すると、引用発明の「ルテニウムシリサイド膜36」は、「ルテニウム」からなる「下部電極32」と「多結晶シリコンからなるプラグ21」との熱反応を防止する機能を有することは明らかであるから、引用発明の「ルテニウムシリサイド膜36」は、補正発明の「バリア金属膜」に相当する。
よって、引用発明の「ルテニウム膜35を形成後、熱処理を施し、ルテニウム膜35とシリコンからなるプラグ21とを反応させて、開口(孔26)底部に露出したプラグ21の露出面全面にルテニウムシリサイド膜36を形成し、未反応のルテニウム膜35を選択エッチングにより除去するステップ」と、補正発明の「前記ストレージノードプラグのリセスされた部分の表面にバリア金属膜を形成する第5ステップ」とは、「前記ストレージノードプラグの表面にバリア金属膜を形成する第5ステップ」である点で一致する。

(3-5)引用発明の「キャパシタの下部電極32」は、補正発明の「ストレージノード電極」に相当する。
また、引用発明の「キャパシタの下部電極32」は、「ルテニウムシリサイド膜36」を介して「プラグ21」に接続されるものである。
よって、引用発明の「CVD法によりルテニウム膜38を形成し、さらに、孔26内にシリコン酸化膜31を埋め込み、シリコン酸化膜24上のルテニウム膜38をエッチバック法を用いて除去することで、キャパシタの下部電極32を形成するステップ」と、補正発明の「前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第6ステップと・・・を含み、 前記ストレージノード電極を形成する前記第6ステップが、 前記バリア金属膜を含めて前記半導体基板の全面に、CVD及びALDのうちのいずれか1つの処理を用いてTiN膜を形成する第8ステップと、 前記第2絶縁膜が露出するまで前記TiN膜をエッチングする第9ステップとを含む」とは、「前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第6ステップと・・・を含み、 前記ストレージノード電極を形成する前記第6ステップが、 前記バリア金属膜を含めて前記半導体基板の全面に、CVDの処理を用いて膜を形成する第8ステップと、 前記第2絶縁膜が露出するまで前記膜をエッチングする第9ステップとを含む」点で一致する。

(3-6)引用発明の「キャパシタ絶縁膜33」、「ルテニウム膜で構成されるキャパシタの上部電極34」は、各々補正発明の「誘電膜」、「プレート電極用金属膜」に相当する。
よって、引用発明の「キャパシタ絶縁膜33、及びルテニウム膜で構成されるキャパシタの上部電極34を形成するステップ」は、補正発明の「前記ストレージノード電極上に誘電膜及びプレート電極用金属膜を順に形成する第7ステップ」に相当する。

(3-7)引用発明の「DRAMメモリセルのキャパシタの製造方法」は、補正発明の「半導体素子のキャパシタ製造方法」に相当する。

(3-8)したがって、補正発明と引用発明とは、
「半導体基板上にストレージノードプラグを有する第1絶縁膜を形成する第1ステップと、
前記第1絶縁膜が形成された前記半導体基板上にエッチング停止膜及び第2絶縁膜を順に形成する第2ステップと、
前記エッチング停止膜を用いて前記第2絶縁膜を選択的にエッチングして前記ストレージノードプラグの上面の一部及び前記第1絶縁膜の上面の一部を露出させるホールを形成する第3ステップと、
前記ストレージノードプラグの表面にバリア金属膜を形成する第5ステップと、
前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第6ステップと、
前記ストレージノード電極上に誘電膜及びプレート電極用金属膜を順に形成する第7ステップとを含み、
前記ストレージノード電極を形成する前記第6ステップが、
前記バリア金属膜を含めて前記半導体基板の全面に、CVDの処理を用いて膜を形成する第8ステップと、
前記第2絶縁膜が露出するまで前記膜をエッチングする第9ステップとを含むことを特徴とする半導体素子のキャパシタ製造方法。」
である点で一致し、次の2点で相違する。

(相違点1)
補正発明は、「前記ホールにより露出された前記ストレージノードプラグの上面の一部及び前記第1絶縁膜の上面の一部のうち、前記ストレージノードプラグの上面の一部のみをリセスさせる第4ステップ」を含むのに対し、引用発明は、そのようなステップを有しない点。
また、引用発明は、上記「第4ステップ」を有しないため、「前記ストレージノードプラグの表面にバリア金属膜を形成する第5ステップ」における「バリア金属膜」の形成箇所が、補正発明のように「前記ストレージノードプラグのリセスされた部分の表面」ではない点。

(相違点2)
「前記ストレージノード電極を形成する前記第6ステップ」が、補正発明は、「前記バリア金属膜を含めて前記半導体基板の全面に、CVD及びALDのうちのいずれか1つの処理を用いてTiN膜を形成する第8ステップと、 前記第2絶縁膜が露出するまで前記TiN膜をエッチングする第9ステップとを含む」のに対し、引用発明は、「前記バリア金属膜を含めて前記半導体基板の全面に、CVDの処理を用いて膜を形成する第8ステップと、 前記第2絶縁膜が露出するまで前記膜をエッチングする第9ステップ」に対応するステップを含むものの、「第8ステップ」で「形成」される「膜」は「TiN膜」ではなく、その結果として、「第9ステップ」で「エッチング」される「膜」も「TiN膜」ではない点。

(4)相違点についての当審の判断
(4-1)相違点1について
引用例2には、「メモリセル」を構成する「スタックトキャパシタの製造方法」において、「層間絶縁膜2」及び「導電性プラグ3」上に形成された「下部電極中心5Aの鋳型として用いられる被エッチング膜11」及び「絶縁膜4」だけでなく、「導電性プラグ3の一部」にもエッチングを行い、「被エッチング膜11および絶縁膜4を貫通し、導電性プラグ3の上方に直立して導電性プラグ3に食い込むように下部電極中心5AのパターンP1bを形成する」ことで、「下部電極中心5Aが導電性プラグ3に食い込んだ部分の側面の分だけ下部電極中心5Aと導電性プラグ3との接触面積が増えるので、下部電極中心5Aと導電性プラグ3との間の抵抗が小さくなる」ことが記載されている。
すなわち、引用例2には、プラグと下部電極を構成する部材との間の抵抗を小さくするために、プラグを露出させた後、プラグの上面の一部をリセスさせるステップを設ける技術が示されていると言える。
ところで、引用例1には、上記(2-1)の摘記箇所c.の0111段落に「本実施の形態によれば、開口(孔26)底部に露出したプラグ21の露出面全面にルテニウムシリサイド膜36が形成されるので、プラグ21と下部電極32との接触抵抗を小さくすることができる。」と記載されているから、引用発明において、「プラグ21」と「下部電極32」との接触抵抗をさらに小さくすることは、引用例1に接した当業者が当然考慮し得た技術課題と言えるものである。
したがって、引用発明において、引用例2の記載に基づいて、「プラグ21」と「下部電極32」との接触抵抗を小さくするために、「プラグ21の上面の一部・・・が露出するステップ」の後に、「プラグ21」の上面の一部をリセスさせるステップを設けること、すなわち、補正発明のように「前記ホールにより露出された前記ストレージノードプラグの上面の一部及び前記第1絶縁膜の上面の一部のうち、前記ストレージノードプラグの上面の一部のみをリセスさせる第4ステップ」を設けることは、当業者が容易になし得たことである。
そして、引用発明において、引用例2の記載に基づいて、「プラグ21」の上面の一部をリセスさせるステップを設ければ、引用発明の「・・・開口(孔26)底部に露出したプラグ21の露出面全面にルテニウムシリサイド膜36を形成・・・するステップ」は、「・・・開口(孔26)底部に露出したプラグ21のリセスされた部分の表面にルテニウムシリサイド膜36を形成・・・するステップ」となることは明らかであるから、補正発明のように、「前記ストレージノードプラグのリセスされた部分の表面にバリア金属膜を形成する第5ステップ」とすることも、当業者が容易になし得たことである。
よって、引用発明において、引用例2の記載に基づいて、相違点1に係る構成を備えるようにすることは、当業者が容易になし得た範囲に含まれる程度のものである。

(4-2)相違点2について
引用例1には、上記(2-1)の摘記箇所d.の0149段落に「孔内に・・・ルテニウムシリサイド膜71を形成する(図59(e))。・・・さらにバリア膜72、たとえば窒化チタンを形成し(図59(g))、その後スパッタ法およびCVD法を適用してルテニウム膜73を形成し、下部電極に適用できる。」と記載されている。
すなわち、引用例1には、「ルテニウムシリサイド膜」と「ルテニウム膜」との間に「窒化チタン」からなる「バリア膜」を設ける技術が示されていると言えるとともに、「窒化チタン」は「ルテニウム膜」直下の全面に設けられているので、「窒化チタン」と「ルテニウム膜」とで「下部電極」を構成することも示唆されていると言える。
また、一般に、絶縁膜に設けられたキャパシタ用開口部内に金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置の形成において、キャパシタ下部電極を、窒化チタン膜と金属膜(Ru膜)とで形成することで、窒化チタン膜を金属膜と絶縁膜との接合層として利用すること、及び、その窒化チタン膜をCVD法を用いて形成することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例1に記載されているように、当業者における周知技術でもある。
したがって、引用発明の「キャパシタの下部電極32を形成するステップ」において、引用例1の記載に基づいて、「キャパシタの下部電極32」の構成材料を「窒化チタン」と「ルテニウム膜38」の積層構造として、CVD法により窒化チタン及びルテニウム膜38を形成し、さらに、孔26内にシリコン酸化膜31を埋め込み、シリコン酸化膜24上の窒化チタン及びルテニウム膜38をエッチバック法を用いて除去することで、キャパシタの下部電極32を形成するステップとすること、すなわち補正発明のように、「前記ストレージノード電極を形成する前記第6ステップが、 前記バリア金属膜を含めて前記半導体基板の全面に、CVD及びALDのうちのいずれか1つの処理を用いてTiN膜を形成する第8ステップと、 前記第2絶縁膜が露出するまで前記TiN膜をエッチングする第9ステップとを含む」ものとすることは、当業者が容易になし得たことである。
よって、引用発明において、引用例1の記載に基づいて、相違点2に係る構成を備えるようにすることは、当業者がが容易になし得た範囲に含まれる程度のものである。

a.周知例1:特開平7-203686号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である上記周知例1には、図1?2、7?9、37?38とともに次の記載がある。

「【0019】
【発明が解決しようとする課題】
しかし、上述した従来の半導体装置においては、以下のような問題があった。すなわち、図37に示したキャパシタ誘電体膜118を形成するための酸化処理の際、キャパシタ電極であるSN電極117a、117bを構成するルテニウム膜が酸化される。この場合、BPTEOS膜からなるSN層間絶縁膜113とSN電極117a、117bを構成するルテニウム膜との間の密着性が劣化することになる。このため、図38に示すように、SN電極117a、117bとSN層間絶縁膜113との間に空隙153が発生する場合があった。なお、図38は、従来の半導体装置における問題点を説明するための断面模式図である。このような空隙153は、結果的にSN電極117a、117bの形状不良を引起す原因となる。
【0020】?【0021】(略)
【0022】
【課題を解決するための手段】(後略)
【0023】(略)
【0024】
この発明の他の局面に従った半導体装置は、金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、絶縁膜と上記キャパシタ下部電極とを備える。絶縁膜はキャパシタ用開口部を有する。キャパシタ下部電極はキャパシタ用開口部内に配置されている。キャパシタ下部電極は、窒化チタン膜と導電体膜とを有する。窒化チタン膜はキャパシタ用開口部の内壁に接触するように配置されている。導電体膜は、窒化チタン膜上に形成され、金属を含む。
【0025】
このようにすれば、窒化チタン膜をキャパシタ下部電極と絶縁膜との接合層として利用できる。特に、絶縁膜としてBPTEOS膜を用いるような場合、BPTEOS膜と窒化チタン膜膜との密着性は良好であるため、絶縁膜からキャパシタ下部電極が剥離する危険性を低減できる。この結果、キャパシタ下部電極において上記剥離に起因する形状不良が発生する可能性を低減できる。」

「【0035】
(実施の形態1)
図1は、本発明による半導体装置の実施の形態1を示す断面模式図である。図2は、図1に示した半導体装置の部分拡大断面模式図である。図1および図2を参照して、本発明による半導体装置の実施の形態1を説明する。(後略)
【0036】?【0051】(略)
【0052】
次に、図7に示すように、窒化チタン膜を形成する工程として、開口部14a、14bの内部からSN層間絶縁膜13の上部表面上にまで延在するように第1ストレージノード(SN)電極膜15a、15b(図1参照)となるべき窒化チタン(TiN)膜26を、CVD法を用いて堆積する。
【0053】
次に、図8に示すように、金属を含む導電体膜を形成する工程として、TiN膜26上にRu膜27を形成する。Ru膜27の形成方法としては、スパッタリング法を用いてTiN膜26上にRu膜を所定の厚みだけ堆積する。このRu膜の厚みはたとえば20nmとすることができる。その後、上述したスパッタリング法により形成されたRu膜上にCVD法を用いてRu膜を形成する。このようにして、TiN膜26上に均一にRu膜27を形成できる。
【0054】
次に、CMP法を用いて、SN層間絶縁膜13の上部表面上に位置するRu膜27およびTiN膜26(図8参照)を部分的に除去する。この結果、図9に示すように、TiN膜からなる第1SN電極膜15a、15bとRu膜からなる第2SN電極膜16a、16bとを形成できる。この第1SN電極膜15a、15bと第2SN電極膜16a、16bとからSN電極17a、17bが構成される。このようにして、キャパシタ下部電極としてのSN電極17a、17bを形成する工程を実施する。」

したがって、上記周知例1には、絶縁膜に設けられたキャパシタ用開口部内に金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置の形成において、キャパシタ下部電極を、窒化チタン膜と金属膜(Ru膜)とで形成することで、窒化チタン膜を金属膜と絶縁膜との接合層として利用することが記載されているものと認められる。
また、開口部内及び絶縁膜上に窒化チタン膜をCVD法を用いて形成し、窒化チタン膜上にRu膜を形成し、絶縁膜上部表面上に位置するRu膜及び窒化チタン膜を部分的に除去することで、キャパシタ下部電極を形成することが記載されているものと認められる。

(4-3)相違点についての判断のまとめ
補正発明と引用発明との相違点については以上のとおりであるから、補正発明は、引用例1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものである。

(5)独立特許要件についてのまとめ
以上検討したとおり、補正発明は、引用例1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。
したがって、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成24年7月25日に提出された手続補正書による補正は上記のとおり却下され、また、同年3月9日に提出された手続補正書による補正は原審において却下されているので、本願の請求項1?21に係る発明は、平成23年11月22日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?21に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。
一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2001-217403号公報(引用例1)、及び特開2001-210803号公報(引用例2)には、上記第2.4.(2)に記載したとおりの事項、及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、引用例1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用例1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-06-14 
結審通知日 2013-06-18 
審決日 2013-06-25 
出願番号 特願2005-165869(P2005-165869)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 井原 純  
特許庁審判長 北島 健次
特許庁審判官 近藤 幸浩
早川 朋一
発明の名称 半導体素子のキャパシタ製造方法  
代理人 特許業務法人三枝国際特許事務所  
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