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審決分類 審判 査定不服 特174条1項 特許、登録しない。 A61B
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 A61B
管理番号 1281674
審判番号 不服2012-9022  
総通号数 169 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-01-31 
種別 拒絶査定不服の審決 
審判請求日 2012-05-17 
確定日 2013-11-13 
事件の表示 特願2004-336212「超音波プローブのサブアパーチャ処理」拒絶査定不服審判事件〔平成17年 6月16日出願公開、特開2005-152631〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成16年(2004年)11月19日(パリ条約による優先権主張 平成15年(2003年)11月21日 米国)の出願(特願2004-336212号)であって、平成22年8月23日付けで拒絶理由が通知され、平成23年2月21日付けで意見書が提出されるとともに、同日付で手続補正がなされ、同年6月10日付けで拒絶理由(最後)が通知され、同年9月12日付けで意見書が提出されるとともに、同日付で手続補正がなされ、平成24年2月23日付けで平成23年9月12日付けの手続補正に対する補正の却下の決定がなされ、同日付けで拒絶査定がなされ、これに対して、平成24年5月17日に拒絶査定不服審判の請求がなされ、同日付けで手続補正がなされたものである。
その後、平成25年3月13日付けで当審から審尋をし、同年5月15日付けで回答書が提出された。

第2 平成24年5月17日付けの手続補正についての補正の却下の決定

[補正の却下の決定の結論]
平成24年5月17日付けの手続補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正について
(1)本件補正により、特許請求の範囲の請求項1に係る発明は、平成23年2月21日付けの手続補正書の特許請求の範囲の請求項1に記載の、

「サブアパーチャ送受信器システム(700)であって、第1の設定情報データを入力するデータ入力部を有する第1の処理基板(106)と、
前記第1の処理基板(106)に対して直列に結合され連鎖状に配置された第2の処理基板(106)であって、第2の設定情報データを入力するデータ入力部を有する第2の処理基板(106)と、
前記第1の処理基板(106)と前記第2の処理基板(106)との間に分布する複数の受信アパーチャのための受信信号接続とを備えた送受信器システム(700)であって、
前記第1と第2の処理基板(106、106)は、前記第1と第2の設定データに夫々基づいて第1と第2の受信データを作成し、前記第1と第2の設定情報データは前記第1と第2の処理基板(106、106)間で直列に伝搬され、
前記受信信号接続は、いずれの受信アパーチャも前記第1と第2の処理基板(106、106)間で分割することなく、各々の受信アパーチャを、前記第1と第2の処理基板(106、106)の少なくとも一方に結合することを特徴とするサブアパーチャの送受信器システム(700)。」が

「サブアパーチャ送受信器システム(700)であって、第1の設定情報データを入力するデータ入力部を有する第1の信号プロセッサ(110)と、
前記第1の信号プロセッサ(110)に対して直列に結合され連鎖状に配置された第2の信号プロセッサ(110)であって、第2の設定情報データを入力するデータ入力部を有する第2の信号プロセッサ(110)と、
前記第1の信号プロセッサ(110)と前記第2の信号プロセッサ(110)との間に分布する複数の受信アパーチャのための受信信号接続とを備えた送受信器システム(700)であって、
前記第1と第2の信号プロセッサ(110)は、前記第1と第2の設定データに夫々基づいて第1と第2の受信データを作成し、前記第1の受信データは前記第1と第2の信号プロセッサ(110)間で直列に伝搬され、
前記受信信号接続は、いずれの受信アパーチャも前記第1と第2の信号プロセッサ(110)間で分割することなく、各々の受信アパーチャを、前記第1と第2の信号プロセッサ(110)の少なくとも一方に結合することを特徴とするサブアパーチャの送受信器システム(700)。」と補正された。(下線は補正箇所を示す。)

(2)上記から、本件補正による請求項1の補正は、特許請求の範囲の請求項1に係る発明において、
(i)本件補正前の「処理基板(106)」を、「信号プロセッサ(110)」とする補正事項、及び、
(ii)(本件補正前においては処理基板間、本件補正後においては信号プロセッサ間)で直列に伝搬されるデータについて、本件補正前においては「(第1と第2の)設定情報データ」であったのを「(第1の)受信データ」とする補正事項(以下「補正事項2」という。)、
からなる。

2 新規事項追加の違反についての検討
(1)次に、本件補正における上記の補正事項2が、願書に最初に添付された特許請求の範囲、明細書の発明の詳細な説明及び図面(以下「当初明細書等」という。)のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであるかについて検討する。

(2)当初明細書等には、「設定情報データ」又は「受信データ」が「直列に伝搬される」ことに関連して次の事項が記載されている。(下線は、「設定情報データ」又は「受信データ」が「直列に伝搬される」か否かについて、直接的に関連する記載に当審で付したものである。)

「【0017】
以下でより詳細に説明するように、各信号プロセッサ110は、トランスデューサ・アレイ102上の選択された空間位置に画定された、例えば4つの複数の受信サブアパーチャを処理することができる。受信サブアパーチャは、三角形のサブアパーチャとすることができ、これは、例えば、1素子の列の上に2素子の列、その上に3素子の列、その上に4素子の列、その上に5素子の列が配置された15の音響トランスデューサ素子を含む。更に、各処理基板106は、6つの信号プロセッサを含むことができる。従って、受信方向において、各処理基板106は、各々が15の音響トランスデューサ素子を含む、最大24の受信サブアパーチャを処理することができる。
【0018】
全ての超音波ビームにおいて、キャッシュメモリ及びコントローラ112は、デジタル信号線133(例えば別個の可撓性ケーブルにより伝送される)を介して、各処理基板106上のメモリ108内に含めることができる各信号プロセッサコントローラに接続される。メモリ108内に含めることができる信号プロセッサコントローラは、処理基板106上に「メモリ」とラベル付けされた別個のブロックとして示されているが、信号プロセッサ110の一部として含むこともできる。キャッシュメモリ及びコントローラ112は、静的及び動的プローブ設定情報を、信号プロセッサ110へ転送する。静的設定情報は典型的には、空間的な素子の位置、電力設定、及び遅延設定マッピングテーブルである。動的情報は典型的には、ビーム毎に変わるサブアパーチャの方向情報である。デジタル信号線は、例えば、各処理基板106のクロック・ライン、各処理基板106の直列コマンド・データ・ライン、各処理基板106に接続される1つ又はそれ以上のデータ・ライン、1つ又はそれ以上の信号プロセッサ110の出力イネーブル、及びテスト信号を含むことができる。
【0019】
キャッシュメモリ及びコントローラ112は、例えば、同期式シリアル・ポートの一部を形成することができるデジタル信号線118を介して、ホストシステム116と通信する。このために、通信インターフェース114及びデジタル信号線118は、接地シールド及び中心信号線を具備する同軸ケーブルを含むTIA/EIA-644及びIEEE 1592標準による、低電圧差信号インターフェースLVDSを実装することができる。キャッシュメモリ及びコントローラ112は、例えば、1-64Mバイトのスタティック・ランダムアクセスメモリ(SRAM)といった1ブロックのキャッシュメモリ132を含む。
【0020】
キャッシュメモリ及びコントローラ112内のキャッシュメモリ132の主な目的は、ビームをサブアパーチャの設定情報に依存するように保持することである。1つの実施形態において、これはサブアパーチャの方向設定情報とすることができる。これは通常、ページに分割され、各ページは、各ショットに関して必要とされる信号プロセッサ110設定情報を含む。キャッシュ・ページに1つのスキャンシーケンスの全ショットの情報を載せることにより、この情報はスキャン中にプローブ内で利用可能である。すなわち、スキャン中、各ショットに関するプローブ設定情報は、関連するキャッシュ・メモリ・ポインタをキャッシュメモリ及びコントローラ112に転送することにより、信号プロセッサが使用できるようにすることができる。
【0021】
1つの実施形態において、キャッシュメモリ及びコントローラ132内のキャッシュメモリは、512kワード×16ビット(8Mビット)のものに編成され、128ワードのページに分割される。キャッシュ・メモリ・ポインタを各ページの最初に設定することができる。キャッシュ・メモリ・ポインタは、例えば、合計4096ページをアドレスすることができる12ビットのポインタとすることができる。キャッシュメモリ132が4Mビットのキャッシュのときには、キャッシュ・メモリ・ポインタは、2048ページにインデックスを付ける11ビットのポインタとすることができる。信号プロセッサ110の連鎖にデータを書き込み、又は該連鎖からデータを読み込むときに、キャッシュ・ページのワードが使用される。各処理基板上の信号プロセッサ110のデジタル・データ・ラインは、一連の複数の信号プロセッサ110にわたりシフト・レジスタを通じて連鎖化することができる。従って、信号プロセッサ110に転送されたデータは、信号プロセッサ110を通じて直列に伝幡する。ページの最小アドレスを具備するワードからのビットは、データロード時の連鎖における最後の信号プロセッサ110へのシフト・レジスタのLSBビットで終わる。更に、キャッシュメモリ132は、キャッシュメモリ及びコントローラ112内に示されるが、別の実施形態において、キャッシュメモリ132は、キャッシュメモリ及びコントローラ112から分離することができる。キャッシュメモリはまた、信号プロセッサ110の一部とすることができる。」

「【0073】
次に図9を参照すると、該図は信号プロセッサ110のブロック図900を示す。信号プロセッサ110は、4つのアパーチャ・プロセッサ902、904、906、及び908と、デジタル制御ブロック910と、遅延調整回路912及び回復電圧回路914並びにバイアス回路916を含むことができるサポート回路とを含む。
【0074】
各アパーチャ・プロセッサ902-908は、16の受信入力(例えばｓ0In0-ｓ0In15)を含むが、これらは、受信サブアパーチャを形成するトランスデューサ素子に接続される。1つの実施形態において、受信サブアパーチャは三角形であり、15のトランスデューサ素子から形成される。従って、各サブアパーチャ・プロセッサ902-908の1つの入力は使用されなくなる。各サブアパーチャ・プロセッサ902-908はまた、テスト入力(ｔeｓｔinとラベル付けされた)及びデジタル制御入力(ｐgmとラベル付けされた)を含む。サブアパーチャ・プロセッサ902-908は、受信入力信号上でビームフォーミングを行い、受信サブアパーチャを介して得られたビームフォームされた信号を受信サブアパーチャ出力(ｓ0Oｕｔ-ｓ3Oｕｔとラベル付けされた)上に出力する。
【0075】
デジタル制御ブロック910は、クロック(ｓClk、例えば、20MHｚのシステムクロック)と、データ(ｓDaｔaIn0及び1、シリアルデータ入力、及びｓCdaｔaIn、シリアル制御データ入力)と、制御(ｓOEN、信号プロセッサ110の出力イネーブル)信号とを含む。デジタル制御ブロックはまた、2つのデータ出力(ｓDaｔaOｕｔ0及び1)を含む。データ入力及び出力は、以下に述べるように、信号プロセッサ110を直列に連鎖するのに用いることができる。
【0076】
信号プロセッサ110内の回路を図10に関して以下により詳細に説明する。図10は、信号プロセッサ110内の狭帯域ビームフォーミング回路1000を示す。各受信入力(その1つがｓｘIn0とラベル付けされている)は、低ノイズ増幅器1002と、ミキサーを含む重み付け及び加算ステージ(その1つが1004とラベル付けされている)と、アナログ加算器(正の加算のアナログ加算器が1005とラベル付けされ、負の加算のアナログ加算器が1006とラベル付けされている)と、全域通過フィルタ1008及び1009とを通過する。更に、全域通過フィルタは、第2のアナログ加算器(その1つが1010とラベル付けされている)に接続され、ライン・ドライバ1012を通って受信サブアパーチャ出力(そのうちの1つはｓｘOｕｔとラベル付け)を出る。」

「【0086】
ライン・ドライバ1012は、ビームフォーミングされた受信信号を駆動してホストシステム116へ戻す。ライン・ドライバ1012は、アナログ加算器と差動増幅器の組み合わせとして接続された極めて大きな入力ステージを具備するオペアンプを用いることができる。この方法において、I及びQチャネルからの信号は、加算されて単一の最終出力に変換される。組み合わされた第2の加算ステージのゲイン及びライン・ドライバは、望ましい出力範囲を与えるように選択される。」

「【0089】
次に図13を参照すると、デジタル制御ブロック910内に含まれる信号プロセッサ110のデジタル・インターフェース1300のブロック図が示されている。デジタル・インターフェース1300は、4セットの6ビットレジスタ/メモリ1302及び1304、1306及び1308、1310及び1312、1314及び1316を含み、信号プロセッサ110によって処理される4つの受信アパーチャのデルタY及びデルタX傾斜パラメータを記憶する。デジタル・インターフェース1300はまた、2つの1ビットのバンク・メモリ1318、1320と、2つのデータシフトレジスタ1322、1324と、多ビットのキー・レジスタ1326と、多ビットのコマンド・レジスタ1328とを含む。トライステイト・バッファ1330及び1332により、インターフェース1300は、その出力をSOEN信号の制御下で高インピーダンス状態に置くことができる。
【0090】
インターフェース1300を用いて、信号プロセッサ110をプログラムし、設定し、読み込むことができる。インターフェース1300は、1つのコマンド・ライン(SCDATAIN)と、2つのデータ・ライン(SDATAIN0、1)と、1つのイネーブル・ライン(SOEN)と、1つのクロック・ラインSCLK(図示せず)とを含む。SDATAIN0及びSDATAIN1ラインは、シリアルデータ入力を2つのデータシフトレジスタ1322、1324(SHIFTREGISTER0、1とラベル付け)に供給し、SCDATINは、シリアルデータ入力を制御データシフトレジスタに供給する。1つの実施形態において、データシフトレジスタは25ビット長とすることができ、制御シフト・レジスタは36ビット長とすることができる。
【0091】
信号プロセッサ110は通常、超音波送信中にデジタル入力線がランダムな値を仮定することが予想される厳しい環境で用いられる。デジタル・インターフェースを通じて誤ったデータ及びコマンドを得ることのないように、イネーブル信号として32ビットのキー・レジスタが用いられる。キー・レジスタに(信号プロセッサ110に事前に選択されて事前設定されたキーに比べて)正確なキーがあるときに、デジタルコントローラは4ビットのコマンド・レジスタ内にあるコマンドを実行する。
【0092】
データ・ラインは、SCLKデータ・クロックにより制御されるレジスタに同時にシフトすることができる。SLCKは、例えば20MHｚで作動する。インターフェース1300はまた、SDATAOUT0及びSDATAOUT1とラベル付けされた2つのデジタル出力を含む点に留意されたい。これらの出力は、データシフトレジスタの出力であり、複数の信号プロセッサ110を連鎖的に接続するように用いることができる(図14参照)。信号プロセッサ110からの出力データは、直列の連鎖を通じてシフトされ、連鎖の最後の信号プロセッサ110から読み出される。
【0093】
出力バスは、連鎖的に入力バスに接続されるので、該連鎖に書き込むときに、SOEN信号を用いて、最後の信号プロセッサ110の出力をトライステート・モード(Hi Zモード)に置くことができる。シリアル・バスを介してデータを読み込むときに、SOENを用いて、最後の信号プロセッサ110からの出力を有効にすることができる。
【0094】
1つの実施形態において、36ビットの制御データ・レジスタは、32ビットのキー・レジスタ及び4ビットのコマンド・レジスタを含む。SCDATAINラインは、処理基板106上の全ての信号プロセッサ110への別個の信号線とすることができる。更に、図13に示されるように、直列シフト・レジスタは最上位ビット(MSB)からシフトされる。すなわち、コマンド及びデータは、LSBのシフトが最初である。
【0095】
また図13に示されるものは、6ビットの傾斜パラメータ・メモリであり、これは、信号プロセッサ110によって処理される4つの受信サブアパーチャの位置情報を記憶する。6ビットのメモリのペア1302、1304は、受信サブアパーチャのデルタY及びデルタX傾斜情報を記憶し、6ビットのメモリのペア1306、1308は、第2の受信サブアパーチャのデルタY及びデルタX傾斜パラメータを記憶する。同様に、6ビットのメモリのペア1310、1312は、第3の受信サブアパーチャのデルタY及びデルタX傾斜パラメータを記憶し、6ビットのメモリのペア1314、1316は、第4の受信アパーチャのデルタY及びデルタX傾斜パラメータを記憶する。次に、信号プロセッサの静的情報(幾何形状RAM、設定レジスタ、エンコーダRAMなど)をロードすると、シフト・レジスタ区域は、ロードされたデータに適合されている。
【0096】
簡単に図14を参照すると、該図は信号プロセッサ110の直列連鎖1400を示している。直列連鎖1400は、SDATAOUT0、SDATAOUT1、SDATAIN0、及びSDATAIN1信号線を通じて接続される。また、クロック・ライン、ラッチ・ライン、及び(書き込みに対するパラメータ・レジスタのいずれかを選択するための)パラメータ選択ラインも備えることができる。」

「【図1】

」
「【図7】

」
「【図9】

」
「【図10】

」
「【図13】

」
「【図14】

」

(3)上記(2)の摘記事項から、当初明細書等に記載されている「直列に伝搬される」データについては、いずれも「設定情報データ」であるといえる。(【図9】における「ｓDaｔaIn0及び1」、「ｓDaｔaOｕｔ0及び1」、【図13】における「SDATAIN0及び1」「SDATAOUT0及び1」並びに【図14】についての【0096】中の「SDATAOUT0、SDATAOUT1、SDATAIN0、及びSDATAIN1」)
「受信データ」については、例えば、「ライン・ドライバ1012は、ビームフォーミングされた受信信号を駆動してホストシステム116へ戻す。」(【0086】)と記載されており、直接的にホストシステムに戻るものであり、信号プロセッサ間を伝搬するものではない旨の記載がなされているということができる。そして、「受信データ」が「信号プロセッサ間」を伝搬することは、上記(2)の摘記事項のどこにも記載されておらず、また、当初明細書等の他のどこにも記載されていない。
すなわち、当初明細書等に記載の「直列に伝搬される」データは、いずれも「設定情報データ」であって、「受信データ」が「信号プロセッサ間」を伝搬することについてはどこにも記載されていなかったのであるから、直列に伝搬されるデータを「受信データ」とする上記の補正事項2は、新規事項を追加するものであり、該追加は新たな技術的意義を有することとなることは明らかであり、本件補正の上記の補正事項2が、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであるということはできない。

(4)以上のとおりであるから、上記の補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものであるといえる。
すなわち、上記の、本件補正前の「(第1と第2の)設定情報データ」を「(第1の)受信データ」とする補正は、当初明細書等に記載した事項の範囲内においてした補正であるということはできない。
よって、本件補正は、特許法第17条の2第3項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下する。

第3 本願発明について
1 本願発明
平成24年5月17日付けの手続補正は、上記のとおり却下されたので、本願の請求項1に係る発明(以下「本願発明」という。)は、平成23年2月21日付けの手続補正により補正された特許請求の範囲の請求項1に記載された事項により特定されるとおりのものである。(上記「第2 平成24年5月17日付けの手続補正についての補正の却下の決定」の「1 本件補正について」の記載参照。)

2 特許法第17条の2第3項の違反について
(1)原審の拒絶理由
原審における、平成23年2月21日付けの手続補正が特許法第17条の2第3項の要件に違反している旨の、平成23年6月10日付けで示された拒絶理由は次のとおりである。

「請求項1に係る発明は、第2の処理基板(106)について、『前記第1の処理基板(106)に対して直列に結合され連鎖状に配置された』ことを限定し、『前記第1と第2の設定情報データは前記第1と第2の処理基板(106、106)間で直列に伝搬され』ることも限定している。
しかしながら、当初明細書の何れにも、第1の処理基板(106)と第2の処理基板(106)とを直列に結合し連鎖状に配置することが記載されておらず、自明であるとも言えない。また、設定情報データが直列に伝搬されることも記載されていない。」

(2)その後の経緯及び請求人(出願人)の対応
上記の拒絶理由後の経緯は、「第1 手続の経緯」に述べたとおりである。そして、平成24年5月17日付けの審判請求書において、請求人は、平成24年2月23日付けでなされた平成23年9月12日付けの手続補正に対する補正の却下の決定に対しての不服を訴えることなく、同日付けで手続補正をなした。当該手続補正は、上記「第2」で補正の却下の決定がなされたものである。
上記の審判の請求において,請求人は審判請求書で、上記の特許法第17条の2第3項の違反の拒絶理由に対して次のように主張している。

「特許法第17条の2第3項について
平成23年 6月10日付け拒絶理由通知におきまして『請求項1に係る発明は、第2の処理基板(106)について、『前記第1の処理基板(106)に対して直列に結合され連鎖状に配置された』ことを限定し、『前記第1と第2の設定情報データは前記第1と第2の処理基板(106、106)間で直列に伝搬され』ることも限定している。』、『しかしながら、当初明細書の何れにも、第1の処理基板(106)と第2の処理基板(106)とを直列に結合し連鎖状に配置することが記載されておらず、自明であるとも言えない。また、設定情報データが直列に伝搬されることも記載されていない。』とのご指摘がありました。
しかし、当該審判請求書と同時に提出いたしました手続補正書に記載されておりますように、『処理基板(106)』は『信号プロセッサ(110)』と補正されておりますので、補正後の特許請求の範囲の記載はご指摘の対象となるものではないと思料いたします。
すなわち、少なくとも図14、本願明細書第0018、0029段落の『キャッシュメモリ及びコントローラ112は、静的及び動的プローブ設定情報を、信号プロセッサ110へ転送する。静的設定情報は典型的には、空間的な素子の位置、電力設定、及び遅延設定マッピングテーブルである。動的情報は典型的には、ビーム毎に変わるサブアパーチャの方向情報である。デジタル信号線は、例えば、各処理基板106のクロック・ライン、各処理基板106の直列コマンド・データ・ライン、各処理基板106に接続される1つ又はそれ以上のデータ・ライン、1つ又はそれ以上の信号プロセッサ110の出力イネーブル、及びテスト信号を含むことができる。』、『コンフィギュレーションロード(LD_CONFIG)コマンドは、静的設定情報を信号プロセッサ110へロードする。静的設定情報は通常、信号プロセッサ110内の空間的素子位置、電力設定、及び遅延設定マッピングテーブルである。』との記載はかかる補正事項を開示します。
なお、かかる補正は少なくとも誤記の訂正または不明瞭記載の釈明に該当する補正であると思料いたします。」

(3)当審の判断
上記「第2」の「2」の「(2)」において摘記した記載事項、及び、その他の当初明細書等の記載事項から、当初明細書等に「第1の処理基板(106)に対して直列に結合され連鎖状に配置された第2の処理基板(106)」が記載されていないことも、「第1と第2の設定情報データは前記第1と第2の処理基板(106、106)間で直列に伝搬され」ることが記載されていないことも明らかである。
そして、審判請求書における審判請求人の主張も、当該審判請求書と同時に提出した手続補正書によって「処理基板(106)」が「信号プロセッサ(110)」と補正されたので上記の拒絶理由は解消したとするものであって、当初明細書等に「第1の処理基板(106)に対して直列に結合され連鎖状に配置された第2の処理基板(106)」が記載されていないことについても、「第1と第2の設定情報データは前記第1と第2の処理基板(106、106)間で直列に伝搬され」ることが記載されていないことについても、否定するものではない。
以上のとおりであるから、平成23年2月21日付けの手続補正は、当初明細書等に記載した範囲内においてしたものではないから、特許法第17条の2第3項の規定に違反するものである。

3 むすび
以上のとおり、平成23年2月21日付けの手続補正は、特許法第17条の2第3項の規定を満たしていないから、原査定における平成23年6月10日付けの拒絶理由により、本願は拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2013-06-13 
結審通知日 2013-06-18 
審決日 2013-07-03 
出願番号 特願2004-336212(P2004-336212)
審決分類 P 1 8・ 561- Z (A61B)
P 1 8・ 55- Z (A61B)
最終処分 不成立  
前審関与審査官 後藤 順也、宮澤 浩  
特許庁審判長 森林 克郎
特許庁審判官 藤田 年彦
岡田 孝博
発明の名称 超音波プローブのサブアパーチャ処理  
代理人 黒川 俊久  
代理人 荒川 聡志  
代理人 小倉 博  

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