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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H03F
管理番号 1282733
審判番号 不服2012-14058  
総通号数 170 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-02-28 
種別 拒絶査定不服の審決 
審判請求日 2012-07-23 
確定日 2013-12-18 
事件の表示 特願2010-522047「適応型バイアシングを用いた高スイング演算増幅器出力段」拒絶査定不服審判事件〔平成21年 2月26日国際公開、WO2009/026469、平成22年12月 2日国内公表、特表2010-537579〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯及び本願発明

(1) 手続の経緯
本願は,2008年(平成20年)8月21日(優先権主張 2007年8月23日 米国)を国際出願日とする出願であって,平成23年7月7日付けで拒絶理由が通知され,平成24年3月15日付けで拒絶査定され,同年7月23日に拒絶査定不服審判の請求がなされたものである。

(2) 本願発明
本願の請求項1に係る発明(以下「本願発明」という。)は,平成22年4月23日付けで提出された請求の範囲の翻訳文の特許請求の範囲の請求項1に記載された事項により特定される次のとおりのものである。

【請求項1】
演算増幅器であって、
第1の電力供給ノードと、
第2の電力供給ノードであって、前記第1の電力供給ノードと前記第2の電力供給ノードとの間においては電源電圧が存在する第2の電力供給ノードと、
増幅器出力ノードと、
差動入力段と、
ソース、ゲート及びドレインを有する第1のトランジスタと
ソース、ゲート及びドレインを有する第2のトランジスタと、
ソース、ゲート及びドレインを有する第3のトランジスタと、
ソース、ゲート及びドレインを有する第4のトランジスタと、
前記第2のトランジスタの前記ゲート上において第1のバイアス信号を供給し及び前記第4のトランジスタの前記ゲート上において第2のバイアス信号を供給する適応型バイアシング回路と、を備える出力段と、を備え、
前記増幅器は、第1の伝導性経路を通じて前記増幅器出力ノードを前記第2の電力供給ノードに結合することができ、前記第1の伝導性経路は、前記出力ノードから、前記第2のトランジスタを通り、前記第1のトランジスタを通り、前記第2の電力供給ノードまで延び、
前記増幅器は、第2の伝導性経路を通じて前記増幅器出力ノードを前記第1の電力供給ノードに結合することができ、前記第2の伝導性経路は、前記第1の電力供給ノードから、前記第3のトランジスタを通り、前記第4のトランジスタを通り、前記増幅器出力ノードまで延び、前記第1、第2、第3及び第4のトランジスタの各々は、前記電源電圧よりも低いドレインソース間破壊電圧を有し、前記第1、第2、第3及び第4のトランジスタの各々は、前記電源電圧よりも低いゲートソース間破壊電圧を有し、
前記第1のバイアス信号は、前記増幅器出力ノードにおける出力信号が第1の電圧範囲内にある場合は第1の電圧を有し、前記適応型バイアシング回路は、前記増幅器出力信号が第2の電圧範囲内にある場合は前記第1のバイアス信号を増大させ、前記第2のバイアス信号は、前記増幅器出力ノードにおける出力信号が第3の電圧範囲内にある場合は第3の電圧を有し、前記適応型バイアシング回路は、前記出力信号が前記第2の電圧範囲内にある場合は前記第2のバイアス信号を低下させる、演算増幅器。


第2 引用発明

(1) 引用文献
原査定の理由に引用された「Dabag,H.;Dongwon Seo;Manu Mishara;Hausner,J.,Electrical Stress-free High Gain and high Swing Analog Buffer Using an Adaptive Biasing Scheme,Circuits and systems,2007.ISCAS 2007.IEEE International Symposium on,米国,IEEE,2007年 5月27-30日,Page 945-948」(以下「引用文献」という。)には,図面とともに次の事項が記載(下線は当審が付与。)されている。

ア 「II. METHOD TO REDUCE ELECTRICAL STRESS
Low power design is essential in various mobile applications. A common power saving practice is to turn off unused blocks. This is generally implemented by adding switches at the top and bottom of all paths which allows each block to be disconnected from the supply when necessary. Fig. 1-a shows the conventional analog circuits implemented with I/O devices. Here, digital logics and control circuits are implemented with the same I/O devices and operated in the same power domain as the rest of analog circuitry. The proposed solution shown in Fig. 1-b shows an alternative to the conventional approach, and is implemented using only baseline devices without altering any conditions such as power supply, interface, or electrical performance. 」(945ページ左欄-同ページ右欄)
(当審訳:II.電気的ストレスを低減する方法
低消費電力設計は,さまざまなモバイルアプリケーションに不可欠である。普通の電力を節約するプラクティスは,未使用のブロックをオフにすることである。これは,一般的にすべてのパスの上部と下部のスイッチを追加することによって実現され,すべてのパスの上部及び下部は,各ブロックを,必要な時,電源から切断することができる。図1-aは,I/Oデバイスとともに実装される従来のアナログ回路を表す。ここでは,デジタル論理と制御回路は,同じI/Oデバイスと実装され,アナログ回路の残りの部分と同じ電源領域で機能させる。)

イ 「3) High Gain and High Swing Analog Buffer
A number of high-voltage I/O buffer circuits have been reported ([1], [2] and [4]). These circuits typically are designed for digital applications. A common approach is to stack transistors with a fixed gate bias. For digital circuits speed and rail-to-rail swing are the most important performance criteria. On the other hand in an analog output stage, it is crucial that: the output swing is maximized, the gain remains high and non-linear distortion is negligible. Therefore the designer has to trade off output swing against gain and linearity. A conventional common source output buffer provides high swing and high gain. Due to its simplicity and good performance, it has been widely used in various analog circuits. To reduce the electrical stress over the individual transistors, two transistors (MN_Bias and MP_Bias) are added, as shown in Fig. 3-a. The voltages at N2 and N5 need to be controlled to meet the reliability guidelines. If N3 is fixed at an intermediate voltage, it is guaranteed that MN_Signal and MP_Signal are not overstressed. For example, if the devices can tolerate up to 2 V of VDS and the desired maximum output voltage is 2.4 V, a minimum voltage of 0.4 V for the node N2 is required. Otherwise MN_Bias would be overstressed. This indicates that a fixed biasing highly limits the output swing and is not suitable for analog output buffers. That leads to an idea of an adaptive biasing for the node N3 and N4 that track the output voltage. With the addition of MN_Bias and MP_Bias the resistance seen from the drains of MN_Signal and MP_Signal are reduced. The signals from N2 and N5 to the output are amplified by a common gate stages. In order to achieve high gain all transistors should remain in saturation. Depending on the operating condition, the gain of the modified design has a potential to exceed the gain of the conventional common source output stage. The following set of equations summarizes the gain analysis of the class AB output buffer with an adaptive bias scheme.
(中略)
Fig. 3-b shows the proposed adaptive biasing scheme for the NMOS section of the output buffer. The PMOS implementation is complementary to the NMOS circuitry. When the output is low the MN_Switch is off and the feedback is inactive and node N3 is simply DC biased by the three diode-connected transistors (MN_D1, MN_D2 and MN_D3). In this operating condition, N2 and N3 are set to a low voltage and it is essential that the voltage at N2 is high enough to keep MN_Signal and MN_Bias in saturation region. When the output voltage exceeds approximately V_(gs_MN_D1) plus V_(gs_MN_D2), MN_Switch turns on and short circuits the middle diode. This increases the voltage at node N3 and hence also at N2. The voltage variation at N2 is mainly determined by the size ratio of MN_Switch to MN_D2. The size of MN_D3 determines the maximum voltage at N2 while the size of MN_D1 determines the minimum voltage at N2. The benefits of the adaptive biasing include simplicity, scalability and power efficiency. 」(946ページ右欄-同ページ右欄)
(当審訳: 3) 高利得で高い振れのアナログバッファ
多数の高電圧I/Oバッファ回路が報告された([1], [2]及び[4])。これらの回路は,典型的には,デジタルアプリケーション用に設計されている。一般的なアプローチは,固定されたゲートバイアスを有するトランジスタを積層することである。デジタル回路のために,速度とレールツーレールの振れ(swing)は,最も重要な性能基準である。アナログ出力段における他の一方で,出力の振れ(swing)が最大となり,利得が高いままとなり,非線形歪みは無視できることは,それは非常に重要である。したがって,設計者は,利得と直線性に対する出力の振れ(swing)をトレードオフしなければならない。従来の共通の電源出力バッファは,高い振れ(swing),高利得を提供する。そのシンプルで良好な性能のために,広く様々なアナログ回路で使用されている。図3-aに示すように,個々のトランジスタに関する電気的ストレスを減らすために,2つのトランジスタ(MN_BiasとMP_Bias)が追加される。N2とN5の電圧が信頼性ガイドラインを満たすように制御する必要がある。N3が,中間電圧に固定されている場合,MN_SignalとMP_Signalはオーバーストレスにさらされないことが保証される。例えば,デバイスはVDSの2Vまで耐えることができ,所望の最大出力電圧は2.4Vである場合,ノードN2には,0.4Vの最低電圧が必要とされる。さもなければ,MN_Biasは,オーバーストレスにさらされるであろう。これは,固定されたバイアスが,出力の振れを高く制限し,アナログ出力バッファには適していないことを示している。それは,出力電圧に追従するそのノードN3とN4のための適応バイアスの考え方に至る。MN_BiasとMP_Biasの追加により,MN_SignalとMP_Signalのドレインから見た抵抗が低減される。N2とN5から出力段への信号は,共通ゲート段によって増幅される。高利得を達成するために,すべてのトランジスタが飽和状態にとどまるべきである。動作状態に応じて,変更された設計の利得は,従来の共通ソース出力段の利得を超える可能性を秘めている。方程式の次のセットは,適応型バイアシング方式にクラスABの出力バッファの利得分析をまとめたものである。
(中略)
図3-bは,出力バッファのNMOS部のために提案された適応型バイアシング方式を示す。PMOSは,NMOS回路に相補的に実装される。出力が低い場合,MN_Switchはオフとなり,フィードバックは非アクティブとなり,ノードN3は3つのダイオード接続されたトランジスタ(MN_D1,MN_D2とMN_D3)によって単に直流バイアスされる。この動作状態において,N2及びN3は低電圧に設定され,N2の電圧が飽和領域でMN_SignalとMN_Biasを維持するのに十分に高いことが重要である。出力電圧が,ほぼV_(gs_MN_D1) プラスV_(gs_MN_D2) を超えると,MN_Switchがオンとなり,中間ダイオードを短絡する。これにより,ノードN3で電圧が増加し,N2でも電圧が上昇する。N2の電圧変化量は,主に,MN_D2に対するMN_Switchのサイズ比によって決定される。MN_D3のサイズはN2の最大電圧を決定し,一方で,MN_D1のサイズはN2の最小電圧を決定する。適応型バイアシングの利点は,単純さ,スケーラビリティ,そして電力効率を含んでいる。)

ウ 「III. IMPLEMENTATION OF A STRESS-FREE OPERATIONAL AMPLIFIER
The adaptive biasing scheme is demonstrated with an operational amplifier shown in Fig. 4. A standard 45-nm CMOS process is used to implement a test amplifier. Its reliability guidelines are summarized in Table I. For this implementation, 1.8 V I/O devices are used and operated at 2.6 V. With this, the I/O devices become vulnerable to electrical stress. To ensure a long life time, all terminal voltages (VDS, VGS and VGD) for all devices are limited to 2 V. The operational amplifier is based on a folded cascode gain stage, a floating class AB control [3], and the adaptively biased output buffer. The added top and bottom rows of switches are triggered by the signals ‘hlsl' and ‘llslb' that are generated from a 1-to-2 logic level shifter. Due to leakage currents, the voltages stay within the limits even in the sleep mode. The design of the class AB control needs special attention. It is critical to ensure that at no time the gate biasing of the output stage exceed 2 V limit. To ensure enough phase margin two 0.75 pF Miller capacitors were added. Diode-connected devices are also used selectively. 」(946ページ右欄-947ページ左欄)
(当審訳: III.ストレスのない演算増幅器の実装
適応型バイアシング方式は,図4に示される演算増幅器で説明される。標準の45nm CMOSプロセスは,テスト増幅器を実装するために使用される。その信頼性のガイドラインは,表Iに要約されている。この実装において,1.8VのI/Oデバイスが使用され,2.6Vで動作される。これにより,I/Oデバイスは,電気的ストレスに対して弱くなる。長寿命を確実にするため,すべてのデバイスの全ての端子電圧(VDS,VGS及びVGD)は,2Vに制限される。オペアンプは,フォールデッドカスコード(folded cascode)利得段,フローティングクラスAB制御[3],そして,適応的にバイアスされる出力バッファに基づいている。追加された上部と下部のスイッチ列は,1to2論理レベルシフタから生成される信号’hlsl(HLSL)’と’llslb(LLSLB)’によってトリガされる。漏れ電流に起因して,電圧はスリープモード中でも限界内にとどまる。クラスAB制御の設計は,特別な注意が必要です。決して,出力段のゲートバイアスが,2Vの制限を上回らないようにすることを確実に行うことが重要である。十分な位相余裕を確保するため,2つの0.75pFのミラーコンデンサを追加した。ダイオード接続されたデバイスも選択的に使用される。)

以上の記載及び図3-a記載の「出力手段」及び図3-b記載の「適応型バイアシング手段」を,図4記載の「演算増幅器」及び技術常識に照らせば,次のことがいえる。

A. 図3-a記載の「出力手段」は,上記演算増幅器に実装されるものであるから,前記出力手段における「Vout」は「増幅器出力ノード」といえ,同様に,「GND」及び「VDDA」は「電力供給ノード」といえる。そして,該VDDAには電源電圧が存在することは明らかである。
さらに,上記出力手段を構成する「トランジスタ」がMOS-FETであることは,回路記号から明らかであるので,該トラジスタに対応する「MP_Signal」,「MP_Bias」,「MN_Bias」及び「MN_Signal」が,「ソース」,「ゲート」及び「ドレイン」を有することは当然である。
そして,(a)MP_Signal及びMP_Biasが,VoutをVDDAに結合することのできる伝導性径路を形成すること,同様に,(b)MN_Bias及びMN_Signalが,VoutをGNDに結合することのできる伝導性径路を形成することは明らかである。
また,「MP_Bias」及び「MN_Bias」に対し,「適応型バイアシング手段」がバイアス信号を供給していることは明白である。
B. 図3-b記載の「適応型バイシング方式」は,「出力が低い場合,MN_Switchはオフとなり,フィードバックは非アクティブとなり,ノードN3は3つのダイオード接続されたトランジスタ(MN_D1,MN_D2とMN_D3)によって単に直流バイアスされる。この動作状態において,N2及びN3は低電圧に設定され,N2の電圧が飽和領域でMN_SignalとMN_Biasを維持するのに十分に高いことが重要である。出力電圧が,ほぼV_(gs_MN_D1) プラスV_(gs_MN_D2) を超えると,MN_Switchがオンとなり,中間ダイオードを短絡する。これにより,ノードN3で電圧が増加し,N2でも電圧が上昇する」ものである。
このことは,(a)出力電圧(Vout)が低い場合,"MN_Switch"がオフになるのであるから,MN_BiasのゲートN2の電位は,VDDAがMN_D1,MN_D2及びMN_D3により等しく分圧された電位,つまり"1/3・VDAA"となる。そして,(b)出力電圧が,V_(gs_MN_D1) プラスV_(gs_MN_D2) を超えた場合,"MN_Switch"がオンになる。その時,前記N2の電位は,N3の電位と等しくなり,その電位は,MN_D1及びMN_D3により等しく分圧された電位,つまり"1/2・VDAA"となることを意味する。
そして,図3-b記載の適応型バイアシング方式は,NMOS回路に相補的に,PMOSを実装するものである。このことは,図3-b記載の「MN_Bias」,「MN_Signal」,「MN_D3」,「MN_D2」,「MN_D1」及び「MN_Switch」が,それぞれ,図4記載の「MP_Bias」,「MP_Signal」,「MP_D4」,「MP_D2」,「MP_D3」及び「MP_Swith」に対応するように構成され,その構成が,次のような適応型バイアシング方式となることを意味する。




(当審注:FETは,すべてPMOS。)

これを基に,PMOS部の適応型バイアシング方式の動作をNMOS部と同様に検討する。
(c)出力電圧(Vout)が,VDAA-(V_(gs_MP_D3) プラス V_(gs_MP_D2) )より低い場合,"MP_Switch"がオンとなる。この時,VDAAは,MP_D3及びMP_D4により等しく分圧されることになり,MP_Biasのゲート電位は,"1/2・VDAA"となる。そして,(d)出力電圧が高い場合,"MP_Switch"はオフとなり,MP_Biasのゲート電位は,VDAAがMP_D3,MP_D2及びMP_D4により等しく分圧された電位,つまり"2/3・VDAA"となる。

C. 小括
上記(a)-(d)から,出力電圧(Vout)応じて,適応型バイアシング方式は,次のように,MP_Bias及びMN_Biasにゲート電位を供給する。

(i) 出力電圧が,1/3・VDAAより低い場合
MN_Switchがオフ,MP_Switchがオンとなり,
MN_Biasのゲート電位が1/3・VDAA,
MP_Biasのゲート電位が1/2・VDAAとなる。
(ii) 出力電圧が,1/3・VDAAを上回り,2/3・VDAAより低い場合
MN_Switchがオフ,MP_Switchがオフとなり,
MN_Biasのゲート電位が1/3・VDAA,
MP_Biasのゲート電位が2/3・VDAAとなる。
(iii) 出力電圧が,2/3・VDAAより高い場合
MN_Switchがオン,MP_Switchがオフとなり,
MN_Biasのゲート電位が1/2・VDAA,
MP_Biasのゲート電位が2/3・VDAAとなる。

(2) 引用発明

以上から,引用文献には,次の発明(以下「引用発明」という。)が開示されている。

GNDと,
VDAAと,
増幅器出力ノードと,
ソース,ゲート及びドレインを有するMP_Signalトランジスタと,
ソース,ゲート及びドレインを有するMP_Biasトランジスタと,
ソース,ゲート及びドレインを有するMN_Signalトランジスタと,
ソース,ゲート及びドレインを有するMN_Biasトランジスタと,
前記MP_Biasトランジスタのゲートにバイアス電位を供給し及び前記MN_Biasトランジスタのゲートにバイアス電位を供給する適応型バイシング方式と,を備える出力段と,を備え,
前記増幅器は,前記増幅器出力ノードから,前記MP_Biasトランジスタを通り,前記MP_Signalトランジスタを通り,前記VDAAまでの伝導性径路が形成でき,
前記増幅器は,前記GNDから,前記MN_Signalトランジスタを通り,前記MN_Biasトランジスタを通り,前記増幅器出力ノードまでの伝導性径路を形成でき,
出力電圧が,1/3・VDAAより低い場合,MN_Switchがオフ,MP_Switchがオンとなり,MN_Biasのゲート電位が1/3・VDAA,MP_Biasのゲート電位が1/2・VDAAとなり,
出力電圧が,1/3・VDAAを上回り,2/3・VDAAより低い場合,MN_Switchがオフ,MP_Switchがオフとなり,MN_Biasのゲート電位が1/3・VDAAに,MP_Biasのゲート電位が2/3・VDAAになり,
出力電圧が,2/3・VDAAより高い場合,MN_Switchがオン,MP_Switchがオフとなり,MN_Biasのゲート電位が1/2・VDAAに,MP_Biasのゲート電位が2/3・VDAAになるように,ゲート電位を供給する適応型バイアシング方式を備える,演算増幅器。


第3 対比

本願発明と引用発明を技術常識に照らし,比較すると,次のことがいえる。

引用発明における「GND」及び「VDAA」はともに「電力供給ノード」といえ,「VDAA」が,「GND」との間において電源電圧の存在する電力供給ノードに相当する。
よって,前記「GND」及び前記「VDAA」は,ぞれぞれ,本願発明における「第1の電力供給ノード」及び「第2の電力供給ノード」に相当する。
してみると,引用発明において,増幅器に形成される「増幅器出力ノードから,MP_Biasトランジスタを通り,MP_Signalトランジスタを通り,VDAAまで」の「伝導性径路」は,本願発明における「第1の伝導性径路」に相当し,また,前記「MP_Biasトランジスタ」及び前記「MP_Signalトランジスタ」は,それぞれ,本願発明における「第2のトランジスタ」及び「第1のトランジスタ」に相当し,前記「VDAA」まで延びていることは当然である。
同様に,引用発明において,増幅器に形成される「GNDから,MN_Signalトランジスタを通り,MN_Biasトランジスタを通り,増幅器出力ノードまで」の「伝導性径路」は,本願発明における「第2の伝導性径路」に相当し,また,前記「MN_Signalトランジスタ」及び前記「MN_Biasトランジスタ」は,それぞれ,本願発明における「第3のトランジスタ」及び「第4のトランジスタ」に相当する。そして,該「第2の伝導性径路」に相当する「伝導性径路」が,前記「増幅器出力ノード」まで延びていることは当然である。
また,引用発明における「適応型バイアシング方式」は,回路として構成されるものであるから,「適応型バイアシング回路」といえる。そして,該「適応型バイアシング回路」は,「MP_Biasトランジスタのゲートにバイアス電位を供給し及び前記MN_Biasトランジスタのゲートにバイアス電位を供給する」ものである。よって,「MP_Biasトランジスタのゲート」に供給される「バイアス電位」は,本願発明における「第1のバイアス信号」に相当し,同様に,「MN_Biasトランジスタのゲート」に供給される「バイアス電位」は,本願発明における「第2のバイアス信号」に相当する。
ここで,引用発明における適応型バイアシング方式の機能を,「MP_Biasトランジスタ」及び「MN_Biasトランジスタ」のゲート電位,それぞれについてみると,(i)MP_Biasトランジスタのゲート電位は,出力電圧が,1/3・VDAAより低い場合,1/2・VDAAであり,適応型バイアシング方式は出力電圧が1/3VDAAを上回った場合は前記MP_Biasトランジスタのゲート電位は2/3・VDAに増大し,(ii)MN_Biasトランジスタのゲート電位は,出力電圧が,2/3・VDAAより高い場合は,1/2・VDAAであり,適応型バイアシング方式は出力電圧が2/3・VDAAを下回った場合は前記MP_Biasトランジスタのゲート電位は1/2・VDAAに低下,といえる。
つまり,出力電圧が,1/3・VDAAを上回り,かつ,2/3・VDAAを下回る場合は,引用発明における適応型バイシング方式は,MP_Biasトランジスタのゲート電位を増大させるとともにMN_Biasトランジスタのゲート電位を低下させるものである。
よって,引用発明における「出力電圧」が,「1/3・VDAAより低い場合」,「1/3・VDAAを上回り,2/3・VDAAを下回る場合」,「2/3・VDAAを上回る場合」は,それぞれ,本願発明における「出力信号」が,「第1の電圧範囲内にある場合」,「第2の電圧範囲内にある場合」,「第3の電圧範囲内にある場合」に相当する。そして,出力電圧が,1/3・VDAAより低い場合のMP_Biasトランジスタのゲート電位である「1/2・VDAA」は,本願発明における「第1の電圧」に,また,2/3より高い場合のMN_Biasトランジスタのゲート電位である「1/2・VDAA」は,本願発明における「第3の電圧」に,それぞれ相当する。

以上から,本願発明と引用発明は,次の点で一致し,相違するといえる。

[一致点]
演算増幅器であって,
第1の電力供給ノードと,
第2の電力供給ノードであって,前記第1の電力供給ノードと前記第2の電力供給ノードとの間においては電源電圧が存在する第2の電力供給ノードと,
増幅器出力ノードと,
ソース,ゲート及びドレインを有する第1のトランジスタと,
ソース,ゲート及びドレインを有する第2のトランジスタと,
ソース,ゲート及びドレインを有する第3のトランジスタと,
ソース,ゲート及びドレインを有する第4のトランジスタと,
前記第2のトランジスタの前記ゲート上において第1のバイアス信号を供給し及び前記第4のトランジスタの前記ゲート上において第2のバイアス信号を供給する適応型バイアシング回路と,を備える出力段と,を備え,
前記増幅器は,第1の伝導性経路を通じて前記増幅器出力ノードを前記第2の電力供給ノードに結合することができ,前記第1の伝導性経路は,前記出力ノードから,前記第2のトランジスタを通り,前記第1のトランジスタを通り,前記第2の電力供給ノードまで延び,
前記増幅器は,第2の伝導性経路を通じて前記増幅器出力ノードを前記第1の電力供給ノードに結合することができ,前記第2の伝導性経路は,前記第1の電力供給ノードから,前記第3のトランジスタを通り,前記第4のトランジスタを通り,前記増幅器出力ノードまで延び,
前記第1のバイアス信号は,前記増幅器出力ノードにおける出力信号が第1の電圧範囲内にある場合は第1の電圧を有し,前記適応型バイアシング回路は,前記増幅器出力信号が第2の電圧範囲内にある場合は前記第1のバイアス信号を増大させ,前記第2のバイアス信号は,前記増幅器出力ノードにおける出力信号が第3の電圧範囲内にある場合は第3の電圧を有し,前記適応型バイアシング回路は,前記出力信号が前記第2の電圧範囲内にある場合は前記第2のバイアス信号を低下させる,演算増幅器。

[相違点1]
本願発明は,「差動入力段」を備えるのに対して,引用発明には,そのような特定がない点。

[相違点2]
本願発明における「第1,第2,第3及び第4のトランジスタの各々」は,「電源電圧よりも低いドレインソース間破壊電圧」,及び,「電源電圧よりも低いゲートソース間破壊電圧」を有するのに対して,引用発明には,そのような特定がない点。


第4 当審の判断

1.相違点1について
本願発明も引用発明もともに「演算増幅器」に係る発明であるところ,演算増幅器が,差動入力段を備えることは,引用例を提示するまでもなく周知である。
また,本願発明における「差動入力段」は格別なものでもない。
よって,引用発明に周知技術を適用し,相違点1のように構成することは,当業者が容易になしえたことである。

2.相違点2について
引用文献には,「For this implementation, 1.8 V I/O devices are used and operated at 2.6 V. With this, the I/O devices become vulnerable to electrical stress. To ensure a long life time, all terminal voltages (VDS, VGS and VGD) for all devices are limited to 2 V.」(この実装において,1.8VのI/Oデバイスが使用され,2.6Vで動作される。これにより,I/Oデバイスは,電気的ストレスに対して弱くなる。長寿命を確実にするため,すべてのデバイスの全ての端子電圧(VDS,VGS及びVGD)は,2Vに制限される。),そして,「It is critical to ensure that at no time the gate biasing of the output stage exceed 2 V limit.」(決して,出力段のゲートバイアスが,2Vの制限を上回らないようにすることを確実に行うことが重要である。)との記載がある。
つまり,引用発明においては,電源電圧として「2.6V」を採用するものでありながら,「デバイスの全ての端子電圧(VDS,VGS及びVGD)」の制限電圧を,2Vとしている。このことは,引用発明におけるデバイスが,電源電圧2.6Vよりも低い2Vを,ドレインソース間破壊電電圧,ゲートソース間破壊電圧,及びゲートドレイン間破壊電圧であるものを用いることが予定されていることを技術的に意味していることは,技術常識に照らせば,明らかである。
したがって,引用発明において,「第1,第2,第3及び第4のトランジスタの各々は,電源電圧よりも低いドレインソース間破壊電圧」を有し,「前記第1,第2,第3及び第4のトランジスタの各々は,前記電源電圧よりも低いゲートソース間破壊電圧」を有するようにすることは,引用文献の記載に基づいて,当業者が容易になしえたものである。

3.まとめ
以上のとおりであるから,引用発明及び周知技術に基づいて,本願発明のように構成することは,当業者が容易なしえたことである。
そして,本願発明のように構成したことによる効果も,引用発明及び周知技術から,当業者が予測できる範囲のものである。

よって,本願発明は,引用発明及び周知技術に基づいて,当業者が容易に発明をすることができたものである。

4.補足的判断
(1) 請求人の主張
請求人は,審判請求書において,次の主張をしている。
(下線は当審が付与。)

「3.本願発明が特許されるべき理由
出願人は、請求項1-21に係る発明が引用文献1と同一あるいは引用文献1から容易に発明できたものであるという判断に同意できません。このため、以下に出願人の意見を述べます。
本願はデジタル信号のスイングよりも大きい電圧範囲でアナログ信号をスイングさせる増幅器を構成する複数のトランジスタのゲート絶縁体厚を異ならせる必要をなくすことを目的とするものです。独立請求項1はこの目的を達成するための適応バイアシング構成を定義しています。」

そして,上記請求人の主張に関連する記載が,本願明細書には次のようになされている。

「【0006】 図4(先行技術)は、図3の演算増幅器7の出力段11をより詳細に示す。出力段11は、Pチャネルトランジスタ14と、Nチャネルトランジスタ15と、を含む。出力リード9における出力信号VOUTの電圧は、接地電位から2.7ボルトまでの範囲にわたることが可能であるため、2.0ボルトの破壊電圧定格を有するトランジスタ14及び15に関して基本薄ゲート絶縁体デバイスを用いることは、これらのデバイスを過度のストレスにさらすことになる。トランジスタ14及び15は、基本デバイスが約2.0ボルトの定格ドレインソース間破壊電圧(Vdsbd)を有するときに、2.7ボルトのドレインソース間電圧(Vds)を受ける可能性がある。従って、トランジスタ14及び15は、より高い破壊電圧を有する厚ゲート絶縁体トランジスタであるように製造される。一例においては、厚ゲート絶縁体トランジスタは、約3.0ボルトのVdsbd破壊電圧を有する。従って、これらは、出力リード9においてより高いアナログ電源電圧VDDA範囲信号によってかけられるストレスに耐えることができる。
【0007】 図1乃至4の回路は、良好に機能する。残念なことに、2つの異なるゲート絶縁体厚をトランジスタに備えることは、混合信号集積回路1を製造する加工コストを増大させる。厚ゲート絶縁体出力段トランジスタ14及び15を製造することは、一般的には、追加のリソグラフィマスクを用いることを要求し、さらに、複数の追加の半導体製造加工ステップを実行することを要求する。この追加の複雑さに起因して、混合信号集積回路1製造コストは、厚酸化物出力段トランジスタを提供しなければならないことに起因して5%以上も増大する可能性がある。」

(2) 当審の見解
上記請求人の主張は,当審の判断に影響を及ぼさないものである。

ア 請求人の主張によれば,本願発明における出力段を構成するトランジスタは,ゲート絶縁体トランジスタである。しかし,前記トランジスタが,ゲート絶縁体によるものであることは特定されていない。

イ 引用文献における出力段のトランジスタが,ゲート絶縁体トランジスタを示していることは,明らかである。
また,ゲート絶縁体トランジスタにおけるゲート絶縁体の厚さにより,該トランジスタのドレインソース間等の破壊電圧が変化することは,技術常識である。
このことは,引用発明において,電源電圧(VDAA),入力,出力等回路定数,若しくは,動作仕様によって,引用発明における出力段を構成するトランジスタのドレインソース間等の電圧が,破壊電圧より高い時には,その電圧に耐えうる厚ゲート絶縁体のトランジスタに変更しうることを意味し,一方,前記ドレインソース間等の電圧が,破壊電圧よりも低いときには,引用発明における演算増幅器を構成する複数のトランジスタと同じゲート絶縁体厚のものを使用しうることを意味している。

エ よって,請求人が主張するように,デジタル信号のスイングよりも大きい電圧範囲でアナログ信号をスイングさせる増幅器を構成する複数のトランジスタのゲート絶縁体厚を異ならせる必要をなくすようにすることは,当業者が適宜なしえたことである。


第5 むすび
以上から,本願発明は,特許法第29条第2項の規定に該当し,特許を受けることができない。

したがって,本件出願は,他の請求項に係る発明について論及するまでもなく,拒絶すべきものである。

よって,結論のとおり,審決する。
 
審理終結日 2013-07-09 
結審通知日 2013-07-16 
審決日 2013-07-31 
出願番号 特願2010-522047(P2010-522047)
審決分類 P 1 8・ 121- Z (H03F)
最終処分 不成立  
前審関与審査官 高橋 義昭  
特許庁審判長 近藤 聡
特許庁審判官 吉田 隆之
佐藤 聡史
発明の名称 適応型バイアシングを用いた高スイング演算増幅器出力段  
代理人 蔵田 昌俊  
代理人 佐藤 立志  
代理人 幸長 保次郎  
代理人 竹内 将訓  
代理人 福原 淑弘  
代理人 砂川 克  
代理人 中村 誠  
代理人 高倉 成男  
代理人 峰 隆司  
代理人 白根 俊郎  
代理人 堀内 美保子  
代理人 岡田 貴志  
代理人 河野 直樹  
代理人 井関 守三  
代理人 野河 信久  

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