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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1282750
審判番号 不服2013-1457  
総通号数 170 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-02-28 
種別 拒絶査定不服の審決 
審判請求日 2013-01-25 
確定日 2013-12-18 
事件の表示 特願2008-549577「電界緩和機能を有するIII族窒化物電力半導体」拒絶査定不服審判事件〔平成19年 7月19日国際公開、WO2007/081807、平成21年 6月11日国内公表、特表2009-522812〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、2007年1月8日(パリ条約による優先権主張外国庁受理2006年1月9日、アメリカ合衆国)を国際出願日とする出願であって、平成24年3月9日付けの拒絶理由通知に対して、同年8月13日に手続補正書及び意見書が提出されたが、同年9月18日付けで拒絶査定がなされ、それに対して、平成25年1月25日に拒絶査定に対する審判請求がなされたものである。

2.本願発明
本願の請求項1に係る発明(以下「本願発明」という。)は、平成24年8月13日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定される以下のとおりのものである。

「【請求項1】
バンドギャップを有する第1III族窒化物層と、前記第1III族窒化物層の上に別のバンドギャップを有する第2III族窒化物層とを含むIII族窒化物をベースとするヘテロ接合と、
前記第2III族窒化物層に電気的に接続されている第1電源電極と、
前記第2III族窒化物層に電気的に接続されている第2電源電極と、
前記第1電源電極と前記第2電源電極との間において、前記第1電源電極の周りに配置されているゲート構造と、
前記ゲート構造に隣接して、前記第2III族窒化物層の上に配置されている電界緩和機能、
とを備える電力半導体素子。」

3.引用刊行物に記載された事項及び発明
(3-1)原査定の拒絶の理由に引用され、本願の優先権主張の日前である平成14年4月5日に日本国内において頒布された特開2002-100640号公報(以下「引用刊行物」という。)には、図1ないし4とともに、以下の事項が記載されている(なお、下線は、当審において付与したものである。以下、同じ。)。

「【0001】
【発明の属する技術分野】本発明は電界効果型化合物半導体装置に関するものであり、特に、HEMT(高電子移動度トランジスタ)やMESFET(Metal-Semiconductor FET)等の電界効果型化合物半導体装置における高耐圧化を図るためのゲート電極周辺の電界を制御する構成に特徴のある電界効果型化合物半導体装置に関するものである。」
「【0008】
【発明が解決しようとする課題】しかし、近年の高性能化の要請に伴って短ゲート化が図られているが、短ゲート化に伴って3端子耐圧BV_(ds)が低下するという問題が新たに発生する。この3端子耐圧BV_(ds)の低下は、ゲート電極のドレイン端における電界集中が顕著になることによるものである。
【0009】したがって、本発明は、ゲート電極周辺の電界を制御し、それによって、耐圧低下を抑制することを目的とする。
【0010】
【課題を解決するための手段】ここで、図1を参照して本発明における課題を解決するための手段を説明する。
なお、図1(a)は、本発明の電界効果型化合物半導体装置の概略的断面図であり、また図1(b)は、本発明の電界効果型化合物半導体装置における3端子耐圧BV_(ds)及び電流利得遮断周波数f_(T )の金属酸化膜厚依存性の説明図である。なお、図において、符号1,3,10は、夫々、チャネル層、ソース・ドレイン領域、及び、基板である。
【0011】図1(a)参照
上述の課題を解決するために、本発明においては、半導体層とゲート電極9との界面に、ソース・ドレイン電極方向に突き出た金属酸化膜7/金属膜8の積層膜、金属薄膜、或いは、抵抗性金属酸化膜7のいずれかからなる電界緩和膜6を挿入したことを特徴とする。
【0012】この様に、半導体層(図においてはキャリア供給層2)とゲート電極9との界面に電界緩和膜6を設けることによって、短ゲート化に伴う3端子耐圧BV_(ds)の低下を抑制することができる。」
「【0016】また、電界緩和膜6を金属薄膜で構成する場合には、金属薄膜が実効的にゲート電極として作用しない程度の抵抗性が得られる膜厚にする必要があり、また、電界緩和膜6を抵抗性金属酸化膜7で構成する場合には、抵抗性金属酸化膜が実効的にゲート電極として作用しない程度の抵抗性を有するようにする必要がある。
【0017】特に、電界緩和膜6は、ソース電極4側に比べてドレイン電極5側に突き出ていること、即ち、L_(gd)>L_(gs)にすることが望ましく、また、金属酸化膜7、金属膜8、金属薄膜、或いは、抵抗性金属酸化膜を構成する金属元素としては、Ti,Co,Ta,Ni,Pd,Pr,Hf,Zr等の金属を用いることが望ましい。」
「【0019】
【発明の実施の形態】ここで、図2及び図3を参照して本発明の第1の実施の形態の製造工程を説明する。
図2(a)参照 まず、半絶縁性InP基板11上に、MOVPE法を用いて、厚さが、例えば、200nmのi型InAlAsバッファ層12、厚さが、例えば、25nmのi型InGaAsチャネル層13、厚さが、例えば、25nmで、n型不純物濃度が、例えば、2×10^(18)cm^(-3)のn型InAlAs電子供給層14、及び、厚さが、例えば、50nmで、n型不純物濃度が、例えば、1×10^(19)cm^(-3)のn^(+ )型InGaAsキャップ層15を順次成長させる。なお、この場合のi型InGaAsチャネル層13及びn^(+ )型InGaAsキャップ層15の混晶比はIn_(0.53)Ga_(0.47)Asであり、また、i型InAlAsバッファ層12及びn型InAlAs電子供給層14の混晶比はIn_(0.52)Al_(0.48)Asである。
【0020】次いで、レジストパターン16をマスクとして、H_(3 )PO_(4 )+H_(2 )O_(2 )+H_(2 )Oからなるリン酸系のエッチャントを用いて、i型InAlAsバッファ層12が露出するまでエッチングして、素子分離溝17を形成する。
【0021】図2(b)参照
次いで、レジストパターン16を除去したのち、新たにソース・ドレイン電極に対応する開口を有するレジストパターン18を形成し、次いで、全面に、例えば、10nmのTi膜、30nmのPt膜、及び、200nmのAu膜を蒸着法によって順次堆積させTi/Pt/Au膜19とし、次いで、レジストパターン18とともに不要なTi/Pt/Au膜19をリフトオフすることによってノンアロイオーミック接触によりオーミック電極20が形成されることになる。
【0022】図2(c)参照
次いで、レジストパターン21をマスクとして、クエン酸+H_(2 )O_(2 )+H_(2 )Oからなるクエン酸系エッチャントを用いて、n型InAlAs電子供給層14が露出するまでソース・ドレイン電極20間のn^(+ )型InGaAsキャップ層15を選択的に除去して間隔が、例えば、0.55μmのゲートリセス領域22とする。
【0023】図3(d)参照
次いでレジストパターン21を除去したのち、新たなレジストパターン(図示を省略)を設け、全面に厚さが、1.5?4.0nm、例えば、2nmのTi膜を堆積させ、次いで、レジストパターンとともに不要なTi膜を除去したのち、酸素プラズマ雰囲気に晒すことによって、Ti膜を酸化して絶縁性のTiO_(x )膜23に変換する。なお、この酸化によって、TiO_(x )膜23は2倍程度に増大し、3.0?7.0nm程度となる。
【0024】図3(e)参照
次いで、レジストパターンを除去したのち、新たにTiO_(x )膜23に対応する開口を有するレジストパターン(図示を省略)を設け、全面に厚さが、2.0?5.0nm、例えば、4nmのTi膜を堆積させ、次いで、レジストパターンとともに不要なTi膜を除去することによってTi膜24を形成し、TiO_(x )膜23/Ti膜24構造の電界緩和膜とする。
【0025】図3(f)参照
次いで、レジストパターンを除去したのち、T字型のゲート電極を形成するための開口パターンを有するリフトオフ用のレジストパターン(図示せず)を設け、次いで、全面に、例えば、10nmのPt膜25及び200nmのAu膜26を蒸着法によって順次堆積させたのち、レジストパターンとともにリフトオフすることによって、不要なPt/Au膜を除去してゲート電極27を形成する。
【0026】なお、この場合のゲート電極幅は、例えば、0.15μmであり、電界緩和膜のドレイン側への突出し幅L_(gd)は、例えば、0.1μmとし、ソース側への突出し幅L_(gs)より大幅に長くする。
【0027】以降は、図示を省略するものの、プラズマCVD法によって、厚さが、例えば、100nmのSiN膜を全面に堆積させてパッシベーション膜としたのち、ソース・ドレイン電極20及びゲート電極27に対応する開口部を有するレジストパターンを形成し、このレジストパターンをマスクとしてSF_(6 )を用いたドライエッチングを施すことによって、SiN膜を除去したのち、1μmのAu膜を順次堆積させたのち、Arイオンを用いたイオンミリングを施してAu配線を形成することによってHEMTが完成する。
【0028】以上、説明したように、本発明の第1の実施の形態においては、ドレイン側へ突き出す電界緩和膜を設けているので、電界の集中し易いゲート電極27の周辺部のドレイン寄りの領域の電界を緩和することができ、それによって、3端子耐圧BV_(ds)を高くすることができる。」
「【0032】次に、図4を参照して、本発明の第2の実施の形態の製造工程を説明するが、電界緩和膜の構成以外は、上記の第1の実施の形態と基本的に同一であるので、同じ工程に関しては説明は簡単にする。
図4(a)参照
まず、上記の第1の実施の形態と全く同様の工程を経て、ゲートリセス領域22を形成したのち、レジストパターン(図示を省略)を設け、全面に厚さが、1.0?7.0nm、例えば、2nmのTi膜を堆積させ、次いで、レジストパターンとともに不要なTi膜を除去したのち、酸素プラズマ雰囲気に晒すことによって、Ti膜を酸化して抵抗性TiO_(x )膜28に変換する。【0033】この場合、抵抗性TiO_(x )膜28の酸化の程度、即ち酸素組成比xを制御することによって、抵抗性TiO_(x )膜28の比抵抗を制御することができ、抵抗性TiO_(x )膜28が実効的にゲート電極として作用しないように膜厚との相関で酸化の程度を決定すれば良い。
【0034】図4(b)参照
以降は、再び、上記の第1の実施の形態と全く同様の工程を経ることによって、T字状のゲート電極27を有するHEMTが得られる。
【0035】この第2の実施の形態においては、電界緩和膜を抵抗性TiO_(x )膜28のみで構成しているので、製造工程が簡素化することができる。」
「【0042】また、上記の各実施の形態の説明においては、nチャネル型InP系HEMTとして説明しているが、nチャネル型InP系HEMTに限られるものではなく、pチャネル型InP系HEMTにも適用されるものであり、さらには、GaAs系HEMTやMESFET等の他の電界効果型化合物半導体装置にも適用されるものである。」

(3-2)引用刊行物の
「【0010】
【課題を解決するための手段】 ・・・ 図1(a)は、本発明の電界効果型化合物半導体装置の概略的断面図であり、 ・・・ 図において、符号1,3,10は、夫々、チャネル層、ソース・ドレイン領域、及び、基板である。」
「【0019】
【発明の実施の形態】ここで、図2及び図3を参照して本発明の第1の実施の形態の製造工程を説明する。
図2(a)参照
・・・ 半絶縁性InP基板11上に、 ・・・ i型InAlAsバッファ層12、 ・・・ i型InGaAsチャネル層13、 ・・・ n型InAlAs電子供給層14、及び、 ・・・n^(+ )型InGaAsキャップ層15を順次成長させる。 ・・・
【0020】 ・・・レジストパターン16をマスクとして、 ・・・ i型InAlAsバッファ層12が露出するまでエッチングして、素子分離溝17を形成する。
【0021】図2(b)参照
・・・ レジストパターン16を除去したのち、新たにソース・ドレイン電極に対応する開口を有するレジストパターン18を形成し、次いで、全面に、 ・・・ Ti膜、 ・・・Pt膜、及び、 ・・・Au膜を蒸着法によって順次堆積させTi/Pt/Au膜19とし、次いで、レジストパターン18とともに不要なTi/Pt/Au膜19をリフトオフすることによってノンアロイオーミック接触によりオーミック電極20が形成されることになる。
【0022】図2(c)参照
次いで、レジストパターン21をマスクとして、 ・・・ n型InAlAs電子供給層14が露出するまでソース・ドレイン電極20間のn^(+ )型InGaAsキャップ層15を選択的に除去して ・・・ ゲートリセス領域22とする。」
「【0032】次に、図4を参照して、本発明の第2の実施の形態の製造工程を説明するが、電界緩和膜の構成以外は、上記の第1の実施の形態と基本的に同一であるので、同じ工程に関しては説明は簡単にする。
図4(a)参照
まず、上記の第1の実施の形態と全く同様の工程を経て、ゲートリセス領域22を形成したのち、レジストパターン(図示を省略)を設け、 ・・・ Ti膜を堆積させ、次いで、レジストパターンとともに不要なTi膜を除去したのち、 ・・・ Ti膜を酸化して抵抗性TiO_(x )膜28に変換する。」
という記載から、引用刊行物の第2の実施の形態である図4(a)には、
「半絶縁性InP基板11の上に形成されたi型InAlAsバッファ層12と、
前記i型InAlAsバッファ層12の上に形成されたi型InGaAsチャネル層13と、
前記i型InGaAsチャネル層13の上に形成されたn型InAlAs電子供給層14と、
前記n型InAlAs電子供給層14の上に、ゲートリセス領域22を挟んで形成されたソース・ドレイン領域となるn^(+ )型InGaAsキャップ層15と、
前記ソース・ドレイン領域となるn^(+ )型InGaAsキャップ層15の上に形成されたソース・ドレイン電極20と、
前記n型InAlAs電子供給層14の上のゲートリセス領域22に形成された抵抗性TiO_(x )膜28」
が記載されているものと認められる。

(3-3)引用刊行物の
「【0025】図3(f)参照
・・・ T字型のゲート電極を形成するための開口パターンを有するリフトオフ用のレジストパターン(図示せず)を設け、次いで、全面に、 ・・・ Pt膜25及び ・・・ Au膜26を蒸着法によって順次堆積させたのち、レジストパターンとともにリフトオフすることによって、不要なPt/Au膜を除去してゲート電極27を形成する。
【0026】なお、この場合のゲート電極幅は、 ・・・ 電界緩和膜のドレイン側への突出し幅L_(gd)は、 ・・・ ソース側への突出し幅L_(gs)より大幅に長くする。
【0027】以降は、図示を省略するものの、 ・・・ Au配線を形成することによってHEMTが完成する。」
「【0034】図4(b)参照
以降は、再び、上記の第1の実施の形態と全く同様の工程を経ることによって、T字状のゲート電極27を有するHEMTが得られる。」
という記載から、引用刊行物の第2の実施の形態である図4(b)には、図4(a)の構成に加えて、
「抵抗性TiO_(x )膜28の上に形成され、前記抵抗性TiO_(x )膜28のドレイン側への突出し幅L_(gd)が、ソース側への突出し幅L_(gs)より大幅に長くなるように形成されたPt膜25及びAu膜26からなるゲート電極27」
が記載されているものと認められる。

(3-4)以上より、引用刊行物の第2の実施の形態には、
「半絶縁性基板InP基板11の上に形成されたi型InAlAsバッファ層12と、
前記i型InAlAsバッファ層12の上に形成されたi型InGaAsチャネル層13と、
前記i型InGaAsチャネル層13の上に形成されたn型InAlAs電子供給層14と、
前記n型InAlAs電子供給層14の上に、ゲートリセス領域22を挟んで形成されたソース・ドレイン領域となるn^(+ )型InGaAsキャップ層15と、
前記ソース・ドレイン領域となるn^(+ )型InGaAsキャップ層15の上に形成されたソース・ドレイン電極20と、
前記n型InAlAs電子供給層14の上のゲートリセス領域22に形成された抵抗性TiO_(x )膜28と、
前記抵抗性TiO_(x )膜28の上に形成され、前記抵抗性TiO_(x )膜28のドレイン側への突出し幅L_(gd)が、ソース側への突出し幅L_(gs)より大幅に長くなるように形成されたPt膜25及びAu膜26からなるゲート電極27
からなるHEMT。」
が記載されているものと認められる。

4.対比
(4-1)刊行物発明の「i型InGaAsチャネル層13」及び「n型InAlAs電子供給層14」と、本願発明の「バンドギャップを有する第1III族窒化物層」及び「別のバンドギャップを有する第2III族窒化物層」とは、「バンドギャップを有する第1III族化合物層」及び「別のバンドギャップを有する第2III族化合物層」という点で共通する。そして、刊行物発明において、「i型InGaAsチャネル層13」及び「n型InAlAs電子供給層14」は、ヘテロ接合を形成していることは明らかである。

(4-2)刊行物発明の「ソース・ドレイン電極20」は、各々本願発明の「第1電源電極」及び「第2電源電極」に相当する。そして、刊行物発明において、「ソース・ドレイン電極20」は、「n型InAlAs電子供給層14」に電気的に接続されていることは、明らかである。

(4-3)刊行物発明において、「ゲート電極27」が、「ソース・ドレイン電極20」の間に形成されていることは明らかであるから、刊行物発明の「ゲート電極27」と、本願発明の「前記第1電源電極と前記第2電源電極との間において、前記第1電源電極の周りに配置されているゲート構造」とは、「前記第1電源電極と前記第2電源電極との間に」「配置されているゲート構造」という点で共通する。

(4-4)刊行物発明の「前記n型InAlAs電子供給層14の上のゲートリセス領域22に形成された抵抗性TiO_(x )膜28」は、本願発明の「前記第2III族窒化物層の上に配置されている電界緩和機能」に相当する。そして、刊行発明の「抵抗性TiO_(x )膜28」が、「ゲート電極27」に隣接していることは明らかである。

(4-5)刊行物発明の「HEMT」と、本願発明の「電力半導体素子」は、「半導体素子」という点で共通する。

(4-6)そうすると、本願発明と刊行物発明とは、
「バンドギャップを有する第1III族化合物層と、前記第1III族化合物層の上に別のバンドギャップを有する第2III族化合物層とを含むIII族化合物をベースとするヘテロ接合と、
前記第2III族化合物層に電気的に接続されている第1電源電極と、
前記第2III族化合物層に電気的に接続されている第2電源電極と、
前記第1電源電極と前記第2電源電極との間に配置されているゲート構造と、
前記ゲート構造に隣接して、前記第2III族化合物層の上に配置されている電界緩和機能、
とを備える半導体素子。」
である点で一致し、次の3点で相違する。

(相違点1)本願発明において、「ヘテロ接合」を形成するのは、「第1III族窒化物層」と「第2III族窒化物層」であるのに対して、刊行物発明において、「ヘテロ接合」を形成するのは、「i型InGaAsチャネル層13」と「n型InAlAs電子供給層14」である点。

(相違点2)本願発明では、「ゲート構造」が、「第1電源電極の周りに配置されている」のに対して、刊行物発明では、「ゲート電極27」について、そのような特定がなされていない点。

(相違点3)本願発明は、「電力半導体素子」であるのに対して、刊行物発明では、そのような特定がなされていない点。

5.判断
以下、上記相違点について、検討する。
(5-1)相違点1について
引用刊行物には、「【0042】また、上記の各実施の形態の説明においては、nチャネル型InP系HEMTとして説明しているが、nチャネル型InP系HEMTに限られるものではなく、pチャネル型InP系HEMTにも適用されるものであり、さらには、GaAs系HEMTやMESFET等の他の電界効果型化合物半導体装置にも適用されるものである。」と記載されており、また、電界効果型化合物半導体装置の材料として、「III族窒化物」を用いることは、以下の周知例1及び2に記載されているように、従来から周知である。

ア)周知例1
本願の優先権主張の日前である平成13年8月24日に日本国内において頒布された特開2001-230407号公報には、図1とともに、以下の事項が記載されている。
「【0001】
【発明の属する技術分野】本発明は、半導体装置に関するものであり、詳細には、一般的にIn_(X)Al_(Y)Ga_(1-X-Y)N(0≦X≦1、0≦Y≦1)で表される窒化ガリウム系半導体のヘテロ構造を用いた電界効果型トランジスタに関するものである。」
「【0029】
【発明の実施の形態】(実施の形態1)本発明の第1の実施形態に係る半導体装置を図面に基づいて説明する。図1Aは本発明の第1の実施形態に係る電界効果型トランジスタ(FET)100の断面図であり、図1Bはその上面図である。電界効果型トランジスタ100は、サファイアまたはSiCから形成される基板101の上に、膜厚が約2?3μmのGaNバッファ層102、GaNまたはInGaNから形成されるチャネル層103、AlNの組成比が約0.15から0.5であり、Siなどのn型不純物を約2×10^(18)cm^(-3)の濃度で添加したn型AlGaN電子供給層104および膜厚が約10?20nmのGaNキャップ層105が順次積層された構造である。GaNキャップ層105は中央部のみ残して選択的にエッチング除去され、ゲート電極107がGaNキャップ層105上に形成される。ソース電極106およびドレイン電極108は、ゲート電極107に隣接して、GaNキャップ層105が除去されて露出した後のAlGaN電子供給層104表面上に形成される。ここで、各窒化物層の表面はIII族原子のc面で形成されている。」

イ)周知例2
本願の優先権主張の日前である平成16年6月10日に日本国内において頒布された特表2004-517461号公報には、図2とともに、以下の事項が記載されている。
「【0002】
(発明の背景)
(発明の分野)
本発明は、高周波のソリッドステートトランジスタ(solid state transistor)に関し、より詳しくは、III族窒化物ベースの電界効果トランジスタおよび高電子移動度トランジスタに関する。」
「【0024】
本発明はまた、GaN/AlGaNに基づくHEMTに適用することができる。図2は、HEMT30を示し、それもFET10のものと同様のソースコンタクト13、ドレインコンタクト14およびショットキーゲート16を有する。それはまた、高比抵抗をもつ非伝導性のGaN層34の上にAl_(x)Ga_(1-x)N半導体バリア層42を持っている。これらの層は両方とも、図1のものと同様に、窒化アルミニウムのバッファ層12および基板11上に形成されている。
【0025】
しかしながら、この実施形態においては、層42は、GaN層34より幅広のバンドギャップを有しており、エネルギーバンドギャップにおけるこの不連続性によって、自由電荷のより幅広のバンドギャップ材料からより低いバンドギャップ材料への移動がもたらされる。2つの界面に電荷が蓄積し、二次元電子ガス(2DEG)を生み出し、その結果、ソースコンタクト13とドレインコンタクト14の間に電流が流れることが可能となる。この2DEGは、非常に高い電子移動度を有しており、高周波数においてHEMTに非常に高い相互コンダクタンスを与える。ゲート16にかける電圧によってゲート直下の2DEG中の電子の数を静電気的に制御し、かくして、全体の電子の流れを制御する。」

そうすると、刊行物発明の「チャネル層13」及び「電子供給層14」を各々構成する「i型InGaAs」及び「n型InAlAs」に換えて、周知の材料である「III族窒化物」を採用することにより、本願発明のように、「バンドギャップを有する第1III族窒化物層と、前記第1III族窒化物層の上に別のバンドギャップを有する第2III族窒化物層とを含むIII族窒化物をベースとするヘテロ接合と、
前記第2III族窒化物層に電気的に接続されている第1電源電極と、
前記第2III族窒化物層に電気的に接続されている第2電源電極と、」
「前記ゲート構造に隣接して、前記第2III族窒化物層の上に配置されている電界緩和機能」を有する構成とすることは、当業者が容易になし得たことである。
したがって、上記相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(5-2)相違点2について
一般に、電界効果トランジスタにおいて、ゲート電極を、ドレイン電極又はソース電極の周りに配置することは、以下の周知例3及び4に記載されているように、従来から周知の技術である。

ウ)周知例3
本願の優先権主張の日前である平成2年5月18日に日本国内において頒布された特開平2-130934号公報には、第1図とともに、以下の事項が記載されている。
「〔実施例〕
第1図は本発明の一実施例であるGaAs-MESFETの形状を示す図であり、第1図(a)は上面図、第1図(b)は第1図(a)のB-B線断面図である。
第1図のように、半絶縁基板4にn形厚電層5を珪素のイオン注入で形成し、このn形厚電層5上に、タングステンよりなる円形環状のゲート2を形成し、このゲート2の内側にドレイン3を、外側にソースlを形成する。」(3ページ右上欄15行?同ページ左下欄4行)
「以上の実施例では、ゲート2の内側にドレイン3を、外側にソース1を形成しているが、ゲート2の内側にソースを、外側にドレインを形成してもよい。」(3ページ左下欄16?19行)

エ)周知例4
本願の優先権主張の日前である平成17年2月3日に日本国内において頒布された特開2005-33073号公報には、図1、2、5及び6とともに、以下の事項が記載されている。
「【0003】
図6(a)は、環状型ゲート電極を持つ一般的なソース接地のトランジスタ500を上から見た図である。トランジスタ500は、III-N化合物半導体で構成されるFET(電界効果トランジスタ)であって、いわゆるGaN系のFETである。なお、本図では、ドレイン電極、ゲート電極、及び、ソース電極の形状の理解の容易のため、各電極間を電気的に絶縁する絶縁層506(図6(b)を参照)を除去した状態を示している。
【0004】
図示するように、トランジスタ500は、環状型ゲート電極502を所定の間隙を持って挟むソース電極501及びドレイン電極503を備える。2次ドレイン電極504は、ドレイン電極503に直接接続されている。2次ゲート電極505は、ゲート電極502が備える接続パッド502pに接続されている。上記接続パッド502pは、下端部は半導体基板507(図6(b)を参照)にショットキー接続されており、かつ、図面上において右側に突き出た凸状の形状を有している。ソース電極501は、上記凸状の接続パッド502pを囲むように形成されている。」
「【0029】
(1)実施の形態1
以下、添付の図面を参照しつつ、実施の形態1に係る環状型ゲート電極を備えるソース接地のトランジスタ100の構成について説明する。図1は、トランジスタ100の構成を示す図である。なお、本図では、ドレイン電極101、ゲート電極102及びソース電極103の形状の理解の容易のため、絶縁層110の記載を省略している。上記絶縁層110は、後に図2を用いて説明する。
【0030】
トランジスタ100は、III-N化合物半導体で構成されるHFET(ヘテロ結合電界効果トランジスタ)、より具体的には、AlGaN/GaNのHFETであり、サファイア基板上に形成された半導体層120(図2を参照)の上に均一でかつ短いゲート長の環状型ゲート電極102と、当該ゲート電極102から一定の間隙を持って設けたドレイン電極101及びソース電極103とを備えるものである。上記ゲート長とは、ソース・ドレイン電極の間において、半導体層120にショットキー接続されているゲート電極102のソース電極103からドレイン電極101に向かう方向の長さのことをいう。」
「【0041】
また、トランジスタ100では、環状型ゲート電極102より見て内側の電極をソース電極103としている。これは、ゲート電極102の曲率半径が同一の条件下において、内側の電極をドレイン電極とする場合に比べるとゲート・ドレイン間にかかる電界強度を低く抑えることができ、この結果、ドレイン・ゲート耐圧を高めることができるからである。ゲート電極102の曲率半径を小さくすると、ゲート・ドレイン間にかかる電界強度は大きくなるが、環状型ゲート電極102の内側に位置する電極をソース電極とすることにより、ゲート電極102の外側に位置する電極をソース電極とする場合に比べてドレイン・ゲート耐圧が高くなることを利用してトランジスタ全体の小型化を図ることができる。ソース電極103を環状型ゲート電極102の内側に設けることにより得られる上記特性は、後に図5を用いて説明する別の実施の形態に係るパワートランジスタ200及び350のように、トランジスタ100と同様の構成の環状型ゲート電極を備えるHFETを複数個並列に並べる場合に有効である。」

そうすると、刊行物発明の「ゲート電極27」に対して、このような周知の技術を適用して、「ゲート電極27」を「ソース・ドレイン電極20」のうちのどちらか一方の周りに配置することにより、本願発明のように、「前記第1電源電極と前記第2電源電極との間において、前記第1電源電極の周りに配置されているゲート構造」とすることは、当業者が容易になし得たことである。
したがって、上記相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。

(5-3)相違点3について
一般に、電力半導体素子には、高耐圧性を要求されるものであるところ、引用刊行物の
「【0009】したがって、本発明は、ゲート電極周辺の電界を制御し、それによって、耐圧低下を抑制することを目的とする。」「【0028】以上、説明したように、本発明の第1の実施の形態においては、ドレイン側へ突き出す電界緩和膜を設けているので、電界の集中し易いゲート電極27の周辺部のドレイン寄りの領域の電界を緩和することができ、それによって、3端子耐圧BV_(ds)を高くすることができる。」という記載から、刊行物発明であるHEMTは、高耐圧性を有することは明らかであり、このようなHEMTを電力半導体素子として使用することは、当業者が必要に応じて、適宜なし得たことである。
したがって、上記相違点3は、当業者が容易になし得た範囲に含まれる程度のものである。

(5-4)まとめ
以上検討したとおり、本願発明と刊行物発明との相違点は、周知技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-07-19 
結審通知日 2013-07-23 
審決日 2013-08-06 
出願番号 特願2008-549577(P2008-549577)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 村岡 一磨  
特許庁審判長 松本 貢
特許庁審判官 小野田 誠
池渕 立
発明の名称 電界緩和機能を有するIII族窒化物電力半導体  
代理人 大倉 昭人  
代理人 杉村 憲司  
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