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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 特29条の2 特許、登録しない。 H01L
管理番号 1282813
審判番号 不服2012-18280  
総通号数 170 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-02-28 
種別 拒絶査定不服の審決 
審判請求日 2012-09-19 
確定日 2013-12-16 
事件の表示 特願2007-518034「改良した歪みシリコンCMOSデバイスおよび方法」拒絶査定不服審判事件〔平成18年 1月19日国際公開,WO2006/006972,平成20年 2月14日国内公表,特表2008-504677〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,平成17年4月7日(パリ条約による優先権主張外国庁受理2004年6月24日,米国)を国際出願日とする出願であって,平成23年9月7日付けで拒絶理由が通知され,同年10月19日に手続補正がされ,平成24年5月18日付けで拒絶査定がされ,これに対して,同年9月19日に審判請求がされるとともに,手続補正がされ,その後,同年11月19日付けで審尋がされ,平成25年2月21日に回答書が提出されたものである。

第2 補正の却下の決定

[補正却下の決定の結論]
平成24年9月19日になされた手続補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
本件補正は,特許請求の範囲を補正するものであって,補正前の特許請求の範囲の請求項26?28及び補正後の特許請求の範囲の請求項4は以下のとおりである。

〈補正前〉
「【請求項26】
半導体構造を設ける方法であって,
第1のデバイス領域および第2のデバイス領域を有する基板を設けるステップであって,前記デバイス領域が歪み誘発層の上に配置された少なくとも1つの歪み半導体表面を有する,前記基板を設けるステップと,
前記第1のデバイス領域および前記第2のデバイス領域において前記基板のデバイス・チャネル部分の上に少なくとも1つの半導体デバイスを生成するステップと,
前記第1のデバイス領域および第2のデバイス領域において一軸性歪みを生成するステップであって,前記一軸性歪みが前記第1のデバイス領域および前記第2のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向である,前記一軸性歪みを生成するステップとを含む,前記方法。
【請求項27】
前記第1のデバイス領域および前記第2のデバイス領域における前記一軸性歪みが引張り性または圧縮性であり,前記第1のデバイス領域における前記一軸性歪みが前記第2のデバイス領域と同一または異なる,請求項26に記載の方法。
【請求項28】
前記第1のデバイス領域および前記第2のデバイス領域において一軸性歪みを生成するステップが,更に,
前記第1のデバイス領域および前記第2のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって,この構造が,前記少なくとも1つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも1つの半導体デバイスの上の歪み誘発ライナの第1の組み合わせ,前記少なくとも1つの半導体デバイスの下にある前記二軸性歪み半導体表面および前記少なくとも1つの半導体デバイスのデバイス・チャネル部分に近接した,もしくは少なくとも1つのゲート領域に近接した歪み誘発ウェルを含む第2の組み合わせ,前記少なくとも1つの半導体デバイスの下にある前記二軸性歪み半導体表面,前記少なくとも1つの半導体デバイスの上の歪み誘発ライナ,および,前記少なくとも1つの半導体デバイスのデバイス・チャネル部分に近接した,もしくは少なくとも1つのゲート領域に近接した歪み誘発ウェルを含む第3の組み合わせ,または,前記少なくとも1つの半導体デバイスの下にある緩和基板,緩和表面上の前記少なくとも1つの半導体デバイスの上の前記歪み誘発ライナ,および,前記少なくとも1つの半導体デバイスのデバイス・チャネル部分に近接した,もしくは少なくとも1つのゲート領域に近接した前記歪み誘発ウェルを含む第4の組み合わせを含み,前記第1のデバイス領域における前記歪み誘発構造の組み合わせが前記第2のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる,前記組み合わせを設けるステップを含む,請求項27に記載の方法。」

〈補正後〉
「【請求項4】
半導体構造を設ける方法であって,
第1のデバイス領域および第2のデバイス領域を有する基板を設けるステップであって,前記デバイス領域が歪み誘発層の上に配置された少なくとも1つの歪み半導体表面を有する,前記基板を設けるステップと,
前記第1のデバイス領域および前記第2のデバイス領域において前記基板のデバイス・チャネル部分の上に少なくとも1つの半導体デバイスを生成するステップと,
前記第1のデバイス領域および第2のデバイス領域において一軸性圧縮歪みを生成するステップであって,前記一軸性圧縮歪みが前記第1のデバイス領域および前記第2のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向であり,前記第1のデバイス領域における前記一軸性圧縮歪みが前記第2のデバイス領域と同一または異なる,前記一軸性圧縮歪みを生成するステップと
を含み,
前記一軸性圧縮歪みを生成するステップが,
前記第1のデバイス領域および前記第2のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって,この構造が,前記少なくとも1つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも1つの半導体デバイスの上の一軸性歪み誘発ライナの第1の組み合わせを含み,前記第1のデバイス領域における前記歪み誘発構造の前記第1の組み合わせが前記第2のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる,前記組み合わせを設けるステップを更に含む,
前記方法。」

2 補正事項の整理
本件補正後の請求項4についての補正を整理すると次のとおりとなる。

〈補正事項1〉
補正前の請求項28を,補正前の請求項28が引用する補正前の請求項27,及び補正前の請求項27が引用する補正前の請求項26の各請求項に記載された事項と併せて,独立請求項の形式として補正後の請求項4とすること。
〈補正事項2〉
補正前の請求項26に記載された,「前記第1のデバイス領域および第2のデバイス領域において一軸性歪みを生成するステップ」について,補正前の請求項27に記載された,「前記第1のデバイス領域および前記第2のデバイス領域における前記一軸性歪みが引張り性または圧縮性であり」のうち,「圧縮性」を選択して,補正後の請求項4の「前記第1のデバイス領域および第2のデバイス領域において一軸性圧縮歪みを生成するステップであって,前記一軸性圧縮歪みが前記第1のデバイス領域および前記第2のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向であり,前記第1のデバイス領域における前記一軸性圧縮歪みが前記第2のデバイス領域と同一または異なる,前記一軸性圧縮歪みを生成するステップ」とすること。
〈補正事項3〉
補正前の請求項28に記載された,「前記第1のデバイス領域および前記第2のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって,この構造が」含む「組合せ」について,補正前の請求項28に記載された「前記少なくとも1つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも1つの半導体デバイスの上の歪み誘発ライナの第1の組み合わせ,前記少なくとも1つの半導体デバイスの下にある前記二軸性歪み半導体表面および前記少なくとも1つの半導体デバイスのデバイス・チャネル部分に近接した,もしくは少なくとも1つのゲート領域に近接した歪み誘発ウェルを含む第2の組み合わせ,前記少なくとも1つの半導体デバイスの下にある前記二軸性歪み半導体表面,前記少なくとも1つの半導体デバイスの上の歪み誘発ライナ,および,前記少なくとも1つの半導体デバイスのデバイス・チャネル部分に近接した,もしくは少なくとも1つのゲート領域に近接した歪み誘発ウェルを含む第3の組み合わせ,または,前記少なくとも1つの半導体デバイスの下にある緩和基板,緩和表面上の前記少なくとも1つの半導体デバイスの上の前記歪み誘発ライナ,および,前記少なくとも1つの半導体デバイスのデバイス・チャネル部分に近接した,もしくは少なくとも1つのゲート領域に近接した前記歪み誘発ウェルを含む第4の組み合わせ」のうち,「前記少なくとも1つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも1つの半導体デバイスの上の歪み誘発ライナの第1の組み合わせ」を選択して,補正後の請求項4の「前記第1のデバイス領域および前記第2のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって,この構造が,前記少なくとも1つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも1つの半導体デバイスの上の一軸性歪み誘発ライナの第1の組み合わせを含み,前記第1のデバイス領域における前記歪み誘発構造の前記第1の組み合わせが前記第2のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる,前記組み合わせを設けるステップを更に含む」とすること。

3 補正の目的の適否及び新規事項の追加の有無についての検討

前記〈補正事項1〉は,補正前の請求項26及び27を削除して,補正前の請求項28を独立請求項の形式とするものであるから,特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第1号に掲げる請求項の削除に該当する。また,当該補正事項が,特許法第17条の2第3項に規定する要件を満たすものであることは明らかである。

前記〈補正事項2〉は,補正前の請求項26に記載された,「前記第1のデバイス領域および第2のデバイス領域において一軸性歪みを生成するステップ」について,補正前の請求項27に記載された,「前記第1のデバイス領域および前記第2のデバイス領域における前記一軸性歪みが引張り性または圧縮性であり」のうち,「圧縮性」を選択してより限定するものであるから,特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。また,当該補正事項が,特許法第17条の2第3項に規定する要件を満たすものであることは明らかである。

前記〈補正事項3〉は,補正前の請求項28に記載された,「前記第1のデバイス領域および前記第2のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって,この構造が」含む「組合せ」について,補正前の請求項28に記載された,4種の組合せのうちの1つを選択してより限定するものであるから,特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。また,当該補正事項が,特許法第17条の2第3項に規定する要件を満たすものであることは明らかである。

上記のとおり,本件補正は,特許請求の範囲の減縮を目的とするものを含むから,以下,本件補正後の特許請求の範囲に記載された発明が,特許出願の際独立して特許を受けることができるものか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定を満たすか)どうかを,補正後の請求項4に係る発明について検討する。

4 独立特許要件についての検討
(1)本願補正発明
本件補正後の請求項4に係る発明は,本件補正後の特許請求の範囲の請求項4に記載された事項により特定される,以下のとおりものである。(再掲。以下「本願補正発明」という。)
「【請求項4】
半導体構造を設ける方法であって,
第1のデバイス領域および第2のデバイス領域を有する基板を設けるステップであって,前記デバイス領域が歪み誘発層の上に配置された少なくとも1つの歪み半導体表面を有する,前記基板を設けるステップと,
前記第1のデバイス領域および前記第2のデバイス領域において前記基板のデバイス・チャネル部分の上に少なくとも1つの半導体デバイスを生成するステップと,
前記第1のデバイス領域および第2のデバイス領域において一軸性圧縮歪みを生成するステップであって,前記一軸性圧縮歪みが前記第1のデバイス領域および前記第2のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向であり,前記第1のデバイス領域における前記一軸性圧縮歪みが前記第2のデバイス領域と同一または異なる,前記一軸性圧縮歪みを生成するステップと
を含み,
前記一軸性圧縮歪みを生成するステップが,
前記第1のデバイス領域および前記第2のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって,この構造が,前記少なくとも1つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも1つの半導体デバイスの上の一軸性歪み誘発ライナの第1の組み合わせを含み,前記第1のデバイス領域における前記歪み誘発構造の前記第1の組み合わせが前記第2のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる,前記組み合わせを設けるステップを更に含む,
前記方法。」

(2)先願明細書等に記載された発明
・特願2006-509191(特表2006-521026号公報)
特願2006-509191は,原査定の拒絶の理由に引用された,本願の出願の日前の特許出願であって,本願の出願後に出願公開がされ,また,その出願人が,本願の出願の時において,本願の出願人と同一でないものであるところ,その願書に最初に添付した明細書及び図面(以下「先願明細書等」という。)には,図1A,図10A?10C,及び図11とともに,次の記載がある。(下線は当審において付加。以下同様。)

ア 背景技術
「【0002】
集積回路の形成は,デバイス間の寄生電流リークを防ぐための分離領域を画定することを含む。分離技術は,シャロートレンチアイソレーション(STI)方式を含む。この方式は,シリコン超大規模集積回路(SiVLSI)デバイスの平坦化および高密度化を実現させてきたものであって,0.25マイクロメートル(μm)テクノロジーノードあたりから一般に使用されてきた分離方式である。
・・・(中略)・・・
【0005】
シリコンゲルマニウム(SiGe)バーチャル基板上のSTI構造の形成は,特に困難となりうる。SiGeバーチャル基板は,バルクSi上に製造されたデバイスと比較してより高い性能を示すVLSIデバイスの新世代のためのプラットフォームである。SiGeバーチャル基板の重要な要素は,平衡格子定数,つまりSiより大きな格子定数にまで緩和されたSiGeの層である。この緩和SiGe層は,例えばウェハ接合または直接エピタキシー法によってSi基板上に直接的に,またはSiGe材料の格子定数が層の厚み方向に漸次的に増加している緩和傾斜SiGe層の上に形成することができる。SiGeバーチャル基板は,セミコンダクタオンインシュレータ(SOI)ウェハの構造に類似して,埋め込まれた絶縁層も組み込んでいる。このようなプラットフォーム上に高性能のデバイスを製造するためには,Si,GeまたはSiGeからなる薄い歪み層を緩和SiGeバーチャル基板上に成長させる。これにより得られる二軸性の引張りまたは圧縮歪みによって,層内のキャリア移動度が変化し,これにより,高速および/または低電力のデバイスを製造することができる。SiGe上にデバイスを製造する場合には,バルクSi基板上に製造する場合よりも多くの課題と問題点が生じる。」

イ 課題を解決するための手段
「【0008】
発明の概要
トレンチ構造および別の歪み導入要素を設け,これにより,トランジスタのチャネル領域内に歪みを導入させる。この歪みによって,トランジスタ,特に活性エリアの寸法の小さなトランジスタの性能が向上する。
【0009】
・・・(中略)・・・
【0013】
一態様では,本発明は,基板と,この基板の第1の領域上に設けられた第1のトランジスタとを含む構造を特徴としている。この第1のトランジスタは,基板の第1の部分内に設けられた第1のソース領域および第1のドレイン領域と,この第1のソース領域と第1のドレイン領域との間に設けられていて,第1の種類の歪みを有する第1のチャネル領域と,第1のチャネル上にかつ第1のソース領域と第1のドレイン領域との間に設けられていて,ドープ半導体,金属および金属化合物の群から選択される材料を含む第1のゲートとを含む。第1のトレンチ構造は,第1のソース領域および第1のドレイン領域の一方の少なくともいずれか一方の側に隣接している。第1のトレンチ構造によって,第1のチャネル領域内に第1の種類の歪みの一部のみが導入される。
【0014】
この態様は,以下の1つ以上の特徴をさらに有しうる。歪み層を,基板上に設けることができる。歪み層は,シリコンおよびゲルマニウムの少なくとも一方を含む。第1のチャネル領域の少なくとも一部を,歪み層内に設けることができる。基板上に誘電層を設けることができ,歪み層を,この誘電層上にかつこれと接触して設けることができる。第1の歪みの種類は,引張り歪みとすることができる。第1の歪みの種類は圧縮歪みとすることもできる。基板は,シリコンおよびゲルマニウムの少なくとも一方を含む。基板は,シリコン以外の少なくとも1つの他の元素を含む。この他の元素はゲルマニウムとすることができる。
【0015】
第1のキャップ層を,第1のトランジスタの表面上に設けることができ,第1のチャネル領域内の歪みが,第1のキャップ層によって導入されうる。第1のキャップ層は,窒化シリコンを含む。
・・・(中略)・・・
【0017】
構造は,基板の第2の領域上に設けられた第2のトランジスタを含む。第2のトランジスタは,基板の第2の部分上に設けられた第2のソース領域および第2のドレイン領域と,これら第2のソース領域と第2のドレイン領域との間に設けられていて第2の種類の歪みを有する第2のチャネル領域と,この第2のチャネル領域の上にかつ第2のソース領域と第2のドレイン領域との間に設けられていて,ドープ半導体,金属および金属化合物の群から選択される材料を含む第2のゲートとを含み,第2のソース領域および第2のドレイン領域の一方の少なくとも一方の側に隣接する第2のトレンチ構造をさらに含み,この第2のトレンチ構造が,第2の種類の歪みの一部のみを第2のチャネル領域内に導入している。歪みの第1の種類および第2の種類は異なっていてよい。
【0018】
第1のトレンチ構造により導入される歪みの部分は,ほぼゼロとすることもできる。この態様の構造は,第1の歪み導入要素と,第1のエピタキシャル歪み層とを含む。第1のチャネル領域は,第1のエピタキシャル歪み層の一部内に設けられており,第1の歪み導入要素が,第1のチャネル領域内に歪みの一部のみを導入する。
【0019】
第1の歪み導入要素は,第1のトランジスタの表面上に設けられた第1のキャップ層を含む。第1の歪み導入要素は,第1のゲートを含む。第1の歪み導入要素は,第1のソース領域および第1のドレイン領域の少なくとも一方を含む。
【0020】
別の態様では,本発明は,半導体構造を形成する方法であって,基板を準備し,基板の第1の領域上に第1のトランジスタを形成することを含む方法に関する。この方法は,第1のソース領域および第1のドレイン領域を基板の第1の部分に画定し,第1のソース領域と第1のドレイン領域との間に第1のチャネル領域を画定し,この第1のチャネル領域が第1の種類の歪みを有しており,第1のチャネル領域上にかつ第1のソース領域と第1のドレイン領域との間に第1のゲートを形成することによって,第1のトランジスタを形成することを含み,第1のゲートが,ドープ半導体,金属および金属化合物の群から選択される材料を含む。トレンチ構造は,第1のソース領域および第1のドレイン領域の一方の少なくとも一方の側に隣接して形成することができ,第1のトレンチ構造を,第1のチャネル領域内に第1の種類の歪みの一部のみが導入されるように調整する。」

ウ 発明を実施するための最良の形態1
「【0026】
同じ参照符号によって示す特徴は,対応するそれらの図面で共通している。
【0027】
図1Aに,本発明との関連での使用に適した構造を示す。図1Aにおいて,基板12は,半導体,例えばSi,GeまたはSiGeからなっている。符号13でまとめて示された複数の層が,基板12上に形成されている。複数の層13は,基板12上に設けられた緩和された傾斜緩衝層14を含む。この傾斜層14は,例えば厚み1μm当たり10%Geの傾斜率,および例えば1?9μmの厚みT1を有するSiGeを含む。
【0028】
緩和層16は,前記の傾斜SiGe層14上に設けられている。緩和層16は,例えばSi_(l-x)Ge_(x)[0.1≦x≦0.9]を含み,例えば0.2?2μmの厚みT2を有している。
・・・(中略)・・・
【0030】
歪み半導体層18が,緩和層16上に設けられる。
・・・(中略)・・・
【0033】
形成後,歪み層18は,例えば0?10^(5)cm/cm^(2)の初期ミスフィット転位密度を有している。一実施態様では,歪み層18の初期ミスフィット転位密度は,約0cm/cm^(2)である。ミスフィット転位は,一般に,一領域内の2つの結晶間の平面内に生じている直線状の欠陥であるので,単位面積当たりの線の長さの合計として測定することができる。したがって,ミスフィット転位密度は,転位数/cmまたはcm/cm^(2)の単位で表現することができる。一実施態様では,歪み層18は,引張り歪みを有する,例えばSiGe上に形成されたSiである。別の態様では,歪み層18は,圧縮歪みを有する,例えばSiGe上に形成されたGeである。」

エ 発明を実施するための最良の形態2
「【0062】
図10A?10Cを参照すると,構造100は,第1のトランジスタ106の第1のソース領域102および第1のドレイン領域104に近位の,第1および第2の平行なアイソレーショントレンチ構造55a,55bを含んでいる。第1のチャネル領域108は,第1のソース領域102と第1のドレイン領域104との間に設けられている。第1のチャネル領域108は,第1の歪みの種類を有している。いくつかの態様では,この第1の歪みの種類は引張り歪みである。別の態様では,第1の歪みの種類は圧縮歪みである。第1のチャネル領域108の少なくとも一部分は,歪み層18内に設けられている。第1のゲート110は,チャネル領域108上に,ソース領域102とドレイン領域104との間に設けられている。ゲート110は,ゲートコンタクト112と接続されている。第1のゲート誘電層114は,ゲート110とチャネル領域108との間に形成することができる。第1のゲート110および第1のゲート誘電層114は,合わせて,第1のゲート構造116として参照番号が付与されている。第1および第2のサイドウォールスペーサ120,122は,ゲート構造116に隣接して形成されている。
【0063】
第1のトランジスタ106は,基板12上に設けられた層13上に形成することができる。図1Aを参照して上述したように,層13は,例えば傾斜層14,緩和層16および歪み層18を含む。別の態様では,図1Cに示すようなSSOI基板30上に第1のトランジスタ106を形成することができる。ソース領域102,チャネル領域108およびドレイン領域104は,SSOI基板30の一部,例えば歪み層18の一部内に形成される。
【0064】
・・・(中略)・・・
【0069】
上述のように,いくつかの実施態様では,チャネル領域108の歪みは,歪み層18と下の層との間の格子不整合から生じている。別の実施態様では,歪み層18は,その上にトランジスタが製造される基板12の表面部分である。このような実施態様では,チャネル領域108内の歪みを,別の構造,例えば,デバイス製造中に導入される歪み導入要素128によって導入する。チャネル領域108内の歪みは,主として一軸性である。別の
実施態様では,歪みは複数の方向に沿って導入される,例えば歪みは二軸性歪みであるかまたは静水圧的歪みである。
【0070】
上述のように,いくつかの態様では,チャネル領域108内の歪みの一部がトレンチ構造55a?55dによって導入されている。一実施態様では,チャネル領域108内に導入された歪みの一部はほぼゼロであり,チャネル領域108内の歪みは,別の構造,例えば,デバイス製造中に導入される歪み導入要素128によって導入される。
【0071】
トレンチ構造55a?55dによって導入される歪みを,これがほぼゼロとなるように調整するために様々な手段を使用することができる。例えば,トレンチ構造55a?55d内の充填材料を,これがトレンチ50を囲む材料とほぼ同じ熱膨張係数を有するように,例えば,トレンチをシリコン基板内に形成する場合には充填材料がシリコンを含むように選択することができる。別の態様では,充填材料は2種の材料を含み,その場合,第1の材料は,第2の材料の歪みとは逆の歪みを有する。
【0072】
図10Cを続けて参照すると,一実施態様では,第1のチャネル領域108内の歪みは,第1のキャップ層130,例えばコンタクトのメタライゼーション中にエッチング停止部として使用される層によって導入されている。キャップ層130は,デバイス構造100の全体にわたって,例えば第1のトランジスタ106の表面132にわたってコンフォーマルに設けられており,誘電材料,例えば窒化シリコンからなっており,この材料は,チャネル領域108内の引張り歪みまたは圧縮歪みを導入するために処理される。一実施態様では,キャップ層130は,マスク層28に関して前述したように,歪みを導入するために処理される窒化シリコンを含む。さらに,キャップ層130は,原子,例えばSiまたはGe原子を注入し,チャネル領域108内に導入される歪みレベルを調整する。別の態様では,チャネル領域108内の歪みは,ガス種,例えば水素,酸素,ヘリウムまたは別の希ガスをゲート110またはチャネル領域108の下の領域内に注入することによって導入される。」

オ 発明を実施するための最良の形態3
「【0078】
図11を参照すると,構造200は,第1のトランジスタ106および第2のトランジスタ106’を含む。第1のトランジスタ106は,基板12の第1の領域,例えば歪み層18の第1の領域202上に設けることができる。トレンチ構造55aおよび55bは,第1のソース領域102および第1のドレイン領域104に隣接して形成することができる。一方,第1のソース領域102および第1のドレイン領域104は,構造の第1の部分,例えば歪み層18の第1の部分204内に設けることができる。第2のトランジスタ106’は,基板12の第2の領域,例えば歪み層18の第2の部分204’内に設けられた第2のソース領域102’および第2のドレイン領域104’を含む。いくつかの実施態様では,第2のチャネル領域108’は引張り歪みを有している。別の態様では,第2のチャネル領域108’は圧縮歪みを有している。第2のゲート110’は,第2のチャネル領域108’上に,第2のソース領域102’と第2のドレイン領域104’との間に設けることができる。第2のゲート110’は,例えばドープ半導体,金属および金属化合物のような材料を含む。第2のゲート誘電層114’は,第2のゲート110’と第2のチャネル領域108’との間に設けることができる。
【0079】
第2のトレンチ構造55a’は,第2のソース領域102’または第2のドレイン領域104’の少なくとも一方の側に隣接して形成される。トレンチ構造55a’,55b’を含むトレンチ構造の第2の対を,第2のソース領域102’および第2のドレイン領域104’に隣接して形成することができる。一態様では,第2のチャネル領域108’は,圧縮歪みを有しており,トレンチ構造55a’,55b’も,圧縮歪みを有し,かつ第2のチャネル領域108’内に圧縮歪みの一部を導入するような方式および材料で形成することができる。別の態様では,第2のチャネル領域108’は,引張り歪みを有しており,トレンチ構造55a’,55b’も,引張り歪みを有し,かつ第2のチャネル領域108’内に引張り歪みの一部を導入するような方式および材料で形成することができる。
【0080】
第1のチャネル領域108および第2のチャネル領域108’は,同じ歪みの種類を有していてもよいし,異なる歪みの種類を有していてもよい。例えば,一実施態様では,第1のチャネル領域108が圧縮歪みを有していて,第2のチャネル領域108’が引張り歪みを有している。この態様では,トレンチ構造55a,55bは,圧縮歪みを有し,かつ第1のチャネル領域108内に圧縮歪みの一部を生じさせるような方式および材料で形成することが出来る。また,トレンチ構造55a’,55b’は,引張り歪みを有し,かつ第2のチャネル領域108’内に引張り歪みを生じさせるような方式および材料で形成される。
【0081】
第1のチャネル領域108および第2のチャネル領域108’が異なる種類の歪みを有している場合には,プロセスを単純化するという点から見ると,トレンチ構造55a,55b,55a’,55b’がチャネル領域108および108’上に歪みをほぼ全く生じさせないことが望ましい。この場合には,歪み層18内の歪みは,前述の別の歪み導入技術,例えばキャップ層120,歪み導入ゲート110またはエッチングされかつ再充填されたソース領域102およびドレイン領域104によって,増大させることができる。一実施態様では,第1のトランジスタ106は,引張り歪みを有する歪み層18内の第1のチャネル領域108,引張り歪みを引き起こすキャップ層130,および第1のチャネル領域108にほとんどまたは全く歪みを生じさせないトレンチ構造55a,55bを含む。第2のトランジスタ106’は,圧縮歪みを有する歪み層18内の第2のチャネル領域108’,周囲材料(少なくとも歪み層18および緩和層16)よりも大きな格子定数を有する材料を含み,これにより第2のチャネル領域108’内に圧縮歪みを生じさせるソース領域102’およびドレイン領域104’,および第2のチャネル領域108’にほとんどまたは全く歪みを生じさせないトレンチ構造55a’,55b’を含む。これらの方法は,SSOI基板で使用することもできる。
【0082】
逆の種類の歪みを導入する(例えば,圧縮歪みを有するチャネル内に引張り歪みを導入する)よりも,チャネル領域108内に協働させて歪みを導入するこれらの複合技術を用いることによって,特に,活性デバイスエリアの寸法が小さいサイズに設定されている場合に,優れたデバイス性能が得られる。例えば,デバイス性能は,活性エリア長さが約1μmでありかつ/または活性エリア幅が0.5μmより小さい場合に向上させることができる。」


ここで,図11に示されたものについて,段落【0080】には,「第1のチャネル領域108および第2のチャネル領域108’は,同じ歪みの種類を有していてもよいし,異なる歪みの種類を有していてもよい」と記載されていることから,第1のチャネル領域108および第2のチャネル領域108’を,ともに圧縮歪みを有するものとして形成できることは明らかである。
また,図10A?10Cに示されたものについて,段落【0062】?【0063】,【0014】及び【0033】の記載から,第1のトランジスタの第1のチャネル領域108を,圧縮歪みを有する歪み半導体層18内に形成できることは明らかである。
また,図11を参照すると,第1のトランジスタ106及び第2のトランジスタ106’が基板12上の層13上に形成されることは明らかである。
さらに,段落【0018】?【0019】の「この態様の構造は,第1の歪み導入要素と,第1のエピタキシャル歪み層とを含む。第1のチャネル領域は,第1のエピタキシャル歪み層の一部内に設けられており,第1の歪み導入要素が,第1のチャネル領域内に歪みの一部のみを導入する」及び「第1の歪み導入要素は,第1のトランジスタの表面上に設けられた第1のキャップ層を含む」との記載,並びに段落【0082】の「逆の種類の歪みを導入する(例えば,圧縮歪みを有するチャネル内に引張り歪みを導入する)よりも,チャネル領域108内に協働させて歪みを導入するこれらの複合技術を用いることによって,特に,活性デバイスエリアの寸法が小さいサイズに設定されている場合に,優れたデバイス性能が得られる」との記載とともに,段落【0071】?【0072】の記載を参照すると,第1のトランジスタの第1のチャネル領域108を,圧縮歪みを有する歪み半導体層18に形成するとともに,デバイス構造100の全体にわたって,例えば第1のトランジスタ106の表面132にわたってコンフォーマルに設けられている第1のキャップ層によって圧縮歪みを導入させうることも明らかである。
また,上述のとおり,第1のチャネル領域108および第2のチャネル領域108’を,ともに圧縮歪みを有するものとして形成できることは明らかであるところ,段落【0020】には「半導体構造を形成する方法であって,基板を準備し,基板の第1の領域上に第1のトランジスタを形成することを含む方法に関する。この方法は,第1のソース領域および第1のドレイン領域を基板の第1の部分に画定し,第1のソース領域と第1のドレイン領域との間に第1のチャネル領域を画定し,この第1のチャネル領域が第1の種類の歪みを有しており,第1のチャネル領域上にかつ第1のソース領域と第1のドレイン領域との間に第1のゲートを形成することによって,第1のトランジスタを形成する」と記載されている。それゆえ,図11に示された第1のトランジスタ及び第2のトランジスタについて,基板を準備し,基板の第1及び第2の各領域上に第1及び第2の各トランジスタを形成することを含む方法であって,各ソース領域および各ドレイン領域を基板の各部分に画定し,各ソース領域と各ドレイン領域との間に各チャネル領域を画定し,これら各チャネル領域が圧縮歪みを有しており,各チャネル領域上にかつ各ソース領域と各ドレイン領域との間に各ゲートを形成することによって,第1のトランジスタ及び第2のトランジスタを形成できることは明らかである。


以上を総合すると,先願明細書には以下の発明が記載されているものと認められる(以下「先願発明」という。)。
「半導体構造を形成する方法であって,
基板12を準備し,
基板12上に,傾斜緩衝層14,緩和層16及び歪み半導体層18から成る層13が形成され,
層13上の第1の領域上及び第2の領域上にそれぞれ第1のトランジスタ106及び第2のトランジスタ106’を形成することを含み,各ソース領域および各ドレイン領域を基板の各部分に画定し,各ソース領域と各ドレイン領域との間に各チャネル領域を画定し,これら各チャネル領域が圧縮歪みを有しており,各チャネル領域上にかつ各ソース領域と各ドレイン領域との間に各ゲートを形成することによって,第1のトランジスタ106及び第2のトランジスタ106’を形成し,
前記第1のトランジスタ106のチャネル領域が有している圧縮歪みは,歪み半導体層18と下の層との間の格子不整合から生じている圧縮歪みと,デバイス構造の全体にわたって,第1のトランジスタ106の表面132にわたってコンフォーマルに設けられている第1のキャップ層によって導入される圧縮歪みからなるものである,
半導体構造を形成する方法。」

(3)本願補正発明と先願発明との対比
・先願発明における「半導体構造を形成する方法」は,本願補正発明の「半導体構造を設ける方法」に相当する。
・先願発明においては「基板12を準備し,基板12上に,傾斜緩衝層14,緩和層16及び歪み半導体層18から成る層13が形成され,層13上の第1の領域上及び第2の領域上にそれぞれ第1のトランジスタ106及び第2のトランジスタ106’を形成することを含」むところ,「歪み半導体層18と下の層との間の格子不整合から生じている圧縮歪み」が存在するから,当該「基板12」と「傾斜緩衝層14,緩和層16及び歪み半導体層18から成る層13」を併せたものは,本願補正発明における「歪み誘発層の上に配置された少なくとも1つの歪み半導体表面を有する,前記基板」に相当する。それゆえ,先願発明の「基板12を準備し,基板12上に,傾斜緩衝層14,緩和層16及び歪み半導体層18から成る層13が形成」されたものであって,「第1の領域上及び第2の領域」を備えるものを形成することは,本願補正発明における「第1のデバイス領域および第2のデバイス領域を有する基板を設けるステップであって,前記デバイス領域が歪み誘発層の上に配置された少なくとも1つの歪み半導体表面を有する,前記基板を設けるステップ」に相当する。
・先願発明の「第1の領域上及び第2の領域上にそれぞれ第1のトランジスタ106及び第2のトランジスタ106’を形成することを含み,各ソース領域および各ドレイン領域を基板の各部分に画定し,各ソース領域と各ドレイン領域との間に各チャネル領域を画定し,これら各チャネル領域が圧縮歪みを有しており,各チャネル領域上にかつ各ソース領域と各ドレイン領域との間に各ゲートを形成することによって,第1のトランジスタ106及び第2のトランジスタ106’を形成」することは,本願補正発明の「前記第1のデバイス領域および前記第2のデバイス領域において前記基板のデバイス・チャネル部分の上に少なくとも1つの半導体デバイスを生成するステップ」に相当する。
・先願発明の「第1の領域上及び第2の領域上にそれぞれ第1のトランジスタ106及び第2のトランジスタ106’を形成することを含み,各ソース領域および各ドレイン領域を基板の各部分に画定し,各ソース領域と各ドレイン領域との間に各チャネル領域を画定し,これら各チャネル領域が圧縮歪みを有しており,各チャネル領域上にかつ各ソース領域と各ドレイン領域との間に各ゲートを形成することによって,第1のトランジスタ106及び第2のトランジスタ106’を形成」することにおいては,「第1のトランジスタ106及び第2のトランジスタ106’」の「各チャネル領域が圧縮歪みを有して」いるように形成することを含む。また,本願補正発明においては,「前記第1のデバイス領域における前記一軸性圧縮歪みが前記第2のデバイス領域と同一または異なる」と択一的に記載されている。
それゆえ,先願発明において「各チャネル領域が圧縮歪みを有して」いるように形成することと,本願補正発明の「前記第1のデバイス領域および第2のデバイス領域において一軸性圧縮歪みを生成するステップであって,前記一軸性圧縮歪みが前記第1のデバイス領域および前記第2のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向であり,前記第1のデバイス領域における前記一軸性圧縮歪みが前記第2のデバイス領域と同一または異なる,前記一軸性圧縮歪みを生成するステップ」とは,「前記第1のデバイス領域および第2のデバイス領域において圧縮歪みを生成するステップであって,前記第1のデバイス領域における前記圧縮歪みが前記第2のデバイス領域と同一または異なる,前記圧縮歪みを生成するステップ」である点で共通する。

・上述のとおり,先願発明は,「各チャネル領域が圧縮歪みを有して」いるように形成するものであり,「前記第1のトランジスタ106のチャネル領域が有している圧縮歪みは,歪み半導体層18と下の層との間の格子不整合から生じている圧縮歪みと,デバイス構造の全体にわたって,第1のトランジスタ106の表面132にわたってコンフォーマルに設けられている第1のキャップ層によって導入される圧縮歪みからなるものである」ところ,当該「歪み半導体層18と下の層との間の格子不整合から生じている圧縮歪みと,デバイス構造の全体にわたって,第1のトランジスタ106の表面132にわたってコンフォーマルに設けられている第1のキャップ層によって導入される圧縮歪み」を形成することと,本願補正発明の「1つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも1つの半導体デバイスの上の一軸性歪み誘発ライナの第1の組み合わせを含」むこととは,「1つの半導体デバイスの下にある歪み半導体表面および前記少なくとも1つの半導体デバイスの上の歪み誘発ライナの第1の組み合わせを含」む点で一致する。
それゆえ,先願発明の,「第1のトランジスタ106及び第2のトランジスタ106’」の「各チャネル領域が圧縮歪みを有して」おり,「前記第1のトランジスタのチャネル領域が有している圧縮歪みは,歪み半導体層18と下の層との間の格子不整合から生じている圧縮歪みと,デバイス構造の全体にわたって,第1のトランジスタ106の表面132にわたってコンフォーマルに設けられている第1のキャップ層によって導入される圧縮歪みからなるものである」ように形成することと,本願補正発明の「前記第1のデバイス領域および前記第2のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって,この構造が,前記少なくとも1つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも1つの半導体デバイスの上の一軸性歪み誘発ライナの第1の組み合わせを含み,前記第1のデバイス領域における前記歪み誘発構造の前記第1の組み合わせが前記第2のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる,前記組み合わせを設けるステップを更に含む」こととは,「前記第1のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって,この構造が,前記少なくとも1つの半導体デバイスの下にある歪み半導体表面および前記少なくとも1つの半導体デバイスの上の歪み誘発ライナの第1の組み合わせを含む,前記組み合わせを設けるステップを更に含む」点で一致する。

したがって,先願発明と本願補正発明とは,
「半導体構造を設ける方法であって,
第1のデバイス領域および第2のデバイス領域を有する基板を設けるステップであって,前記デバイス領域が歪み誘発層の上に配置された少なくとも1つの歪み半導体表面を有する,前記基板を設けるステップと,
前記第1のデバイス領域および前記第2のデバイス領域において前記基板のデバイス・チャネル部分の上に少なくとも1つの半導体デバイスを生成するステップと,
前記第1のデバイス領域および第2のデバイス領域において圧縮歪みを生成するステップであって,前記第1のデバイス領域における前記圧縮歪みが前記第2のデバイス領域と同一または異なる,前記圧縮歪みを生成するステップと
を含み,
前記圧縮歪みを生成するステップが,
前記第1のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって,この構造が,前記少なくとも1つの半導体デバイスの下にある歪み半導体表面および前記少なくとも1つの半導体デバイスの上の歪み誘発ライナの第1の組み合わせを含む,前記組み合わせを設けるステップを更に含む,
前記方法。」
である点で一致する。

一方,両者は以下の各点で相違する。

《相違点1》
本願補正発明は,「前記第1のデバイス領域および第2のデバイス領域において一軸性圧縮歪みを生成するステップであって,」「前記一軸性圧縮歪みを生成するステップが,」「歪み誘発構造の組み合わせを設けるステップであって,この構造が,前記少なくとも1つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも1つの半導体デバイスの上の一軸性歪み誘発ライナの第1の組み合わせを含」む。これに対して,先願発明は,「前記第1のデバイス領域および第2のデバイス領域において圧縮歪みを生成するステップであって,」「前記一軸性圧縮歪みを生成するステップが,」「歪み誘発構造の組み合わせを設けるステップであって,この構造が,前記少なくとも1つの半導体デバイスの下にある歪み半導体表面および前記少なくとも1つの半導体デバイスの上の歪み誘発ライナの第1の組み合わせを含む」ことに対応する構成は備えるものの,「前記第1のデバイス領域および第2のデバイス領域において圧縮歪みを生成するステップ」が「一軸性圧縮歪みを生成するステップ」であること,「半導体デバイスの下にある歪み半導体表面」が「半導体デバイスの下にある二軸性歪み半導体表面」であること,及び「半導体デバイスの上の歪み誘発ライナ」が「半導体デバイスの上の一軸性歪み誘発ライナ」であることが,いずれも明らかでない点。

《相違点2》
本願補正発明は,「前記一軸性圧縮歪みを生成するステップが,前記第1のデバイス領域および前記第2のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって,この構造が,前記少なくとも1つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも1つの半導体デバイスの上の一軸性歪み誘発ライナの第1の組み合わせを含み,前記第1のデバイス領域における前記歪み誘発構造の前記第1の組み合わせが前記第2のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる,前記組み合わせを設けるステップを更に含む」。これに対して,先願発明は,「前記圧縮歪みを生成するステップが,前記第1のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって,この構造が,前記少なくとも1つの半導体デバイスの下にある歪み半導体表面および前記少なくとも1つの半導体デバイスの上の歪み誘発ライナの第1の組み合わせを含む,前記組み合わせを設けるステップを更に含む」ことに対応する構成を備えるものの,上記《相違点1》で摘示した事項のほかに,「第2のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップ」については何も特定されておらず,「前記第1のデバイス領域における前記歪み誘発構造の前記第1の組み合わせが前記第2のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる」ことも明らかではない点。

《相違点3》
本願補正発明においては,「前記第1のデバイス領域および第2のデバイス領域において一軸性圧縮歪みを生成するステップであって,前記一軸性圧縮歪みが前記第1のデバイス領域および前記第2のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向であ」るのに対して,先願発明においては,「前記第1のデバイス領域および第2のデバイス領域において圧縮歪みを生成するステップ」に対応する構成は備えるものの,「前記一軸性圧縮歪みが前記第1のデバイス領域および前記第2のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向であ」ることまでは特定されていない点。

(4)当審の判断
まず,相違点1及び相違点2を併せて検討する。

《相違点1及び2について》
先願発明は「歪み半導体層18と下の層との間の格子不整合から生じている圧縮歪み」を備えるが,このように半導体層間の格子不整合による圧縮歪みが二軸性の歪みとなることは,前記第2 4(2)アに摘記したとおり,先願明細書等に背景技術として記載されているほか,以下の周知例1にも示されているように,従来より周知の事項である。ここで,周知例1には引っ張り歪みについて記載されているが,圧縮歪みについても,格子定数の大小関係が逆転するのみで,二軸性の歪みとなることに変わりないことは明らかである。

周知例1: 特開2002-76334号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である特開2000-12840号公報には次の記載がある。
・「【0008】
【発明が解決しようとする課題】Si層に歪を与える方法としては,Si基板上に十分な厚みのSi_((1-x))Ge_((x))のSiGe混晶膜を成長させ,更にその上にSi薄膜を成長させる方法がある。
【0009】十分な厚みのSi_((1-x))Ge_((x))混晶膜を成長する際に,膜内に転移が発生すると同時にSi_((1-x))Ge_((x))混晶膜の成長面内格子定数が増大し,バルクSi_((1-x))Ge_((x))と同程度になる。即ち,Si基板とSi_((1-x))Ge_((x))膜との格子不整合が緩和される。こうして成長された格子緩和Si_((1-x))Ge_((x))膜の上にSi膜を成長するとそのSi膜は面内で2軸の引張歪を受けることになる。」

それゆえ,先願発明に係る「歪み半導体層18と下の層との間の格子不整合から生じている圧縮歪み」は二軸性の圧縮歪みであり,先願明細書等には,「半導体デバイスの下にある二軸性歪み半導体表面」に対応する構成が記載されているに等しいものといえる。

また,先願発明は,「デバイス構造の全体にわたって,第1のトランジスタ106の表面132にわたってコンフォーマルに設けられている第1のキャップ層によって導入される圧縮歪み」を備えるが,トランジスタの表面にキャップ層を設けることによって一軸性の圧縮又は引っ張りひずみが生ずることは,以下の周知例2に示されているように,従来より周知の事項である。

周知例2: K. Misty, et al., 'Delaying Forever: Uniaxial Strained Silicon Transistors in a 90nm CMOS Technology' 2004 Symposium on VLSI Technology Digest of Technical Papers, pp.50-51, 2004年6月15日, 米国
本願の優先権主張の日前に外国において頒布された刊行物である上記文献には次の記載がある。(日本語訳は当審において作成。以下同様。)
・「Two simple structures can implement uniaxial strain,
avoiding the complex wafer fabrication, cost, and
defects of biaxial strain. Tensile or compressive
capping layers can be deposited on top of fully
formed transistors, enhancing NMOS and PMOS
transistors respectively [11].」(50ページ左欄46?50行)
(日本語訳:
二つの単純な構造は,複雑なウエハ製造,コスト,及び二軸歪の欠点を回避して,一軸歪みを実装することができる。引張または圧縮キャッピング層が完全に形成されたトランジスタ,それぞれ増強されるNMOSおよびPMOSトランジスタの上に堆積させることができる。)

また,上記第2 4.(2)アに摘記したとおり,先願明細書等には集積回路を形成することを企図することが記載されているところ,例えばメモリ及びゲートアレイのように,集積回路において同一のトランジスタを複数個形成することは従来より周知の技術である。それゆえ,上記第2 4.(2)オに摘記した段落【0080】のとおり,先願明細書には「第1のチャネル領域108および第2のチャネル領域108’は,同じ歪みの種類を有していてもよい」と記載されているものの,前記のとおり同一のトランジスタを形成するために,「歪みの種類」のみならず,歪みを生じさせる構造を含めた,トランジスタの構造全体を同一のものとすることは自明といえるものである。
そうすると,先願明細書には,先願発明に係る「第2のトランジスタ106’」についても,「第1のトランジスタ106」と同じく,第2のトランジスタ106’のチャネル領域が有している圧縮歪みが,歪み層18と下の層との間の格子不整合から生じている圧縮歪みと,デバイス構造の全体にわたって,第2のトランジスタ106’の表面にわたってコンフォーマルに設けられているキャップ層によって導入される圧縮歪みからなるものとすることが記載されているに等しいといえる。

したがって,先願明細書には,先願発明について,「半導体デバイスの下にある歪み半導体表面」が「半導体デバイスの下にある二軸性歪み半導体表面」であること,及び「半導体デバイスの上の歪み誘発ライナ」が「半導体デバイスの上の一軸性歪み誘発ライナ」であること,さらに,「第2のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップ」を備えるとともに,「前記第1のデバイス領域における前記歪み誘発構造の前記第1の組み合わせが前記第2のデバイス領域における前記歪み誘発構造の組み合わせと同一」のものであるようにして,「前記第1のデバイス領域および第2のデバイス領域において圧縮歪みを生成するステップ」が「一軸性圧縮歪みを生成するステップ」となることも記載されているに等しい。

よって,相違点1及び相違点2は,ともに実質的な相違点ではない。

《相違点3について》
上記《相違点1及び2について》において検討したとおり,先願明細書等には,「前記第1のデバイス領域および第2のデバイス領域において一軸性圧縮歪みを生成するステップ」も記載されているに等しいところ,トランジスタのチャネル長さ方向(すなわちキャリアが流れる方向)に平行に一軸性圧縮歪を印加して,当該トランジスタの特性を向上させることは,前記周知例2のほか,以下の周知例3にも示されているように,従来より周知の技術である。

前記周知例2には,Fig.1とともに,さらに次の記載がある。
・「Simple calculations using peizoresistance coefficients [3] for industry standard <110 > channel orientation P-MOSFETs on a (100) surface show that uniaxial stress (longitudinal compressive) offers much larger hole mobility enhancement at a given stress level than biaxial tensile strain (Fig. 1).」(50ページ左欄33?37行)
(日本語訳:
業界標準の,(100)面上の<110>チャネル方位P-MOSFETについてのピエゾ抵抗係数 [3] を使用した単純な計算では,所定の歪み量において,一軸応力(長手方向圧縮)は,二軸引っ張り歪みよりも,はるかに大きな正孔移動度の向上を提供することを示す(Fig. 1)。)
ここで,「長手方向圧縮」がチャネル長方向の圧縮を指すことは明らかである。

周知例3: 特開2003-179157号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である特開2003-179157号公報には,図3?5とともに次の記載がある。
・「【0008】図3は測定を行った領域の測定位置を示す説明図である。それぞれの試料について各番号の位置の格子歪みを測定した。各測定位置のSi表面からの距離は約10nmであった。図4にL′=8μm,L′=0.5μmの試料の格子歪み(チャネル方向成分)分布を示す。ここで,チャネル方向とはキャリアの走行する方向であってゲート長方向と一致している。したがって,チャネル方向と垂直の方向はゲート幅方向に相当している。図4において,横軸は図3における測定点の番号に対応し,測定点5がゲート電極直下にあたる。縦軸の格子歪みは正が引っ張り,負が圧縮歪みを表す。ゲート電極直下での値を比較するとL′=8.0μmでは-7×10^(-4),L′=0.5μmでは-2.6×10^(-3)であり,L′の小さい試料の方が絶対値が大きい。これはトレンチ型素子分離膜が拡散層へ与える圧縮応力が,L′の減少に伴って増加するためである。以上からL′を変化させることでチャネルに生じる格子歪みを制御することが可能であることが分かる。図5にはpMOSにおけるオン電流のL′依存性を示した。L′=1-10μmではほとんど変化がないが,1μm以下の領域ではL′の減少に伴い,オン電流が増加することが分かる。L′=0.3μmでは,L′=5.0μmにくらべ約10%増加している。以上の実験から,L′を減少させることでチャネル部の圧縮歪みが増大し,これが正孔移動度向上の原因となって,オン電流が増加することが分かる。」

そして,上記第2 4.(2)オに摘記した段落【0082】のとおり,先願明細書等には「チャネル領域108内に協働させて歪みを導入するこれらの複合技術を用いることによって,特に,活性デバイスエリアの寸法が小さいサイズに設定されている場合に,優れたデバイス性能が得られる」ようにすることが記載されているから,前述のとおり「前記第1のデバイス領域および第2のデバイス領域において一軸性圧縮歪みを生成するステップ」において,「前記一軸性圧縮歪みが前記第1のデバイス領域および前記第2のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向であ」るようにすることは当業者に自明なことである。

よって,相違点3は実質的な相違点ではない。

(5)小括
以上のとおりであるから,本願補正発明は先願発明と同一のものであるといえる。また,本願補正発明の発明者は,先願発明の発明者と同一でないと認められるから,本願補正発明は,特許法第29条の2の規定により特許を受けることができない。
よって,本願補正発明は,特許出願の際独立して特許を受けることができない。

5 むすび
したがって,本件補正は,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
平成24年9月19日になされた手続補正は上記のとおり却下されたので,本願の請求項28に係る発明は,平成23年10月19日になされた手続補正により補正された明細書及び図面の記載から見て,その特許請求の範囲の請求項28に記載された事項により特定されるとおりのものであり,請求項28が引用する請求項27,及び請求項27が引用する請求項26の各請求項に記載された事項を併せて独立形式で記載すると以下のとおりである。(以下「本願発明」という。)
「半導体構造を設ける方法であって,
第1のデバイス領域および第2のデバイス領域を有する基板を設けるステップであって,前記デバイス領域が歪み誘発層の上に配置された少なくとも1つの歪み半導体表面を有する,前記基板を設けるステップと,
前記第1のデバイス領域および前記第2のデバイス領域において前記基板のデバイス・チャネル部分の上に少なくとも1つの半導体デバイスを生成するステップと,
前記第1のデバイス領域および第2のデバイス領域において一軸性歪みを生成するステップであって,前記一軸性歪みが前記第1のデバイス領域および前記第2のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向である,前記一軸性歪みを生成するステップとを含み,
前記第1のデバイス領域および前記第2のデバイス領域における前記一軸性歪みが引張り性または圧縮性であり,前記第1のデバイス領域における前記一軸性歪みが前記第2のデバイス領域と同一または異なり,
前記第1のデバイス領域および前記第2のデバイス領域において一軸性歪みを生成するステップが,更に,
前記第1のデバイス領域および前記第2のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって,この構造が,前記少なくとも1つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも1つの半導体デバイスの上の歪み誘発ライナの第1の組み合わせ,前記少なくとも1つの半導体デバイスの下にある前記二軸性歪み半導体表面および前記少なくとも1つの半導体デバイスのデバイス・チャネル部分に近接した,もしくは少なくとも1つのゲート領域に近接した歪み誘発ウェルを含む第2の組み合わせ,前記少なくとも1つの半導体デバイスの下にある前記二軸性歪み半導体表面,前記少なくとも1つの半導体デバイスの上の歪み誘発ライナ,および,前記少なくとも1つの半導体デバイスのデバイス・チャネル部分に近接した,もしくは少なくとも1つのゲート領域に近接した歪み誘発ウェルを含む第3の組み合わせ,または,前記少なくとも1つの半導体デバイスの下にある緩和基板,緩和表面上の前記少なくとも1つの半導体デバイスの上の前記歪み誘発ライナ,および,前記少なくとも1つの半導体デバイスのデバイス・チャネル部分に近接した,もしくは少なくとも1つのゲート領域に近接した前記歪み誘発ウェルを含む第4の組み合わせを含み,前記第1のデバイス領域における前記歪み誘発構造の組み合わせが前記第2のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる,前記組み合わせを設けるステップを含む,
前記方法。」

2 先願発明
先願発明は,前記第2 4「(2)先願明細書等に記載された発明」に記載したとおりのものである。

3 対比・判断
前記第2「1 本件補正の内容」?第2「3 補正の目的の適否及び新規事項の追加の有無についての検討」において記したように,本願補正発明は,本件補正前の請求項28(本願発明)について前記〈補正事項2〉及び〈補正事項3〉に係る限定を付したものである。言い換えると,本願発明は,本願補正発明から前記限定を除いたものである。
そうすると,本願発明の構成要件をすべて含み,これをより限定したものである本願補正発明が,前記第2 4「(3)本願補正発明と先願発明との対比」?第2 4「(5)小括」において検討したとおり,先願発明と同一であるから,本願発明も同様の理由により,先願発明と同一である。
また,本願発明の発明者は,先願発明の発明者と同一でないと認められる。
よって,本願発明は特許法第29条の2の規定により特許を受けることができない。

第4 むすび
以上のとおりであるから,本願は,他の請求項に係る発明について検討するまでもなく,拒絶すべきものである。
よって,結論のとおり審決する。
 
審理終結日 2013-07-05 
結審通知日 2013-07-17 
審決日 2013-07-31 
出願番号 特願2007-518034(P2007-518034)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 16- Z (H01L)
最終処分 不成立  
前審関与審査官 松嶋 秀忠  
特許庁審判長 鈴木 匡明
特許庁審判官 恩田 春香
近藤 幸浩
発明の名称 改良した歪みシリコンCMOSデバイスおよび方法  
代理人 市位 嘉宏  
復代理人 松井 光夫  
代理人 上野 剛史  
代理人 太佐 種一  
復代理人 村上 博司  

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