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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1283505
審判番号 不服2013-8581  
総通号数 171 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-03-28 
種別 拒絶査定不服の審決 
審判請求日 2013-05-09 
確定日 2014-02-03 
事件の表示 特願2007-197542「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成21年 2月12日出願公開,特開2009- 33030,請求項の数(8)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 1 手続の経緯
本願は,平成19年7月30日の出願であって,平成24年12月27日に手続補正がなされ,平成25年1月18日付けで拒絶査定がされ,これに対して同年5月9日に拒絶査定不服審判が請求されるとともに,同日に手続補正がされ,その後同年8月13日付けで審尋がされ,それに対して同年11月13日に回答書が提出されたものである。

2 平成25年5月9日の手続補正について
(1) 本件補正の内容
平成25年5月9日の手続補正(以下「本件補正」という。)は,補正前の特許請求の範囲の請求項1及び8を,補正後の特許請求の範囲の請求項1及び8と補正するものであって,補正前後の特許請求の範囲は,以下のとおりである。

(補正前)
「【請求項1】
半導体基板内にビットラインを形成する工程と,
前記半導体基板上に,前記ビットラインに交差し複数のワードラインを一定の周期で形成する工程と,
前記複数のワードラインのうち一部のワードラインを除去する工程と,
前記半導体基板上に層間絶縁膜を形成する工程と,
前記一部のワードラインを除去した領域において,前記層間絶縁膜を貫通し前記ビットラインに接続するプラグ金属を形成する工程と,
を有することを特徴とする半導体装置の製造方法。
【請求項2】
…(中略)…
【請求項8】
半導体基板内に形成されたビットラインと,
前記ビットラインに交差し,前記半導体基板上に一定の周期で設けられた複数のワードラインと,
前記複数のワードラインのうち一部のワードラインが除去された領域において,前記ビットラインと接続するように設けられたプラグ金属と,
を具備することを特徴とする半導体装置。」

(補正後)
「【請求項1】
半導体基板内にビットラインを形成する工程と,
前記半導体基板上に,前記ビットラインに交差する同一幅の複数のワードラインを一定の周期で形成する工程と,
前記複数のワードラインのうち一部のワードラインを除去する工程と,
前記半導体基板上に層間絶縁膜を形成する工程と,
前記一部のワードラインを除去した領域において,前記層間絶縁膜を貫通し前記ビットラインに接続するプラグ金属を形成する工程と,
を有することを特徴とする半導体装置の製造方法。
【請求項2】
…(中略)…
【請求項8】
半導体基板内に形成されたビットラインと,
前記ビットラインに交差し,前記半導体基板上に一定の周期で設けられた同一幅の複数のワードラインと,
前記複数のワードラインのうち一部のワードラインが除去された領域において,前記ビットラインと接続するように設けられたプラグ金属と,
を具備することを特徴とする半導体装置。」

(2)補正事項の整理
本件補正のうち,特許請求の範囲についての補正事項を整理すると,以下のとおりである。
(補正事項1)
補正前の請求項1の「ビットラインに交差し複数のワードライン」を,補正後の請求項1の「ビットラインに交差する同一幅の複数のワードライン」と補正すること。

(補正事項2)
補正前の請求項8の「複数のワードライン」を,補正後の請求項8の「同一幅の複数のワードライン」と補正すること。

(3)新規事項の追加の有無及び補正の目的の適否について
ア 新規事項の追加の有無について
(補正事項1,2について)
補正後の請求項1,8の「同一幅の複数のワードライン」は, 本願の願書に最初に添付した明細書に「フォトレジスト50に一定の周期のストライプ状のパターンを形成する。」(段落【0022】),「ビットライン12に交差する複数のワードライン22を一定の周期で形成する。」(段落【0023】)との記載及び図3(a)(b),図4(a)(b)に一定の周期で同じ幅のワードラインが形成されていることが見て取れるから,本件補正は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって,本件補正は,当初明細書等に記載された事項の範囲内においてなされたものであるから,特許法第17条の2第3項に規定する要件を満たすものである。

イ 補正の目的の適否について
(補正事項1,2について)
この補正は,補正前の請求項1,8の「複数のワードライン」に対して,「同一幅」であるというワードラインの線幅に関する技術的限定を加えるものであるから,特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(4)小括
ア 以上検討したとおりであるから,本件補正のうち特許請求の範囲についての補正は特許法第17条の2第3項及び第5項に規定する要件を満たすものである。

イ また,本件補正は,特許法第17条の2第4項に違反するところはない。

ウ そこで,本件補正後の前記請求項1及び8に記載された発明(以下それぞれ「補正発明1」及び「補正発明8」という。)が特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか(特許出願の際独立して特許を受けることができるものであるか)について以下に検討する。

(5)独立特許要件について
ア 補正発明
本願の請求項1?7,8に係る発明は,本件補正により補正された明細書,特許請求の範囲及び図面の記載からみて,その特許請求の範囲の請求項1?7,8に記載されている事項により特定されるとおりのものであり,そのうちの請求項1及び8に係る発明は,それぞれ請求項1及び8に記載されている事項により特定されるものであり,再掲すると以下のとおりのものである。

「【請求項1】
半導体基板内にビットラインを形成する工程と,
前記半導体基板上に,前記ビットラインに交差する同一幅の複数のワードラインを一定の周期で形成する工程と,
前記複数のワードラインのうち一部のワードラインを除去する工程と,
前記半導体基板上に層間絶縁膜を形成する工程と,
前記一部のワードラインを除去した領域において,前記層間絶縁膜を貫通し前記ビットラインに接続するプラグ金属を形成する工程と,
を有することを特徴とする半導体装置の製造方法。」(補正発明1)

「【請求項8】
半導体基板内に形成されたビットラインと,
前記ビットラインに交差し,前記半導体基板上に一定の周期で設けられた同一幅の複数のワードラインと,
前記複数のワードラインのうち一部のワードラインが除去された領域において,前記ビットラインと接続するように設けられたプラグ金属と,
を具備することを特徴とする半導体装置。」(補正発明8)

イ 引用例1の記載及び引用発明
(ア)本願の出願前に日本国内において頒布され,原査定の根拠となった拒絶の理由において引用された特開2007-157855号公報(以下「引用例1」という。)には,「不揮発性半導体記憶装置及びその製造方法」(発明の名称)に関して,図1?23とともに以下の記載がある(なお,下線は当合議体にて付加したものである。)。

a 「【0001】
本発明は,不揮発性半導体メモリの構造に関し,特にNAND型フラッシュメモリにおいて,ビット線とNAND列の拡散層を接続するコンタクトの形成方法に特徴を有する不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【0002】
不揮発性半導体記憶装置としては,例えば,データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ(EEPROM)が知られている。このEEPROMでは,特にNAND型の場合では,互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて,メモリセルアレイが構成されている。メモリセルには,通常,例えば,フローティングゲートとコントロールゲートとを積層してなる積層ゲート構造のMOSトランジスタが用いられる。
【0003】
NAND型フラッシュメモリは,メモリセルトランジスタが,複数個直列に接続されて,NANDストリングを形成し,そのNANDストリングの両側に選択トランジスタが配置された構造を有する。また,メモリセルの素子活性領域に対して素子分離領域(STI)が並行して配置されメモリセルアレイを構成している。
【0004】
NAND型フラッシュメモリのビット線とNAND列の拡散層を接続するビット線コンタクトの形成において,選択ゲート線やワード線を形成した後,層間絶縁膜を堆積し,ビット線コンタクトCBとなる電極材を埋め込むためにコンタクトホールを形成する。通常,コンタクトホールの形成においては,微細化が進むにつれて,コンタクトホールを形成すること自身が難しくなるだけでなく,行方向に隣接するビット線コンタクトCBのためのコンタクトホール間の層間絶縁膜厚が薄くなり,洗浄処理等によっては,ビット線の接触不良を引き起こす大きな原因となる。」

b 「【0009】
本発明の一態様によれば,(イ)半導体基板に形成された活性領域と,(ロ)ワード線と,(ハ)ワード線と活性領域の交差部に配置され,半導体基板上に形成されたトンネル絶縁膜を介して設けられたフローティングゲート電極,フローティングゲート電極上に配置されるゲート間絶縁膜,及びゲート間絶縁膜上に配置されるコントロールゲート電極を備えるメモリセルトランジスタと,(ニ)ワード線に平行に配置され,行方向に延伸する選択ゲート線と,(ホ)活性領域上に配置されるビット線コンタクトと,(へ)ビット線コンタクトを介して活性領域と接続され, 列方向に延伸する複数のビット線とを備え,(ト)ビット線コンタクトは,ビット線コンタクトの電極材を行方向にライン状に形成した後,複数のビット線毎に切断して形成する揮発性半導体記憶装置が提供される。」

c 「【0021】
(製造方法)
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造工程について,図1乃至図18を参照して説明する。
【0022】
(a)図3は,本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって,図1のI-I線に沿う模式的断面構造図を示す。
【0023】
まず,図3に示すように,ｐ型の半導体基板10上において,熱酸化等によりゲート絶縁膜20を形成し,ビット線コンタクトCBが形成される領域のみゲート絶縁膜20を剥離後,イオン注入技術等を用いて,ビット線コンタクトCBが形成される領域のみにn^(+)コンタクト拡散層34を形成する。
【0024】
ｐ型の半導体基板10には,動作に必要な不純物をイオン注入技術等を用いてドーピングし,ｐウェル領域,nウェル領域等を形成するが,図3においては,これらのｐウェル領域,nウェル領域等は説明を簡単にするために省略し,単にｐ型の半導体基板10として表示している。ゲート絶縁膜20は,メモリセルトランジスタのトンネル絶縁膜となると同時に選択トランジスタのゲート絶縁膜ともなる。剥離領域の行方向及び列方向の寸法は,選択ゲート線SGD-SGDに接触せず,かつビット線コンタクトCBが電気的に十分接続可能な大きさであればよい。
【0025】
(b)図4は,本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって,図1のII-II線に沿う模式的断面構造図を示す。図5は,本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって,図1のI-I線に沿う模式的断面構造図を示す。
【0026】
次に,図4及び図5に示すように,メモリセルトランジスタのフローティングゲート電極となり,ビット線コンタクトCBともなる電極材(以下,フローティングゲート電極40)と,その後の素子分離領域30の形成工程におけるエッチングプロセスや平坦化プロセスのマスク材となる絶縁膜(以下,フローティングゲート電極上マスク材42)を,半導体基板10の表面上全面に堆積する。フローティングゲート電極上マスク材42は,素子分離領域30の絶縁膜とのエッチング選択比が高い膜であることが望ましい。
【0027】
(c)更に,図4及び図5に示すように,リソグラフィ工程,及びエッチング工程を経て,素子分離領域30に溝を形成し,素子分離領域30となる絶縁膜を堆積後,平坦化プロセスを実行する。結果として,図4には,上記リソグラフィ工程,及びエッチング工程を経て,素子分離領域30に溝を形成し,素子分離領域30となる絶縁膜を堆積後,平坦化プロセスを経た後の,図1のII-II線に沿う模式的断面構造図が示されており,図5には,同工程後の,図1のI-I線に沿う模式的断面構造図が示されている。
【0028】
(d)図6は,本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって,図1のII-II線に沿う模式的断面構造図を示す。図7は,本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって,図1のIII-III線に沿う模式的断面構造図を示す。図8は,本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって,図1のI-I線に沿う模式的断面構造図を示す。
【0029】
次に,図6,及び図7に示すように,フローティングゲート電極上マスク材42を剥離し,素子分離領域30の高さがフローティングゲート電極40の表面よりも低くなるように,素子分離領域30をエッチングして,フローティングゲート電極40を露出させる。
【0030】
ここで,素子分離領域30をエッチングしてフローティングゲート電極40の露出面積を適正化する必要がある。この理由は,コントロールゲート電極70と半導体基板10間の容量,及びフローティングゲート電極40と半導体基板10間の容量をメモリセルトランジスタの書き込み消去に必要な容量比にするためである。尚,ゲート間絶縁膜25の誘電率によっては,素子分離領域30のエッチングは不要となる。
【0031】
(e)更に,図7,及び図8に示すように,メモリセルトランジスタのフローティングゲート電極40と,書込み消去を制御するコントロールゲート電極70とを絶縁するためのゲート間絶縁膜25を堆積する。
【0032】
(f)更に,図8に示すように,コントロールゲート電極70の堆積形成前に,選択ゲート線SGDとビット線コンタクトCBのゲート間絶縁膜25の一部を剥離して,フローティングゲート電極40とコントロールゲート電極70が電気的に接続可能な形状を形成する。この剥離部は,隣接する選択ゲート線SGDとビット線コンタクトCBに跨って形成されていても良いし,個別に形成されていても良い。
【0033】
(g)更に,図6,図7,及び図8に示すように,半導体基板表面全面に,例えば,ポリシリコン等からなるコントロールゲート電極70を形成後,例えば,窒化膜等からなるコントロールゲート電極上マスク材72を形成する。
【0034】
この結果,コントロールゲート電極70は,図6及び図8に示すように,ビット線コンタクトCB形成部分において,フローティングゲート電極40と電気的に接続し,又,図7に示すように,メモリセルトランジスタ形成部分において,ゲート間絶縁膜25を介して,フローティングゲート電極40と電気的に絶縁される。
【0035】
結果として,図6には,後工程に必要となるコントロールゲート電極上マスク材72を堆積した後の,図1のII-II線に沿う模式的断面構造図が示されており,図7には,同工程後の,図1のIII-III線に沿う模式的断面構造図が示されている。図8には,同程後の,図1のI-I線に沿う模式的断面構造図が示されている。
【0036】
(h)図9は,本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって,図1のII-II線に沿う模式的断面構造図を示す。図10は,本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって,図1のI-I線に沿う模式的断面構造図を示す。
【0037】
次に,図9,及び図10に示すように,リソグラフィ工程,及びエッチング工程を経て,ワード線WL0,WL1,…,選択ゲート線SGD-SGD,ビット線コンタクトCBとなる電極材の加工を行う。
【0038】
(i)更に,図10に示すように,イオン注入技術等を用いて,メモリセルトランジスタのn^(+)ソース/ドレイン拡散層32を形成するために必要な不純物イオンを半導体基板10にイオン注入し,熱処理後,n^(+)ソース/ドレイン拡散層32を形成する。
【0039】
尚,動作の必要に応じて,n^(+)ソース/ドレイン拡散層32は,図10に示すように,フローティングゲート電極40やコントロールゲート電極70とエッチング選択比が高い絶縁膜,若しくはエッチング選択比が高い絶縁膜の積層からなるゲート側壁絶縁膜75を用いて,ゲート側壁材を堆積後,或いは堆積されたゲート側壁絶縁膜75のエッチング加工後に,イオン注入技術を用いて,形成しても良い。
【0040】
結果として,図9には,ワード線WL0,WL1,…,選択ゲート線SGD-SGD,ビット線コンタクトCBとなる電極材の加工後,n^(+)ソース/ドレイン拡散層32を形成した後の,図1のII-II線に沿う模式的断面構造図が示されており,図10には,同工程後の,図1のI-I線に沿う模式的断面構造図が示されている。
【0041】
(j)図11は,本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって,図1のII-II線に沿う模式的断面構造図を示す。図12は,本発明の第1の実施の形態の変形例に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって,図1のII-II線に沿う模式的断面構造図を示す。更に,図13は,本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって,ビット線コンタクト領域の模式的平面パターン構成図を示す。図14は,ビット線コンタクト領域の別の模式的平面パターン構成図を示す。図15は,ビット線コンタクト領域の更に別に模式的平面パターン構成図を示す。
【0042】
次に,図11に示すように,リソグラフィ工程,及びエッチング工程を経て,ビット線コンタクトCBを形成する。尚,上記工程(i)において説明したゲート側壁絶縁膜75の形成,及びn^(+)ソース/ドレイン拡散層32の形成は,ビット線コンタクトCBを形成した後に行っても良い。図12には,ビット線コンタクトCBを形成した後に,ゲート側壁絶縁膜75,及びn^(+)ソース/ドレイン拡散層32を形成した,図1のII-II線に沿う模式的素子断面構造図が示されている。
【0043】
図13乃至図15には,ビット線コンタクトCB加工後の模式的平面パターン構成図が示されている。
【0044】
ここで,ビット線コンタクトCBの形成について説明する。ビット線コンタクトCBの電極材となるコントロールゲート電極70を,図9に示すように,ライン状に形成した後,各ビット線・・・BL_(j-1),BL_(j), BL_(j+1)・・・毎に,ライン状に形成されたコントロールゲート電極70を,図1,図13乃至図15に示すように,リソグラフィ工程,及びエッチング工程を経て,切断することによって,ビット線コンタクトCBを形成する。このようにして,ビット線・・・BL_(j-1),BL_(j), BL_(j+1)・・・とNAND列の活性領域…AA_(j-1),AA_(j),AA_(j+1),…のn^(+)コンタクト拡散層34を接続するビット線コンタクトCBが形成される。」

d 「【0063】
[第2の実施の形態]
本発明の第2の実施の形態に係る不揮発性半導体記憶装置における平面パターン構成及び回路構成は第1の実施の形態と同様であるため,説明を省略する。本発明の第2の実施の形態に係る不揮発性半導体記憶装置の製造工程は,図3乃至図10示す,上記工程(a)?(I)までは共通であるため,説明を省略する。
【0064】
(m)図18は,本発明の第2の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって,図1のI-I線に沿う模式的断面構造図を示す。
【0065】
図10の工程後,図18に示すように,半導体基板10表面全面に層間絶縁膜80を堆積し,リソグラフィ工程,及びエッチング工程を経て,ビット線コンタクト(CB)プラグ60となる電極材をライン状に形成する。ビット線コンタクト(CB)プラグ60の材料としては,例えば,ドープされたポリシリコン等であり,,或いはポリシリコンとバリアメタルとの積層膜であっても良い。
【0066】
(n)次に,リソグラフィ工程,及びエッチング工程を経て,ビット線コンタクトCBを形成する。ビット線コンタクトCB加工後の模式的平面パターン構成図は,図1或いは,図13乃至図15と同様である。
【0067】
ビット線コンタクトCBは,図1の例に示すように,矩形状に形成されていても良い。或いは,図13に示すように,a,bの寸法が付記された実線で囲まれた鼓型形状,即ち,ワスプウエスト(wasp-wested)形状に形成されていても良い。或いは,図14に示すように,ビット線コンタクトCBの電極材がエッチング除去される領域が圧倒的に大きく,a=0となるように形成されていても良い。或いは,図15に示すように,ビット線コンタクトCBは,実質的に2つの三角形状に形成されていても良い。
【0068】
リソグラフィ工程,及びエッチング工程によって,ビット線コンタクトCBは,下地の活性領域…AA_(j-1),AA_(j),AA_(j+1),…と一部分において電気的に接続されていれば良く,上層のビット線・・・BL_(j-1),BL_(j), BL_(j+1)・・・の電極配線と十分電気的に接続可能な面積が確保出来ていれば良い。」

e 「【0072】
この後の工程は,一般的な配線工程とコンタクト工程を経て,ビット線や周辺回路配線を形成することになるため,説明は省略する。」

f 図10の断面図から,n^(+)のソース/ドレイン拡散層32はワード線WLの下のトランジスタのチャネル領域の両側に形成されていることが見て取れる。

g 段落【0068】の「ビット線コンタクトCBは,下地の活性領域…AA_(j-1),AA_(j),AA_(j+1),…と一部分において電気的に接続されていれば良く,上層のビット線・・・BL_(j-1),BL_(j), BL_(j+1)・・・の電極配線と十分電気的に接続可能」であること,及び段落【0072】の「この後の工程」として,「ビット線や周辺回路配線を形成する」ことから,ビット線コンタクトCBの上層にビット線が形成されていると認められる。

h 図1の平面図には,ビット線BL_(j-1),BL_(j),BL_(j+1)に交差する複数のワード線WL0,WL1及び選択ゲート線SGDが平行に配列されていることが見て取れる。

i 「図10の工程後,図18に示すように,半導体基板10表面全面に層間絶縁膜80を堆積し,リソグラフィ工程,及びエッチング工程を経て,ビット線コンタクト(CB)プラグ60となる電極材をライン状に形成」(段落【0065】)し,「次に,リソグラフィ工程,及びエッチング工程を経て,ビット線コンタクトCBを形成」(段落【0066】)していることから,製造過程において,図10のビット線コンタクト(CB)プラグ60の形成領域を通過するフローティングゲート電極40,コントロールゲート電極70及びコントロールゲート電極上マスク材72のライン状のものをエッチング除去し,電極材料を形成してビット線コンタクトプラグ60を形成していると認められる。

j そして,図18からビット線コンタクトプラグ60は,層間絶縁膜80を貫通していることが見て取れる。

(イ)引用発明の認定
以上を総合すると,引用例1の第2の実施の形態に係る発明として,以下の発明(以下「引用発明」という。)が記載されているものと認められる。

「ビット線BLに交差する複数のワード線WLと選択ゲート線SDGを平行に形成する工程と,
ビット線コンタクトCBの形成領域を通過するライン状のものをエッチング除去する工程と,
層間絶縁膜80を堆積する工程と,
ビット線コンタクトCBの形成領域において,層間絶縁膜80を貫通するドープされたポリシリコン等からなるビット線コンタクトプラグ60を形成する工程と,
ビット線コンタクトプラグ60の上層にビット線を形成する工程と,
を有することを特徴とする不揮発性半導体記憶装置の製造方法。」

ウ 対比・判断
(ア)補正発明1について
[対比]
以下に,補正発明1と引用発明とを対比する。
a 引用発明の「ビット線BL」,「『ワード線WL』と『選択ゲート線SGD』」は,各々補正発明1の「ビットライン」,「ワードライン」にそれぞれ相当し,「不揮発性半導体記憶装置」は,「半導体装置」の1つであるから,引用発明の「不揮発性半導体記憶装置」は,補正発明1の「半導体装置」に相当する。

b 引用発明と補正発明1とは,ビットラインを形成する工程を有している点で共通する。

c 引用発明の「ビット線コンタクトCBの形成領域のライン状のものをエッチング除去」する工程と補正発明1の「一部のワードラインを除去する工程」とは,ワードラインに平行なライン状のものを除去する工程である点で共通する。

d 引用発明の「ビット線コンタクトプラグ60」と補正発明1の「プラグ金属」とは,ビットラインと接続されている導電体からなるプラグであるという点で共通する。

e したがって,補正発明1と引用発明とは,

「ビットラインを形成する工程と,
半導体基板上に,前記ビットラインに交差する複数のワードラインを形成する工程と,
ワードラインに平行なライン状のものを除去する工程と,
前記半導体基板上に層間絶縁膜を形成する工程と,
ワードラインに平行なライン状のものを除去した領域において,前記層間絶縁膜を貫通し前記ビットラインに接続する導電体を形成する工程と,
を有することを特徴とする半導体装置の製造方法。」

である点で一致し,以下の点で相違する。

(相違点1)
補正発明1は,ビットラインが「半導体基板内」に形成されているのに対し,引用発明は,ビット線BLが半導体基板の上に形成されたビット線コンタクトプラグ60の「上層」に形成されている点。

(相違点2)
補正発明1は,複数のワードラインが「同一幅」を有し,一定の周期で形成されているのに対し,引用発明は,ワード線WLと選択ゲート線SGDについてこの点が特定されていない点。

(相違点3)
除去される「ワードラインに平行なライン状のもの」が,補正発明1は,「複数のワードラインのうち一部」であるのに対し,引用発明は,「ビット線コンタクトCBの形成領域を通過するライン状のもの」である点。

(相違点4)
「層間絶縁膜を貫通し前記ビットラインに接続する導電体からなるプラグ」が,補正発明1は,「金属」から形成されているのに対し,引用発明は,「ドープされたポリシリコン等」から形成されている点。

[判断]
a 相違点1について
ビットラインを半導体基板内に拡散層として設けることについては,本願の出願前に外国において頒布され,原査定の根拠となった拒絶の理由において文献3として引用された国際公開第2003/71606号(以下「引用例2」という。)のFig.3に,半導体基板内のビット線14が記載されているように,知られている技術である。
しかしながら,引用例2に記載の不揮発性半導体記憶装置は,半導体基板内の隣り合うビット線間の上層にトラップ膜11と第1の多結晶シリコン膜12によるゲート電極を設け,上記ビット線間にメモリ素子を形成するものである。
一方,引用発明は,引用例1の図1,2に記載されているように,ビット線の方向に沿って各メモリ素子が直列に接続されているものであり,引用例2に記載の装置と,回路構成及びメモリセルの構造と配置が異なる。
そして,引用例2に記載の発明において,半導体基板内に形成されたビット線は,回路構成やメモリセルの構造及び配置と一体のものと認められるから,回路構成やメモリセルの構造及び配置が異なるタイプの引用発明において,ビット線のみを引用例2に記載のような基板内に形成するタイプのものとする動機は認められないし,そのような技術を開示した文献も発見されていない。
仮に,引用例2に記載のビット線を半導体基板内に設ける技術を引用発明に適用したとしても,直列接続された複数のメモリ素子直下の基板内(基板表面)が連続したn^(+)拡散層となり,メモリ素子のソースとドレインが該n^(+)拡散層によって接続されるので,メモリ素子として機能するものとならないことは明らかである。
以上から,引用発明において,相違点1に係るビットラインを半導体基板内に形成するようにすることは,引用例1及び引用例2に記載された発明に基づいて,当業者が容易になし得たこととはいえない。

b 相違点3について
引用発明の「ビット線コンタクトCBの形成領域を通過するライン状のもの」は,引用例1の図10を参照すると,拡散層34と直接接続されており,半導体基板10にゲート絶縁膜20を介して接するワード線WLと選択ゲート線SDGとは構造が異なり,ワードラインといえないことは明らかである。
仮に,引用例1の図3の工程の後に,n^(+)拡散層34を覆うゲート絶縁膜20と同じ絶縁膜を形成する新たな工程を追加することによって,ビット線コンタクトCBの形成領域を通過するライン状のものをワード線WLと選択ゲート線SDGと同じ構造とすることは可能であるとしても,引用例1の図18の工程において,プラグ60を形成するために,上記追加した新たな工程により形成した絶縁膜を除去することとなるので,上記追加した新たな工程は無駄となり技術的意義も無い。
そうすると,技術的意義の無い不要な工程をわざわざ追加して,ライン状のものを複数のワード線WLと選択ゲート線SDGと同じ構造に形成しようという動機はないといえる。
したがって,引用発明において,相違点3に係る「ビット線コンタクトCBの形成領域を通過するライン状のもの」を「複数のワードライン」と同じものとすることは,引用例1及び引用例2に記載された発明に基づいて,当業者が容易になし得たこととはいえない。

[まとめ]
以上検討したとおり,引用発明において,相違点1及び相違点3に係る構成を採用することは当業者が容易になし得たこととはいえないから,他の相違点については検討するまでもなく,引用例1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。

(イ)補正発明8について
また,補正発明8についても,「前記複数のワードラインのうち一部のワードラインが除去された領域」という構成は,上記(ア)で検討したとおり,引用例1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。

(ウ)請求項2?7の発明について
請求項2?7は,請求項1を引用しているから,補正発明1が当業者が容易に発明することができたものでない以上,請求項2?7も当業者が容易に発明することができたものではない。

(エ) よって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に適合する。

3 本願発明
本件補正は上記のとおり,特許法第17条の2第3項?第6項の規定に適合するから,本願の請求項1?8に係る発明は,本件補正により補正された特許請求の範囲の請求項1?8に記載された事項により特定されるとおりのものである。
そして,本願については,原査定の理由を検討してもその理由によって拒絶べきものとすることができない。
また,他に本願を,拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2014-01-22 
出願番号 特願2007-197542(P2007-197542)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 井出 和水  
特許庁審判長 池渕 立
特許庁審判官 加藤 浩一
西脇 博志
発明の名称 半導体装置およびその製造方法  
代理人 稲葉 良幸  
代理人 大貫 敏史  

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