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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H03M |
|---|---|
| 管理番号 | 1283591 |
| 審判番号 | 不服2012-21779 |
| 総通号数 | 171 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2014-03-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2012-11-02 |
| 確定日 | 2014-01-06 |
| 事件の表示 | 特願2011- 97513「ADコンバータのクロック位相を調整可能なシステム」拒絶査定不服審判事件〔平成23年11月 4日出願公開、特開2011-223589〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯・本願発明 本願は、平成12年6月5日(パリ条約による優先権主張 1999年6月4日 米国)に出願した特願2000-168139号の一部を平成23年4月25日に新たな特許出願としたものであって、原審において平成24年6月27日付けで拒絶査定となり、これに対し平成24年11月2日に審判請求がなされたものであるところ、 本件出願に係る発明(以下、「本願発明」という。)は、平成24年4月20日付けで補正された明細書及び図面の記載からみて特許請求の範囲の請求項1に記載された次のとおりのものである。 (本願発明) 「【請求項1】 アナログデジタルコンバータ(ADC)と、複数のクロック信号に応答する処理回路とを備え、前記アナログデジタルコンバータを動作させるADCクロック信号を駆動する装置をさらに備えるデジタル回路装置あって、 クロック信号の信号源と、 前記信号源に結合され、前記複数のクロック信号の少なくとも1つの位相に対して、前記信号源からの前記クロック信号の位相を調整して前記ADCクロック信号を生成する位相制御回路と、 前記ADCクロック信号を接続して前記ADCを動作させる手段と、 を備える、前記デジタル回路装置。」 2.引用発明 原査定の拒絶の理由に引用された刊行物である特開平2-137015号公報(以下、「引用例」という。)には、「A/D変換器」として図面と共に次の記載がある。 イ.「〔産業上の利用分野〕 本発明はA/D変換器に関し、特に半導体集積回路技術を用いて大規模な制御回路(例えば4ビットや8ビットのマイクロコンピュータ等)と同一基板に集積化したA/D変換器に関するものである。」(1頁左欄10?15行) ロ.「〔発明が解決しようとする課題〕 上述した従来のA/D変換器はプロセス技術の進歩に伴ない、制御回路から発生する雑音に対し、敏感である。 (・・・中略・・・) 〔課題を解決するための手段〕 本発明のA/D変換器は、同一半導体基板上にA/D変換回路、制御回路、クロック遅延回路および雑音検出回路を有している。これらの回路ブロックはA/D変換の前に雑音検出期間を構成するように相互接続されている。 すなわち、本発明では、A/D変換回路が動作する前に雑音検出期間を設け、制御回路、クロック遅延回路および雑音検出回路によりA/D変換回路の動作クロックを最適化している。」(1頁右下欄4行?2頁左上欄17行) ハ.「第1図は本発明の一実施例のブロック等価回路説明図である。 アナログ入力端子1は制御回路4の中にアナログマルチプレクサ(図示せず)が設けである場合は複数端子になる。ディジタル入出力端子2は代表して表わしたものであり、ディジタル入力端子およびディジタル出力端子を含んだ複数端子を表わし、制御回路4へのディジタル信号の入出力に用いられる。クロック端子3は制御回路4の動作クロックとして用いられ、クロック遅延回路6を介してA/D変換回路7へA/D動作クロック8として供給される。 A/D変換回路7は制御回路4の中でアナログマルチプレクサ(図示せず)選択されアナログ入力9からアナログ信号が入力される。A/D変換回路7の動作制御は制御信号10で行なわれ、A/D変換されたディジタル信号はディジタル出力11から制御回路4へ出力され、必要に応じてディジタル入出力端子2からA/D変換器の外部に出力される。 雑音検出回路5は雑音検出期間において雑音レベルが最小となるクロック遅延回路の遅延量を検出・記憶する機能を有する。 第1図のA/D変換器は以下のように動作する。 (1) A/D変換命令が制御回路4に入力される。 (2) 制御回路4の中でA/D変換回路7のアナログ入力を接地電位に接続する。 (3) クロック遅延回路6の遅延量をAに設定する。 (4) A/D変換回路7の変換結果をディジタル出力11から制御回路4へ出力し雑音検出回路5に記憶する。 (5) クロック遅延回路6の遅延量をB、C・・・に設定し(3),(4)を繰返す。 (6) クロック遅延回路6の遅延量が全て完了すると、雑音検出回路5に記憶したA/D変換の雑音量が最小となった遅延量を検出する。 (7) クロック遅延回路6の遅延量を雑音最小としてA/D変換動作を開始する。 このようにA/D変換動作を開始する前に雑音検出期間において雑音が最小となるA/D変換動作を開始する前に雑音検出期間において雑音が最小となるA/D動作クロック8がA/D変換回路7に供給されて動作させることが出来る。 なお、一般的に良く用いられるクロック遅延回路の等価回路説明図を第2図に示す。動作クロックは入力21から入力される。遅延回路23はインバータ2段で構成され、それぞれの出力にトランスファーゲート24を設けた例である。例えばインバータの遅延量が1段当り2nｓとすると0nｓ、4nｓ、8nｓ、16nｓの遅延量が選択可能である。また、段数は何段でも可能であり所要の遅延ステップ、遅延範囲が選択できる。更に、A/D動作クロック8の配線が長い時にはトランスファーゲートの後段にバッファを設けるのが好ましい。」 (2頁左上欄20行?右下欄14行、当審注:丸付き数字は括弧で代替した。) 上記引用例の記載及び関連する図面並びにこの分野における技術常識を考慮すると、 まず、引用例記載の「A/D変換器」は、上記イ.にあるように「半導体集積回路技術を用いて大規模な制御回路(例えば4ビットや8ビットのマイクロコンピュータ等)と同一基板に集積化したA/D変換器」であって、 上記ロ.後段(2頁左上欄9?10行)およびハ.第1図にあるように、「同一半導体基板上にA/D変換回路7、制御回路4、クロック遅延回路6および雑音検出回路5」を有してなるものである。 また、上記ハ.(2頁右上欄8?11行)には、「クロック端子3は制御回路4の動作クロックとして用いられ、クロック遅延回路6を介してA/D変換回路7へA/D動作クロック8として供給される」とあるから、技術常識からして第1図には図示されない『クロック信号源』から『クロック信号』が「クロック端子3」に供給されて、「制御回路4の動作クロックとして用いられ」る一方、「クロック遅延回路6を介してA/D変換回路7へA/D動作クロック8として供給される」ことは明らかである。 そして、上記ハ.(2頁左下欄(6)、(7))の記載によれば、前記「クロック遅延回路6」は「制御回路4」、「雑音検出回路5」と協働して「雑音量が最小となった遅延量を検出」し、「クロック遅延回路6の遅延量を雑音最小としてA/D変換動作を開始する」ものである。 したがって、引用例には次の発明(以下、「引用発明」という。)が記載されている。 (引用発明) 「半導体集積回路技術を用いて大規模な制御回路(例えば4ビットや8ビットのマイクロコンピュータ等)と同一基板に集積化したA/D変換器であって、 同一半導体基板上にA/D変換回路7、制御回路4、クロック遅延回路6および雑音検出回路5を有してなり、 クロック信号源からクロック信号がクロック端子3に供給されて、制御回路4の動作クロックとして用いられる一方、クロック遅延回路6を介してA/D変換回路7へA/D動作クロック8として供給され、 前記クロック遅延回路6は、制御回路4、雑音検出回路5と協働して雑音量が最小となった遅延量を検出し、クロック遅延回路6の遅延量を雑音最小としてA/D変換動作を開始する A/D変換器。」 4.対比 本願発明と引用発明とを対比する。 まず、引用発明の「A/D変換回路7」は、本願発明の「アナログデジタルコンバータ(ADC)」であり、 引用発明の「A/D変換回路7」に供給される「A/D動作クロック8」は、本願発明の「前記アナログデジタルコンバータを動作させるADCクロック信号」に相当する。 また、引用発明の「クロック遅延回路6」ないし「制御回路4」は、該「A/D動作クロック8」(ADCクロック信号)を「A/D変換回路7」(アナログデジタルコンバータ)へ「供給する」から「駆動する」ものであって、本願発明の「前記アナログデジタルコンバータを動作させるADCクロック信号を駆動する装置」にあたる。 また、引用発明の「制御回路4」は、制御のための処理を行う回路であるから「処理回路」であって、「クロック信号源からクロック信号がクロック端子3に供給されて、制御回路4の動作クロックとして用いられる」から、クロック信号に基づく動作の結果、クロック信号に「応答」すると言うことができ、「複数」の点を除き、本願発明の「クロック信号に応答する処理回路」にもあたる。 同様に、引用発明の「大規模な制御回路(例えば4ビットや8ビットのマイクロコンピュータ等)」も、いわゆる「マイクロプロセッサ」であるから「処理回路」であって、このような「マイクロコンピュータ」が「クロック信号」に応じて動作することも技術常識であるから、これも本願発明の「クロック信号に応答する処理回路」にあたる。 また、引用発明の「クロック信号源」は、「A/D変換器」に備えられたものであるかは不明であるが、「クロック信号の信号源」であり、 引用発明の「制御回路4」、「クロック遅延回路6」は、「クロック端子3」を介してクロック信号が供給されているから、該「クロック信号の信号源」に「結合」されているのは自明である。 また、引用発明の「クロック遅延回路6」は、「制御回路4、雑音検出回路5と協働して雑音量が最小となった遅延量を検出し、クロック遅延回路6の遅延量を雑音最小としてA/D変換動作を開始する」のであるが、 ここで、クロック信号の「遅延量」とは、クロック信号が周期信号であるという技術常識を勘案すれば、周期的変化を回転に対応させた場合の回転角、即ち「位相」に対応するから、クロック信号の「位相」に相当し、 「雑音量が最小となった遅延量を検出し、クロック遅延回路6の遅延量を雑音最小としてA/D変換動作を開始する」のであるから、「クロック信号の位相」を「調整」しており、 「A/D変換動作を開始する」にあたって、該「調整」されたクロック信号である「A/D動作クロック8」(ADCクロック信号)が生成されているのも当然のことであり、 結局、協働して動作する「クロック遅延回路6」、「制御回路4」、「雑音検出回路5」は、本願発明の「前記信号源からの前記クロック信号の位相を調整して前記ADCクロック信号を生成する位相制御回路」にあたる。 また、引用発明の「クロック遅延回路6」、「制御回路4」から「A/D動作クロック8」(ADCクロック信号)を「A/D変換回路7」へ接続する回路部分は、「前記ADCクロック信号を接続して前記ADCを動作させる手段」と言うことができる。 そして、引用発明の「A/D変換器」は、「半導体集積回路技術を用いて大規模な制御回路(例えば4ビットや8ビットのマイクロコンピュータ等)と同一基板に集積化」されたものであって、 そもそも「A/D変換回路」自体がアナログ信号から変換されたデジタル信号を出力するためのデジタル回路部分を必然的に有すること、および「マイクロコンピュータ」がデジタル技術に基づく回路装置であることは、いずれも技術常識であるから、本願発明の「デジタル回路装置」に相当する。 したがって、本願発明と引用発明とは、以下の点で一致し、また相違する。 〈一致点〉 「 アナログデジタルコンバータ(ADC)と、クロック信号に応答する処理回路とを備え、前記アナログデジタルコンバータを動作させるADCクロック信号を駆動する装置をさらに備えるデジタル回路装置あって、 前記クロック信号の信号源に結合され、前記信号源からの前記クロック信号の位相を調整して前記ADCクロック信号を生成する位相制御回路と、 前記ADCクロック信号を接続して前記ADCを動作させる手段と、 を備える、前記デジタル回路装置。」 (相違点1) 「クロック信号に応答する処理回路」に関して、本願発明は「複数のクロック信号に応答する処理回路」であるのに対し、引用発明では「複数の」クロック信号に応答するか不明である点。 (相違点2) 「クロック信号の信号源」に関して、本願発明は「クロック信号の信号源」は「デジタル回路装置」に備えられたものであるのに対し、引用発明では「クロック信号源からクロック信号がクロック端子3に供給されて」おり、「A/D変換器」(デジタル回路装置)に備えられたものであるか不明な点。 (相違点3) 相違点1に関連して「位相制御回路」が調整する「クロック信号の位相」に関して、本願発明は「前記複数のクロック信号の少なくとも1つの位相に対して、」であるのに対して、引用発明ではこの点が不明である点。 5.判断 まず、相違点1の「複数のクロック信号に応答する処理回路」について検討する。 すると、「マイクロコンピュータ」のようなある程度大規模な「デジタル回路装置」であれば、複数の機能に対応した複数の機能ブロックを有してなり、その各機能ブロックが必要とする「クロック信号」も、機能ブロックの機能や動作モードに応じて複数種にわたることは周知のことであって、例えば原査定の拒絶の理由に引用された特開平10-49248号公報(【0002】?【0004】参照。以下、「周知例1」という。)、拒絶査定の備考欄で引用された特開平8-292936号公報(【0024】参照。以下、「周知例2」という。)のほか、更に、特開平3-58207号公報(特許請求の範囲、図1参照。以下、「周知例3」という。)、特開平11-41624号公報(【0015】、図1参照。以下、「周知例4」という。)に開示がある。 したがって、引用発明の「処理回路」を「複数の」クロック信号に応答するものとした相違点1は、上記周知技術の適用により、当業者であれば容易になし得ることに過ぎず、格別のことではない。 ついで、相違点2の「クロック信号の信号源」が「デジタル回路装置」に備えられる点について検討する。 すると、このようなクロック信号源を回路装置に備えるということは、これも上記各周知例に記載のある周知技術であって(周知例1【0003】、周知例2【0006】、周知例3特許請求の範囲、周知例4【0015】、図1参照。)、相違点2も、上記周知技術の適用により、当業者であれば容易になし得ることに過ぎず、格別のことではない。 なお、本願明細書および図面の記載をみる限り、本願に於いても「クロック信号の信号源」は、少なくとも信号源の回路ブロックとして明記はされておらず、クロック信号は図示されない外部から供給されている(本願【図1】の「27MHｚクロック」、【図8】の「18MHｚクロック」)から、引用例の「クロック端子3」に供給されるクロック信号と変わりはなく、本相違点2は実質的なものではないということもできる。 最後に、相違点3の「位相制御回路」が「前記複数のクロック信号の少なくとも1つの位相に対して」、クロック信号の位相を調整する点について検討する。 すると、本願発明におけるこのクロック信号の位相調整は、本願明細書【0015】?【0018】の記載を参照すれば、処理回路のクロック信号に基づく動作によって発生する「干渉雑音電力」、「干渉性クロック雑音」(本願【図3】、【図4】の「ノイズ」)を避けるように行われるものであって、 引用発明の「雑音検出回路5」ほかも、引用例の上記ロ.冒頭部分に記載のあるようにデジタル回路としてクロック動作する「制御回路から発生する雑音」を検出して、「雑音量が最小となった遅延量を検出し、クロック遅延回路6の遅延量を雑音最小としてA/D変換動作を開始する」のであるから、「雑音量が最小」でない「遅延量」(位相)に対しては、これを避けるように「遅延量」(位相)の調整が行われるものであり ともに雑音を与えるクロック位相に対して、これを避けるように動作・調整をする点においては変わりがない。 そして、このような雑音源となる可能性のあるクロック信号が処理回路に於いて複数用いられることも、上記相違点1の検討に述べたように周知のことであり、特に例示はしないが「二相クロック」、「多相クロック」などとして同一周波数のクロック信号であっても位相の異なる複数のものが用いられることも同様であって、特に雑音干渉の大きなクロック位相を避けるのは当然のことでもあるから、 結局、「位相制御回路」が「前記複数のクロック信号の少なくとも1つの位相に対して」、クロック信号の位相を調整するとした相違点3も格別のことではない。 以上のように、各相違点は、当業者であれば引用発明及び周知技術に基づき容易になし得ることであって、本願発明が奏する効果も、前記引用例及び周知例から容易に予測出来る範囲内のものである。 6.むすび 以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができないものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2013-07-25 |
| 結審通知日 | 2013-08-07 |
| 審決日 | 2013-08-22 |
| 出願番号 | 特願2011-97513(P2011-97513) |
| 審決分類 |
P
1
8・
121-
Z
(H03M)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 柳下 勝幸 |
| 特許庁審判長 |
石井 研一 |
| 特許庁審判官 |
大澤 孝次 関谷 隆一 |
| 発明の名称 | ADコンバータのクロック位相を調整可能なシステム |
| 代理人 | 吹田 礼子 |
| 代理人 | 石井 たかし |
| 代理人 | 倉持 誠 |
| 代理人 | 木越 力 |