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| 審決分類 |
審判 査定不服 2項進歩性 取り消して特許、登録 H01L |
|---|---|
| 管理番号 | 1284022 |
| 審判番号 | 不服2013-8759 |
| 総通号数 | 171 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2014-03-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2013-05-13 |
| 確定日 | 2014-02-20 |
| 事件の表示 | 特願2009-505832「動的メモリ・セル構造体」拒絶査定不服審判事件〔平成19年11月 1日国際公開,WO2007/122083,平成21年 9月24日国内公表,特表2009-534821,請求項の数(11)〕について,次のとおり審決する。 |
| 結論 | 原査定を取り消す。 本願の発明は,特許すべきものとする。 |
| 理由 |
第1 手続の経緯 本願は,2007年4月3日(パリ条約による優先権主張外国庁受理2006年4月21日,米国)を国際出願日とする出願であって,平成24年10月30日付けで拒絶理由が通知され,平成25年1月21日に手続補正がされ,同年2月15日付けで拒絶査定がされ,これに対し,同年5月13日に審判請求がされるとともに,同日に手続補正がされたものである。 その後,平成25年8月13日付けで審尋がされ,これに対して同年11月18日に回答書が提出された。 第2 平成25年5月13日にされた手続補正(以下「本件補正」という。)について 1 本件補正 本件補正は,特許請求の範囲及び明細書を補正するものであって,本件補正の前後で特許請求の範囲は以下のとおりである。 〈補正前〉 「【請求項1】 動的ランダム・アクセス・メモリ・セルであって, 容量ストレージ・デバイスと, 書き込みアクセス・トランジスタであって,当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され,かつ,第1の高K誘電体及び前記第1の高K誘電体に結合された金属ゲート電極を含む第1のゲート・スタックを有し,前記金属ゲート電極は,1/4ギャップの仕事関数を示し,前記第1の高K誘電体は二酸化シリコンの誘電率より大きい誘電率を有し,前記第1のゲート・スタックは負の電圧を印加するように構成される,前記書き込みアクセス・トランジスタと 読み出しトランジスタであって,当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され,かつ,第2の高K誘電体を含む第2のゲート・スタックを有し,前記第2の高K誘電体は二酸化シリコンの誘電率より大きい誘電率を有する,前記読み出しトランジスタと を備えている,前記動的ランダム・アクセス・メモリ・セル。 【請求項2】 前記容量ストレージ・デバイスは高K誘電体を含む,請求項1に記載の動的ランダム・アクセス・メモリ・セル。 【請求項3】 前記第1の高Kゲート誘電体は,単位面積当たりのゲート容量と関連した等価電気的厚さ(Tｏｘ)を有し, 前記等価電気的厚さ(Tｏｘ)は,ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの等価電気的厚さ(Tｏｘ)を上回らず, 前記単位面積当たりのゲート容量は,ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの単位面積当たりのゲート容量を下回らず, 前記第1の高K誘電体を含む前記ゲート・スタックのチャネル長は,前記ポリシリコン・ゲート電極及び前記二酸化シリコン誘電体を含む前記ゲート・スタックのチャネル長と同じである, 請求項1又は2に記載の動的ランダム・アクセス・メモリ・セル。 【請求項4】 前記第1の高Kゲート誘電体は,単位面積当たりのゲート漏れと関連した物理的誘電体厚さを有し, 前記物理的誘電体厚さは,ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの物理的誘電体厚さを下回らず, 単位面積当たりの前記ゲート漏れは,ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの単位面積当たりのゲート漏れを上回らず, 前記第1の高K誘電体を含む前記ゲート・スタックのチャネル長は,前記ポリシリコン・ゲート電極及び前記二酸化シリコン誘電体を含む前記ゲート・スタックのチャネル長と同じである, 請求項1又は2に記載の動的ランダム・アクセス・メモリ・セル。 【請求項5】 前記金属ゲート電極は,同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて,前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供する,請求項1?4のいずれか一項に記載の動的ランダム・アクセス・メモリ・セル。 【請求項6】 前記金属ゲート電極は,前記書き込みアクセス・トランジスタの閾値以下の漏れを減少させ,かつ,前記動的ランダム・アクセス・メモリ・セルの保持時間を増大させるように選択される,請求項5に記載の動的ランダム・アクセス・メモリ・セル。 【請求項7】 前記金属ゲート電極は,ポリシリコン・ゲート電極及び二酸化シリコン誘電体ゲート・スタックと比較して,前記ゲート・スタックの等価電気的厚さ(Tｏｘ)を減少させるポリシリコン空乏効果を排除するように選択される,請求項5に記載の動的ランダム・アクセス・メモリ・セル。 【請求項8】 前記書き込みアクセス・トランジスタは閾値電圧を有し,前記閾値電圧は,閾値以下のオフ電流,保持時間及び書き込み速度の少なくとも1つに基づいて選択される,請求項6に記載の動的ランダム・アクセス・メモリ・セル。 【請求項9】 前記金属ゲート電極は,4.0?5.2eVまでの間の仕事関数を提供する,請求項6に記載の動的ランダム・アクセス・メモリ・セル。 【請求項10】 前記容量ストレージ・デバイスはゲート型ダイオードである,請求項1?9のいずれか一項に記載の動的ランダム・アクセス・メモリ・セル。 【請求項11】 メモリ・アレイであって, 各々が少なくとも1つのビット線を含む複数のビット線構造体と, 各々が少なくとも1つのワード線を含む複数のワード線構造体であって,前記ワード線構造体は複数の場所で前記ビット線構造体と交差する,複数のワード構造体と, 各々が前記複数のビット線構造体の少なくとも1つ及び前記複数のワード線構造体の少なくとも1つに作動可能に結合された,請求項1?10のいずれか一項に記載の1つ又は複数の動的ランダム・アクセス・メモリ・セルと を備えている,前記メモリ・アレイ。 【請求項12】 メモリと, 入出力装置と, 前記メモリ及び前記入出力装置に結合され,かつ,少なくとも一部が前記メモリに格納される情報を処理するように作動可能な少なくとも1つのプロセッサとを含み, 前記メモリの少なくとも一部は, 複数のビット線構造体と, 複数のワード線構造体と, 各々が前記複数のビット線構造体の1つに作動可能に結合された,請求項1?10までのいずれかに記載されたような1つ又は複数の動的ランダム・アクセス・メモリ・セルと, を備えている,コンピュータ装置。 【請求項13】 動的ランダム・アクセス・メモリ・セルを製造する方法であって, 容量ストレージ・デバイスを形成するステップと, 前記容量ストレージ・デバイスに作動可能に結合された書き込みアクセス・トランジスタのソース及びドレインを形成するステップと, 前記書き込みアクセス・トランジスタのための第1のゲート・スタックを形成するステップであって,当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され,かつ,第1の高K誘電体及び前記第1の高K誘電体に結合された金属ゲート電極を含む前記第1のゲート・スタックを有し,前記金属ゲート電極は,1/4ギャップの仕事関数を示し,前記第1の高K誘電体は二酸化シリコンの誘電率より大きい誘電率を有し,前記第1のゲート・スタックは負の電圧を印加するように構成される,前記第1のゲート・スタックを形成するステップと, 読み出しトランジスタを形成するステップであって,当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され,かつ,第2の高K誘電体を含む第2のゲート・スタックを有し,前記第2の高K誘電体は二酸化シリコンの誘電率より大きい誘電率を有する,前記読み出しトランジスタを形成するステップと を含む,前記方法。」 〈補正後〉 「【請求項1】 動的ランダム・アクセス・メモリ・セルであって, 容量ストレージ・デバイスと, 書き込みアクセス・トランジスタであって,当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され,かつ,第1の高K誘電体及び前記第1の高K誘電体に結合された金属ゲート電極を含む第1のゲート・スタックを有し,前記金属ゲート電極は,同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて,前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供し,前記金属ゲート電極は,1/4ギャップの仕事関数を示し,前記第1の高K誘電体は二酸化シリコンの誘電率より大きい誘電率を有し,前記第1のゲート・スタックは負の電圧を印加するように構成される,前記書き込みアクセス・トランジスタと 読み出しトランジスタであって,当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され,かつ,第2の高K誘電体を含む第2のゲート・スタックを有し,前記第2の高K誘電体は二酸化シリコンの誘電率より大きい誘電率を有し,前記読み出しトランジスタは前記閾値電圧よりも低い閾値電圧を有する,前記読み出しトランジスタと を備えている,前記動的ランダム・アクセス・メモリ・セル。 【請求項2】 前記容量ストレージ・デバイスは高K誘電体を含む,請求項1に記載の動的ランダム・アクセス・メモリ・セル。 【請求項3】 前記第1の高Kゲート誘電体は,単位面積当たりのゲート容量と関連した等価電気的厚さ(Tｏｘ)を有し, 前記等価電気的厚さ(Tｏｘ)は,ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの等価電気的厚さ(Tｏｘ)を上回らず, 前記単位面積当たりのゲート容量は,ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの単位面積当たりのゲート容量を下回らず, 前記第1の高K誘電体を含む前記ゲート・スタックのチャネル長は,前記ポリシリコン・ゲート電極及び前記二酸化シリコン誘電体を含む前記ゲート・スタックのチャネル長と同じである, 請求項1又は2に記載の動的ランダム・アクセス・メモリ・セル。 【請求項4】 前記第1の高Kゲート誘電体は,単位面積当たりのゲート漏れと関連した物理的誘電体厚さを有し, 前記物理的誘電体厚さは,ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの物理的誘電体厚さを下回らず, 単位面積当たりの前記ゲート漏れは,ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの単位面積当たりのゲート漏れを上回らず, 前記第1の高K誘電体を含む前記ゲート・スタックのチャネル長は,前記ポリシリコン・ゲート電極及び前記二酸化シリコン誘電体を含む前記ゲート・スタックのチャネル長と同じである, 請求項1又は2に記載の動的ランダム・アクセス・メモリ・セル。 【請求項5】 前記金属ゲート電極は,前記書き込みアクセス・トランジスタの閾値以下の漏れを減少させ,かつ,前記動的ランダム・アクセス・メモリ・セルの保持時間を増大させるように選択される,請求項1に記載の動的ランダム・アクセス・メモリ・セル。 【請求項6】 前記金属ゲート電極は,ポリシリコン・ゲート電極及び二酸化シリコン誘電体ゲート・スタックと比較して,前記ゲート・スタックの等価電気的厚さ(Tｏｘ)を減少させるポリシリコン空乏効果を排除するように選択される,請求項1に記載の動的ランダム・アクセス・メモリ・セル。 【請求項7】 前記書き込みアクセス・トランジスタは閾値電圧を有し,前記閾値電圧は,閾値以下のオフ電流,保持時間及び書き込み速度の少なくとも1つに基づいて選択される,請求項5に記載の動的ランダム・アクセス・メモリ・セル。 【請求項8】 前記金属ゲート電極は,4.0?5.2eVまでの間の仕事関数を提供する,請求項5に記載の動的ランダム・アクセス・メモリ・セル。 【請求項9】 前記容量ストレージ・デバイスはゲート型ダイオードである,請求項1?8のいずれか一項に記載の動的ランダム・アクセス・メモリ・セル。 【請求項10】 メモリ・アレイであって, 各々が少なくとも1つのビット線を含む複数のビット線構造体と, 各々が少なくとも1つのワード線を含む複数のワード線構造体であって,前記ワード線構造体は複数の場所で前記ビット線構造体と交差する,複数のワード構造体と, 各々が前記複数のビット線構造体の少なくとも1つ及び前記複数のワード線構造体の少なくとも1つに作動可能に結合された,請求項1?9のいずれか一項に記載の1つ又は複数の動的ランダム・アクセス・メモリ・セルと を備えている,前記メモリ・アレイ。 【請求項11】 メモリと, 入出力装置と, 前記メモリ及び前記入出力装置に結合され,かつ,少なくとも一部が前記メモリに格納される情報を処理するように作動可能な少なくとも1つのプロセッサとを含み, 前記メモリの少なくとも一部は, 複数のビット線構造体と, 複数のワード線構造体と, 各々が前記複数のビット線構造体の1つに作動可能に結合された,請求項1?9までのいずれかに記載されたような1つ又は複数の動的ランダム・アクセス・メモリ・セルと, を備えている,コンピュータ装置。」 2 補正事項の整理 本件補正を整理すると以下のとおりとなる。 〈補正事項1〉 補正前の請求項1の「書き込みアクセス・トランジスタであって,当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され,かつ,第1の高K誘電体及び前記第1の高K誘電体に結合された金属ゲート電極を含む第1のゲート・スタックを有し,前記金属ゲート電極は,1/4ギャップの仕事関数を示し,」を,補正後の請求項1の「書き込みアクセス・トランジスタであって,当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され,かつ,第1の高K誘電体及び前記第1の高K誘電体に結合された金属ゲート電極を含む第1のゲート・スタックを有し,前記金属ゲート電極は,同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて,前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供し,前記金属ゲート電極は,1/4ギャップの仕事関数を示し,」と補正すること。 〈補正事項2〉 補正前の請求項1の「読み出しトランジスタであって,当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され,かつ,第2の高K誘電体を含む第2のゲート・スタックを有し,前記第2の高K誘電体は二酸化シリコンの誘電率より大きい誘電率を有する,前記読み出しトランジスタと」を,補正後の請求項1の「読み出しトランジスタであって,当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され,かつ,第2の高K誘電体を含む第2のゲート・スタックを有し,前記第2の高K誘電体は二酸化シリコンの誘電率より大きい誘電率を有し,前記読み出しトランジスタは前記閾値電圧よりも低い閾値電圧を有する,前記読み出しトランジスタと」と補正すること。 〈補正事項3〉 補正前の請求項5及び13を削除するとともに,補正前の請求項6?12について,請求項番号を繰り上げて,補正後の請求項5?11とすること。 3 補正の目的の適否及び新規事項の追加の有無についての検討 〈補正事項1について〉 補正事項1は,補正前の請求項1?4を削除するとともに,補正前の請求項1?4を引用する補正前の請求項5について,当該引用する補正前の請求項1?4ごとに個別の請求項に書き替えて,補正後の請求項1?4とするものであるから,特許法第17条の2第5項第1号に掲げる請求項の削除を目的とするものである。また,当該補正が,特許法第17条の2第3項に規定する要件を満たすことは明らかである。 〈補正事項2について〉 補正事項2は,補正前の請求項1を引用する補正前の請求項5について,補正前の請求項1に記載された「読み出しトランジスタ」について,補正後の請求項1の「読み出しトランジスタは前記閾値電圧よりも低い閾値電圧を有する」とするものであるところ,当該記載における「前記閾値電圧」とは,補正後の請求項1における「前記金属ゲート電極は,同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて,前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供し」における「閾値電圧」,すなわち「書き込みアクセス・トランジスタ」の「閾値電圧」を指すことは明らかである。ここで,補正前の請求項1を引用する補正前の請求項5には,「前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供する」と記載されていることから,「書き込みアクセス・トランジスタ」が「閾値電圧」を有することは明らかであり,また,補正前の請求項1における「読み出しトランジスタ」が閾値電圧を有することも明らかである。そうすると,補正前の請求項1を引用する補正前の請求項5に記載された発明において,「書き込みアクセス・トランジスタ」の「閾値電圧」と,「読み出しトランジスタ」の閾値電圧との大小関係は内在していたものといえるものであるから,補正事項2によって,補正後の請求項1の「読み出しトランジスタは前記閾値電圧よりも低い閾値電圧を有する」とすることは,発明特定事項である「読み出しトランジスタ」の閾値電圧について,前記大小関係により特定して,技術的に限定するものであるから,特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものといえる。また,「読み出しトランジスタは」「書き込みアクセス・トランジスタ」の「閾値電圧よりも低い閾値電圧を有する」ことは,本願の願書に最初に添付した明細書,特許請求の範囲又は図面(以下「当初明細書等」という。)の段落【0026】に示されているから,補正事項2は,特許法第17条の2第3項に規定する要件を満たすものである。 〈補正事項3について〉 補正事項3は,補正前の請求項5及び13を削除し,これに伴い,補正前の請求項5に続く補正前の請求項6?12について,請求項番号を繰り上げるものであるから,特許法第17条の2第5項第1号に掲げる請求項の削除を目的とするものである。また,当該補正が,特許法第17条の2第3項に規定する要件を満たすことは明らかである。 上記のとおり,本件補正は,特許請求の範囲の減縮を目的とするものを含むから,以下,本件補正後の特許請求の範囲に記載された発明が,特許出願の際独立して特許を受けることができるものか(特許法第17条の2第6項において準用する同法第126条第7項の規定を満たすか)どうかを検討する。 4 独立特許要件についての検討 (1)本件補正後の請求項1に係る発明 本件補正後の請求項1に係る発明は,本件補正後の特許請求の範囲の請求項1に記載された事項により特定されるとおりものである。(再掲。以下「本願補正発明」という。) 「【請求項1】 動的ランダム・アクセス・メモリ・セルであって, 容量ストレージ・デバイスと, 書き込みアクセス・トランジスタであって,当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され,かつ,第1の高K誘電体及び前記第1の高K誘電体に結合された金属ゲート電極を含む第1のゲート・スタックを有し,前記金属ゲート電極は,同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて,前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供し,前記金属ゲート電極は,1/4ギャップの仕事関数を示し,前記第1の高K誘電体は二酸化シリコンの誘電率より大きい誘電率を有し,前記第1のゲート・スタックは負の電圧を印加するように構成される,前記書き込みアクセス・トランジスタと 読み出しトランジスタであって,当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され,かつ,第2の高K誘電体を含む第2のゲート・スタックを有し,前記第2の高K誘電体は二酸化シリコンの誘電率より大きい誘電率を有し,前記読み出しトランジスタは前記閾値電圧よりも低い閾値電圧を有する,前記読み出しトランジスタと を備えている,前記動的ランダム・アクセス・メモリ・セル。」 (2)刊行物に記載された発明 引用例: 特開2006-12878号公報 原査定の拒絶の理由に引用され,本願の出願日前に日本国内において頒布された特開2006-12878号公報(以下,「引用例」という。)には,図1?10とともに以下の記載がある。 ・「【0001】 本発明は,半導体記憶装置に係り,特にロジックトランジスタとのプロセス整合性,低コストを両立できる半導体メモリを有する半導体装置に関する。 【0002】 ・・・(中略)・・・ 【0003】 SRAMよりも高集積なメモリとして,DRAMが知られている。しかしながら,DRAMはキャパシタに電荷を蓄積する動作原理を採り,微細なセル面積でキャパシタ容量を一定量以上確保するため,Ta_(2)O_(5)(5酸化タンタル)のような高誘電率材料や立体構造の導入が不可欠であり,ロジックトランジスタとのプロセス整合性が悪い。特別なキャパシタ構造を用いることなく動作可能なDRAMとして,ゲインセルと呼ばれる記憶素子構造が提案されている。これは書き込み用のトランジスタを介して記憶ノードに電荷を注入し,蓄積された電荷により他に設けた読出し用のトランジスタのしきい電圧が変化することを利用して記憶を行うものである。説明のためゲインセル構成のメモリセルの等価回路を二つ,図1A,図1Bに挙げる。図1Aは2トランジスタ構成,図1Bは3トランジスタ構成である。以下では図1に示す対応関係で読出しトランジスタ,書込みトランジスタ,選択トランジスタという言葉を用いることとする。 ・・・(後略)・・・ 【0004】 ・・・(中略)・・・ 【発明の開示】 【発明が解決しようとする課題】 【0006】 上記のように,従来からオンチップメモリとして用いられてきたSRAMに代わるメモリとして,ゲインセルを用いたDRAMが有力である。 ・・・(中略)・・・ この構成は,前記のように一般に,特別なキャパシタ構造が不要であるためロジックトランジスタとのプロセス整合性に優れるのであるが,発明者らはこの構成をロジック混載メモリに応用するために独自に詳細に検討し,以下のような課題を見出した。読み出しに用いるトランジスタのゲート絶縁膜を3nm程度以下に薄くするとゲート絶縁膜のトンネル電流によって蓄積電荷が失われるため,ゲート絶縁膜は3nm以上にする必要がある。」 ・「【0012】 以下,本発明の実施の形態を図面に基づいて詳細に説明する。なお,実施の形態を説明するための全図において,同一の部材には原則として同一の符号を付し,その繰り返しの説明は省略する。また,以下ではメモリあるいはメモリセルという言葉を本発明のメモリの意味に用いる。この他にSRAMやフラッシュメモリ,EEPROM等が同一チップ上にあることが多いが以下では本発明のゲインセルメモリの意味でのみメモリという言葉を用いるものとする。さらに,特に違いを異なる実施例間で機能が対応するものについては,形状,不純物濃度や結晶性等で違いがあっても同じ番号をつけることとする。 【実施例1】 【0013】 まず,以下に本発明のメモリセルの構造を説明する。 (構造説明) 図3は,本実施の形態による半導体チップのロジックトランジスタ断面,メモリセル断面,高耐圧トランジスタ断面を並べて示したものである。メモリセルは図1Bにあたる3トランジスタのゲインセル構成である。図5メモリセルの平面構造を示す図である。図3のメモリセル部分の断面は図5のB-B線に沿った断面に対応する。また,図5のA-A面に沿った断面構造を図4に示す。また,図6は製造工程を説明するための断面図であり,図7はメモリセルのアレイ構成を説明する等価回路図である。図7では破線で囲んだ部分が単位メモリセルに対応する。断面図,平面図では説明のためにコンタクトパターンや配線を省略して示している。以下では図1に示した構成のうち,図1Bの3トランジスタ構成のメモリセルを用いて説明を行うが,図1Aの2トランジスタ構成のメモリセルを用いてもよい。3トランジスタ構成では選択トランジスタが存在するため,読出し十分な読出しマージンが確保できるという特徴がある。一方2トランジスタ構成ではセル面積が小さく,低面積,すなわち低コストのLSIが実現できるという特徴がある。 【0014】 ｐ型の単結晶シリコンからなる半導体基板(以下,単に基板という)(1)にはp型ウエル(3),n型ウエル(図示せず)が形成されている。素子分離領域(2)は基板に掘った溝をSiO_(2)膜で埋め込んだものである。尚,ここでp型ウエル(3)は,ｐ型基板(1)と直結されていることとしたが,ｐ型基板(1)内にn型領域を設け,その中にp型領域を形成する,いわゆる3重ウエル構造をとってもよい。3重ウエル構造を採ると互いにn型領域で分離されたp型ウエル同士を異なる電圧に設定することが可能であり,基板にバイアスを加えることができる。また,ゲート絶縁膜厚は窒化処理したSiO_(2)膜よりなり,厚さは2nmと7nmの2水準設けられている。ロジックトランジスタのゲート絶縁膜(11)は2nm,メモリセルのゲート絶縁膜(14)と高耐圧トランジスタのゲート絶縁膜(17)は7nmの厚さである。各々のトランジスタのゲート電極(10)(13)(22)(16)は表面をコバルトシリサイド(12)によって低抵抗化された多結晶シリコンよりなる。ここで,ロジックトランジスタのゲート長は70nm,メモリセルの読出しトランジスタのゲート長180nmは,選択トランジスタのゲート長は120nm,高耐圧トランジスタのゲート長は400nmである。ここで読出しトランジスタのゲート長は選択トランジスタのゲート長よりも長いが,これは読出しトランジスタではゲート容量が電荷蓄積部となるため,一定の容量を確保したいためである。一方,選択トランジスタはこのような制約はなく,短チャネル効果が問題にならない範囲内において極力短いゲート長を用いて高性能なトランジスタとするのが望ましい。また,読出しトランジスタと選択トランジスタのゲート電極下(31)(32)は不純物濃度が異なり,読出しトランジスタと選択トランジスタで異なる閾値を有している。これによる効果は後述する。尚,選択トランジスタはロジックトランジスタと比較してゲート絶縁膜が厚いため短チャネル効果抑制のため,基本的にロジックトランジスタよりも長いゲート長を用いる。各々のトランジスタのゲート電極はSiO_(2)とSiNよりなるサイドウオール構造(15)を有する。サイドウオール構造の下には,浅いn-領域,いわゆるエクステンション領域(5)(7)(9)が設けられている。 尚,サイドウオール下の拡散層の呼称として,エクステンションではなくLDDと呼ぶ場合があり,特に高耐圧MOSの場合はLDDと呼ぶことが多いが,本明細書では区別なくエクステンションと記述することとする。」 ・「【0016】 ・・・(中略)・・・ 次に書込みトランジスタについて説明する。書込みトランジスタのソース(13),ドレイン(19)領域は各々電荷蓄積ノード,書込みビット線の役割を果たしており,ソース(13)領域の多結晶シリコンはそのまま読出しトランジスタのゲート電極になっている。ここで書込みトランジスタはパストランジスタの役割を果たしており,バイアス関係によってはソース,ドレインの役割が反対となるが,ここでは簡単のため,固定した名称で呼ぶこととする。ソース(13),ドレイン(19)領域は,厚さ150nmのn型多結晶シリコンよりなり,厚さ2.5nmのノンドープの極薄多結晶シリコン膜で接続されている。また,この極薄多結晶シリコン膜は厚さ15nmのSiO_(2)膜(20)を介して,n型の多結晶シリコン膜からなるゲート電極(18)によって電位の制御が可能である。このゲート電極(18)は書込みワード線に接続されている。ソース(13),ドレイン(19),ゲート電極(20)は表面をコバルトシリサイドによってシリサイド化されており,また,サイドウオール構造を有している。このFET構造の書込みトランジスタはリーク電流が非常に少ないことが特徴である。発明者らは独自の検討により,膜厚が5nm以下で顕著なリーク低減効果があることを見出した。これは,通常のトランジスタのPN接合の面積と比較して膜の断面積が極めて小さいことに加え,膜厚方向の量子力学的な閉じ込め効果によって実効的にバンドギャップが広がっていること効果によるものであると考えている。 (動作説明) 本実施の形態によるメモリの動作について説明する。 まず,書込み動作を説明する。書込みビット線電位を書込みたい情報に従ってHigh(例えば1V),あるいはLow(例えば0V)に設定した後,書込みワード線電圧を保持電位(例えば-0.5V)より書込み電位(例えば2V)に上げる。これによって書込みトランジスタがオンとなり,書込みビット線に設定した電位が記憶ノード(13)に書き込まれる。この後書込みワード線電圧を再び保持電位に戻すことで書込みは終了である。書き込み中は,読出しトランジスタの拡散層(6)電位は固定しておくのが望ましい。ここでは0Vとした。また,選択トランジスタのゲート電極である読出しワード線(22)は低電位(例えば0V)とし,トランジスタをオフとしておくことで,書込み動作時に読出しビット線の電位変動の影響を受けにくくなる。」 ・「【0019】 本実施例ではn型の書込みトランジスタとn型の読出し,選択トランジスタの組み合わせを用いたがこれは異なる極性の組み合わせやp型どうしの組み合せでもよい。これらの場合でも上記のように読出しトランジスタと選択トランジスタの拡散層にロジックトランジスタと同じエクステンション,拡散層を用いるのは同様である。書込みトランジスタは絶縁膜上に形成されるためにウエルを形成する必要がなく,従って特に面積の増大なしで異なる極性を用いることが可能である。書込みトランジスタと読出し,選択トランジスタで異なる極性用いる選択は,書込みトランジスタのゲート電極と読出しトランジスタのゲート電極の容量カップリングが無視できない場合に有効である。例えば,n型の書込み,読出しトランジスタであった場合,書込み動作終了時に書込みトランジスタのゲート電極電位が高い電位より保持電位に下がる。このときに容量カップリングによって電荷蓄積ノードの電位も下がるため,読出しトランジスタが高抵抗化する恐れがある。本実施例においては読出しトランジスタの閾値を選択トランジスタよりも低く設定することによって容量カップリングがあっても十分な読み出し電流が確保できるようにした。選択トランジスタに関しては上記の容量カップリングは関係なく,むしろ非選択メモリセルのオフリーク電流抑制の観点から閾値はあまり下げない方がよい。従って読出しトランジスタの閾値は選択トランジスタの閾値よりも低いほうがよいことになる。一方,書込みトランジスタと読出しトランジスタの極性が逆であれば,このような容量カップリングは読み出し電流を増やす方向に働くという特徴がある。従って,例えば書込みトランジスタにn型,読出し,選択トランジスタにp型のトランジスタを用いた場合,n型のみで構成した場合と異なり,読出しトランジスタの閾値を選択トランジスタに対してよりオンしやすい(p型の場合,符号付の電圧でより高い)値とする必要はなく,同じ閾値あるいは読出しトランジスタの方がよりオンしにくい(p型の場合,符号付の電圧でより低い)値とするのがよい。この結果保持している情報による読出しトランジスタの抵抗比が大きくなり,読み出しマージンを大きく取ることが可能となる。この場合,電荷蓄積ノードは書込みトランジスタ付近ではn型,読出しトランジスタ付近ではp型となり,pn接合が出来ているが,表面のシリサイドによって互いに電気的に接続されている。また,読出しトランジスタと選択トランジスタは同じ極性を用いるのがよい。p型の書込みトランジスタはオン電流が小さいもののオフ電流も小さいために保持特性がよい。また,p型の読出しトランジスタを用いるとn型の読出しトランジスタと比較して同じゲート絶縁膜厚でもゲート絶縁膜リークが小さいという特徴がある。さらに,本実施例ではp型基板を仮定したが,SOI(Silicon on Insulator)基板を用いてもよい。SOI基板を用いるとロジックトランジスタの特性が向上し,より高速,低電力のLSIが実現できる。また,本実施例ではゲート電極に表面をシリサイド化した多結晶シリコン,ゲート絶縁膜にSiO_(2)膜を用いたが,金属のゲート電極やハフニウムオキサイド,アルミナなどの高誘電体膜をゲート絶縁膜に用いた場合でもここで述べた拡散層構造とゲート絶縁膜の組み合せは有効である。その場合ゲート絶縁膜厚の大小関係は,物理膜厚でなく電気的にSiO_(2)膜厚に換算した膜厚に読み替えて解釈すればよい。例えば,高誘電体膜とSiO_(2)膜のゲート絶縁膜が混在していた場合,高誘電体膜誘電率を使って同等の静電容量を与えるSiO_(2)の膜厚に換算し,それがSiO_(2)膜よりも薄い場合,高誘電体膜を薄膜のゲート絶縁膜として解釈すれば本実施例で述べた関係はそのまま有効である。上記に述べたことは他の実施例でも同様にあてはまる。 【実施例2】 【0020】 図8,9は本発明の第二の実施形態を示す。図8は,本実施の形態による半導体チップのロジックトランジスタ断面,メモリセル断面,高耐圧トランジスタ断面を並べて示したものである。図9はメモリセルの上面図であり,C-C断面が図9のメモリ部分に対応する。本実施例の等価回路は実施例1と同様であり,動作も同様であるため,違いについてのみ説明する。まず,書込みトランジスタに立体構造を用いている点に違いがある。立体構造を用いることで書込みトランジスタは読出しトランジスタの直上に形成され,メモリセルの面積が非常に小さいという特徴がある。この立体構造の書込みトランジスタは書込みビット線用の多結晶シリコン,その下のSiO_(2)膜を貫通し,読出しトランジスタのゲート電極である電荷蓄積ノード(13)に到達する孔の側面に形成された厚さ3nmのノンドープの極薄アモルファスシリコンをチャネル膜(21)とする。さらにその内側に形成されたSiO_(2)膜をゲート絶縁膜とし,その内側の孔を埋め込むように形成された多結晶シリコンがゲート電極(18)である。本構造はセル面積が小さくできるだけでなく,書込みトランジスタのゲート電極(18)と電荷蓄積ノード(13)間の寄生容量が小さく,従って読出しの動作マージンが大きいという特徴がある。また,この書込みトランジスタのチャネルに極薄のアモルファスシリコンを用いるという点でも実施例1と異なる。本構造は書込みトランジスタを基板表面に形成したトランジスタの上に形成するという構造上,ロジックトランジスタ形成後に書込みトランジスタを形成する作製プロセスが自然である。発明が解決しようとする課題にて述べたように,厚さ5nm以下の極薄のアモルファスシリコン膜は結晶化温度が上昇することを独自の検討で見出している。従って結晶化を行うためには800℃以上の温度で数分以上のアニールが必要になるが,このような温度はコバルトシリサイドの凝集,エクステンションの広がりを引き起こす。発明者らは結晶化を行わない構造を採用することを検討した。この結果,同じチャネル膜厚の場合アモルファスを用いると多結晶を用いた場合よりもオン電流が減少するが,同時にオフ電流も減少することがわかった。従って多結晶よりも厚い膜厚を用いることとすれば十分な特性を得られる。このために本実施例の構造ではアモルファスを採用し,先に形成したトランジスタに対する熱負荷を軽減することができた。さらに,本実施例ではメモリセルの面積を小さくするために読出しトランジスタのゲート電極と選択トランジスタのゲート電極の間を狭く形成した。ここでは間隔を150nmとした。この間隔は本実施例で用いたサイドウオール幅90nmの二倍よりも小さいため,読出しトランジスタと選択トランジスタの両トランジスタのサイドウオールが繋がる形(25)となる。従って両トランジスタはn+領域の拡散層ではなく,浅く形成されたエクステンション同士(24)で繋がることになる。本発明ではこれらトランジスタ間にコンタクトを形成する必要がなく,浅いエクステンションで繋がっていることで電気的に問題を起こすことなく小さいメモリセルが実現できるという特徴がある。この繋がったサイドウオールの他の特徴は製造工程と併せて説明する。」 ・「【0022】 図10は本発明の第三の実施形態を示す。本実施例はトランジスタのシリサイド化材料,及び書込みトランジスタの構成材料においてのみ実施例2と異なる。以下では実施例2との違いについて説明する。まず,本実施例ではシリサイド化材料にNi(ニッケル)を用いる。従って特別な場所を除きゲート表面(12),及び拡散層表面にはニッケルシリサイドが存在する。ニッケルシリサイドはコバルトシリサイドと比較して低抵抗であること,微細なゲート電極パターンに対しても一様なシリサイドパターンが作製できるという特徴がある。一方で耐熱性が低く,600℃程度のアニールで変質による高抵抗化が起こってしまうことが知られている。このため,ニッケルシリサイドを用いてトランジスタを加工した後に実施例2のような書込みトランジスタ構造を形成しようとした場合,CVDによる多結晶シリコン膜の堆積が問題となる。そこで本発明では書込みトランジスタの書込みトランジスタの上部取り出し領域(30)をW(タングステン)で形成した。また,書込みトランジスタのゲート電極をTiN(チタンナイトライド)(29)とW(タングステン)(28)の積層構造とした。また,読出しトランジスタのゲート電極(13)表面はシリサイド化したものを用い,内側側面にチャネルを形成用する孔パターンの孔底はシリサイド化した表面を貫通して多結晶シリコンまで到達するように設けた。ゲート電極を積層構造としたのはTiNをチャネルシリコンと対向する側に用いることによって書込みトランジスタの閾値を調整するためである。発明者らの検討によれば,実施例1,2のようにn型の多結晶シリコンでゲート電極を形成した場合,0V保持を行うには閾値が低い。このため保持の書込みワード線電圧には負電圧を用いると保持特性がよい。しかしながら,待機時にも負電圧を発生し続ける必要があるため,電源部分での電力消費がある。また,P型の多結晶シリコンでゲート電極を形成した場合はやや閾値が高くなり,保持の書込みワード線電圧には正電圧を用いると保持特性がよいことがわかった。中間の仕事関数を持つTiNを用いてゲート電極を形成するとほぼ0Vの保持電圧でよい保持特性が得られることがわかった。従って,待機時の消費電力をより小さくすることが可能である。この関係はノンドープの極薄シリコン膜をチャネルに持つトランジスタ一般に成り立つものであり,このトランジスタのソース,ドレイン,ゲートの形状によらず成り立つものである。Wのドレイン領域を用いたことにより,半導体との接続部分がショットキーバリアとなり,これがPN接合がなくともリーク電流を抑える役割を果たす。これは他の金属でも構わない。また,書込みトランジスタ下部においては,チャネル膜はニッケルシリサイドと直接接しているが,ニッケルシリサイドを貫通して孔を設けることによってチャネル膜がn+領域と接しているため,後の熱処理によってチャネル膜内にn型不純物が拡散し,ニッケルシリサイドと接した面よりも上の位置に接合ができるため,特に影響は受けない。これはコバルトシリサイドを用いた場合も同様である。以上のような構成をとることにより,低温で書込みトランジスタが形成できる。」 ここにおいて,上記段落【0013】?【0014】の記載とともに図3を参照すると,読出しトランジスタ及び選択トランジスタは,いずれもｐ型の単結晶シリコンからなる半導体基板(以下,単に基板という)(1)上のp型ウエル(3)に形成されており,さらに,段落【0020】における「本実施例の等価回路は実施例1と同様であり,動作も同様であるため,違いについてのみ説明する」,及び【0022】における「本実施例はトランジスタのシリサイド化材料,及び書込みトランジスタの構成材料においてのみ実施例2と異なる」との各記載から,段落【0020】?【0021】に記載された「第二の実施形態」及び段落【0022】に記載された「第三の実施形態」においても,読出しトランジスタ及び選択トランジスタは,同じ構成を有するものと解される。 また,段落【0019】末尾の記載から,前記「第二の実施形態」及び前記「第三の実施形態」においても,高誘電体膜をゲート絶縁膜に用いうることは明らかである。 以上を総合し,段落【0022】に記載された「第三の実施形態」において,段落【0019】に記載された前記高誘電体膜をゲート絶縁膜に用いたものを想定すると,引用例には以下の発明(以下「引用発明」という。)が記載されているものと認められる。 「DRAMのメモリセルであって, 読出しトランジスタ,書込みトランジスタ及び選択トランジスタの3トランジスタのゲインセル構成でなり, 書き込みトランジスタを介して記憶ノードに電荷を注入し,蓄積された電荷により読出しトランジスタのしきい電圧が変化することを利用して記憶を行うものであり, 書込み動作は,書込みビット線電位を書込みたい情報に従ってHigh(例えば1V),あるいはLow(例えば0V)に設定した後,書込みワード線電圧を保持電位より書込み電位(例えば2V)に上げ,これによって書込みトランジスタがオンとなり,書込みビット線に設定した電位が記憶ノード(13)に書き込まれ,この後書込みワード線電圧を再び保持電位に戻すことからなり, 読出しトランジスタ及び選択トランジスタは,ｐ型の単結晶シリコンからなる半導体基板(1)上のp型ウエル(3)に形成され,読出しトランジスタ及び選択トランジスタのゲート電極(10)(13)(22)(16)は,表面をコバルトシリサイド(12)によって低抵抗化された多結晶シリコンよりなり,さらに,読出しトランジスタと選択トランジスタのゲート電極下(31)(32)は不純物濃度が異なり,読出しトランジスタと選択トランジスタで異なる閾値を有しているものであり, 書込みトランジスタは立体構造を用いて,読出しトランジスタの直上に形成されたものであって,当該立体構造の書込みトランジスタは書込みビット線用の多結晶シリコン,その下のSiO_(2)膜を貫通し,読出しトランジスタのゲート電極である電荷蓄積ノード(13)に到達する孔の側面に形成された厚さ3nmのノンドープの極薄アモルファスシリコンをチャネル膜(21)とし,さらにその内側に形成された高誘電体膜をゲート絶縁膜とし,その内側の孔を埋め込むように形成されたTiN(チタンナイトライド)(29)とW(タングステン)(28)の積層構造であってTiNをチャネルシリコンと対向する側としたものをゲート電極(18)として,中間の仕事関数を持つTiNを用いてゲート電極を形成することにより0Vの前記保持電圧でよい保持特性が得られて,待機時の消費電力をより小さくすることを可能とした, DRAMのメモリセル。」 (3) 対比 引用発明と本願補正発明とを対比する。 ・引用発明の「DRAMのメモリセル」は,本願補正発明の「動的ランダム・アクセス・メモリ・セル」に相当する。 ・引用発明の「記憶ノード」は,本願補正発明の「容量ストレージ・デバイス」に相当する。 ・引用発明の「書込みトランジスタ」は,本願補正発明の「書き込みアクセス・トランジスタ」に相当する。 ・引用発明の「読出しトランジスタ」は,本願補正発明の「読み出しトランジスタ」に相当する。 ・引用発明において「書き込みトランジスタを介して記憶ノードに電荷を注入」することは,本願補正発明の「書き込みアクセス・トランジスタであって,当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され」ていることに相当する。 ・引用発明の「書込みトランジスタ」が「高誘電体膜をゲート絶縁膜とし,その内側の孔を埋め込むように形成されたTiN(チタンナイトライド)(29)とW(タングステン)(28)の積層構造であってTiNをチャネルシリコンと対向する側としたものをゲート電極(18)として」いる構成において,「高誘電体膜」は本願補正発明の「高K誘電体」に相当し,またTiNは,金属であるTiを含むから,引用発明の前記構成と,本願補正発明の「第1の高K誘電体及び前記第1の高K誘電体に結合された金属ゲート電極を含む第1のゲート・スタックを有」することとは,「第1の高K誘電体及び前記第1の高K誘電体に結合された,金属を含むゲート電極を含む第1のゲート・スタックを有」する点で一致する。 ・引用発明においては,「中間の仕事関数を持つTiNを用いてゲート電極を形成することにより0Vの前記保持電圧でよい保持特性」を得るものであり,これにより,引用例の段落【0022】に記載されているように「実施例1,2のようにn型の多結晶シリコンでゲート電極を形成した場合,0V保持を行うには閾値が低い」ところ,閾値を上昇させて「ほぼ0Vの保持電圧でよい保持特性が得られる」ものとしたのであるから,引用発明の前記構成と,本願補正発明の「前記金属ゲート電極は,同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて,前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供」するものとは,「前記金属を含むゲート電極は,同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて,前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供」する点で一致する。 ・引用発明の「ゲート絶縁膜」である「高誘電体膜」がSiO_(2)すなわち二酸化シリコンよりも誘電率が大きいことは明らかであるから,本願補正発明の「前記第1の高K誘電体は二酸化シリコンの誘電率より大きい誘電率を有し」ていることに相当する。 ・引用発明においては「蓄積された電荷により読出し用のトランジスタのしきい電圧が変化することを利用」するから,当該「読出し用のトランジスタ」は,本願補正発明の「読み出しトランジスタであって,当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され」たものに相当する。 ・引用発明の「読出しトランジスタは,高誘電体膜をゲート絶縁膜とし」ていることは,本願補正発明の「読み出しトランジスタであって」「第2の高K誘電体を含む第2のゲート・スタックを有し,前記第2の高K誘電体は二酸化シリコンの誘電率より大きい誘電率を有」することに相当する。 よって,引用発明と本願補正発明とは以下の点において一致する。 「 動的ランダム・アクセス・メモリ・セルであって, 容量ストレージ・デバイスと, 書き込みアクセス・トランジスタであって,当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され,かつ,第1の高K誘電体及び前記第1の高K誘電体に結合された,金属を含むゲート電極を含む第1のゲート・スタックを有し,前記金属を含むゲート電極は,同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて,前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供し,前記第1の高K誘電体は二酸化シリコンの誘電率より大きい誘電率を有し,前記第1のゲート・スタックは負の電圧を印加するように構成される,前記書き込みアクセス・トランジスタと 読み出しトランジスタであって,当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され,かつ,第2の高K誘電体を含む第2のゲート・スタックを有し,前記第2の高K誘電体は二酸化シリコンの誘電率より大きい誘電率を有する,前記読み出しトランジスタと を備えている,前記動的ランダム・アクセス・メモリ・セル。」 一方,両者は以下の各点で相違する。 《相違点1》 本願補正発明においては,「書き込みアクセス・トランジスタ」は「金属ゲート電極を含」み,当該「金属ゲート電極は,1/4ギャップの仕事関数を示」すものであるのに対して,引用発明は「金属を含むゲート電極」を備えるものの「金属ゲート電極」ではなく,また「金属を含むゲート電極」が「1/4ギャップの仕事関数を示」すものでもない点。 《相違点2》 本願補正発明においては,「書き込みアクセス・トランジスタ」に係る「前記第1のゲート・スタックは負の電圧を印加するように構成される」構成を備えるのに対して,引用発明においては,「0Vの前記保持電圧でよい保持特性が得られ」るものであり,引用例の段落【0022】の記載から,待機時に0Vで保持できることを意図したものであるといえ,また,書き込み時には「書込み電位(例えば2V)」として正電位を印加するのであるから,本願補正発明の「第1のゲート・スタック」に相当する「高誘電体膜をゲート絶縁膜とし,その内側の孔を埋め込むように形成されたTiN(チタンナイトライド)(29)とW(タングステン)(28)の積層構造であってTiNをチャネルシリコンと対向する側としたものをゲート電極(18)とし」たものに「負の電圧を印加するように構成される」とはいえない点。 《相違点3》 本願補正発明においては,「前記読み出しトランジスタは前記閾値電圧よりも低い閾値電圧を有する」が,引用発明においてはそのような特定はなされていない点。 (4) 判断 上記各相違点について検討する。相違点1及び2は合わせて検討する。 《相違点1及び2について》 引用発明においては,「書込みトランジスタ」について「TiN(チタンナイトライド)(29)とW(タングステン)(28)の積層構造であってTiNをチャネルシリコンと対向する側としたものをゲート電極(18)として,中間の仕事関数を持つTiNを用いてゲート電極を形成することにより0Vの前記保持電圧でよい保持特性が得られて,待機時の消費電力をより小さくすることを可能」としているところ,当該構成は,引用例の段落【0022】に記載されているとおり,引用例に【実施例1】及び【実施例2】として記載されたものにおいては,多結晶シリコンゲートを用いていることから,待機時において0V以外の電圧をゲートに印加し続ける必要があり,そのための電源部分における電力消費を小さくすることを解決するための構成である。それゆえ,引用発明において,上記ゲート電極とは異なる構成のゲート電極として,待機時において,0V以外の電圧をゲートに印加し続けるための電源が必要となるものとすることへの動機があるとはいえない。 すなわち,引用例には,ゲート電極にn型ポリシリコンを用いた実施例と,ゲート電極にTiNを用いた実施例が,ともに記載されており,また,Alが,n型ポリシリコンよりも仕事関数が大きくTiNよりも仕事関数が小さい金属材料として周知であるとしても,引用例の記載上は,ゲート電極にn型ポリシリコンを用いた実施例における前記課題を解決するために,ゲート電極にTiNを用いたのであるから,ゲート電極にTiNよりも仕事関数が小さい周知の金属材料であるAlをゲート電極に用いて,前記課題が解決し切れていない構成へと変更することへの動機は見いだせない。 また,引用発明において保持電圧を0Vとし,書き込み時には「書込み電位(例えば2V)」として正電位を印加するものであるところ,上記の理由と同様の理由により,相違点2に係る「負の電圧を印加するように構成される」ものへと変更する動機も見いだせない。 よって,引用発明において相違点1及び2に係る構成を備えることは,引用例に記載された発明とともに周知技術を勘案しても当業者が容易になし得たこととはいえない。 《相違点3について》 引用発明における「書込みトランジスタ」は,前述したとおり,引用例の段落【0022】に記載されているように「実施例1,2のようにn型の多結晶シリコンでゲート電極を形成した場合,0V保持を行うには閾値が低い」ところ,閾値を上昇させて「ほぼ0Vの保持電圧でよい保持特性が得られる」ものとしたものである。また,読出しトランジスタについては,「ゲート電極(10)(13)(22)(16)は,表面をコバルトシリサイド(12)によって低抵抗化された多結晶シリコンよりな」るものであるが,その閾値の具体的値は記載されてない。 また,上記読出しトランジスタは「ｐ型の単結晶シリコンからなる半導体基板(1)上のp型ウエル(3)に形成され」,また,ゲート電極の閾値に影響する部分は「多結晶シリコンより」なるものといえる。一方,引用発明における「書込みトランジスタ」は,「立体構造を用いて,」「厚さ3nmのノンドープの極薄アモルファスシリコンをチャネル膜(21)とし」たものである。そして,「厚さ3nmのノンドープの極薄アモルファスシリコン」のバンド構造は,「単結晶シリコン」のバンド構造とは異なるものとなることは明らかであるから,仮に「読出しトランジスタ」及び「書込みトランジスタ」に同じ材料からなるゲート電極を用いたとしても,両者の閾値電圧は異なるものとなるといえる。言い換えると,ゲート電極の仕事関数の大小から,直ちに閾値電圧の大小が決まるとはいえない。そうすると,上記の如く,「読出しトランジスタ」においては,ゲート電極の閾値に影響する部分が「多結晶シリコンより」なるものであり,また,「書込みトランジスタ」においては,「TiNを用いてゲート電極を形成することにより」「n型の多結晶シリコンでゲート電極を形成した場合」よりも閾値を上昇させたものであるが,両者の閾値電圧の大小関係を直ちに導き出すことはできないというべきである。 そして,引用例の記載を見ても,引用発明において,「前記読み出しトランジスタは」「書込みトランジスタ」の「閾値電圧よりも低い閾値電圧を有する」構成とすることへの動機も示唆も見いだせない。 よって,引用発明において相違点3に係る構成を備えることは,引用例に記載された発明とともに周知技術を勘案しても当業者が容易になし得たこととはいえない。 以上のとおりであるから,本願補正発明は,周知技術を勘案し,引用発明に基づいて当業者が容易に発明をすることができたとはいえない。 (5) 他の請求項に係る発明について 本願の請求項2?11は,請求項1を直接又は間接に引用するものであるから,本願の請求項2?11に係る発明は請求項1に係る発明(すなわち本願補正発明)の発明特定事項を含むところ,請求項1に係る発明は当業者が容易に発明をすることができたものとはいえないから,本願の請求項2?11に係る発明についても,当業者が容易に発明をすることができたものとはいえない。 5 むすび 上記3において検討したとおり,本件補正は,特許法第17条の2第3項に規定された要件を満たすものであって,特許法第17条の2第5項第1号及び第2号に掲げる事項を目的とするものである。また,上記4において検討したとおり,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定を満たすものである。さらに,本件補正に特許法第17条の2第4項に違反するところはない。よって,本件補正は適法になされたものである。 第4 本願発明 本件補正は上記のとおり,特許法第17条の2第3項ないし第6項の規定に適合するから,本願の特許請求の範囲の請求項1?11に係る発明は,本件補正により補正された特許請求の範囲の請求項1?11に記載された事項により特定されるとおりのものである。 そして,本願については原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。 また,他に本願を拒絶すべき理由を発見しない。 よって,結論のとおり審決する。 |
| 審決日 | 2014-02-04 |
| 出願番号 | 特願2009-505832(P2009-505832) |
| 審決分類 |
P
1
8・
121-
WY
(H01L)
|
| 最終処分 | 成立 |
| 前審関与審査官 | 井出 和水 |
| 特許庁審判長 |
鈴木 匡明 |
| 特許庁審判官 |
近藤 幸浩 西脇 博志 |
| 発明の名称 | 動的メモリ・セル構造体 |
| 復代理人 | 松井 光夫 |
| 復代理人 | 村上 博司 |
| 代理人 | 上野 剛史 |
| 代理人 | 太佐 種一 |
