• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1284050
審判番号 不服2012-17877  
総通号数 171 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-03-28 
種別 拒絶査定不服の審決 
審判請求日 2012-09-13 
確定日 2014-01-29 
事件の表示 特願2006-138672「フラッシュメモリ素子およびその製造方法」拒絶査定不服審判事件〔平成19年 2月22日出願公開、特開2007- 49119〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成18年5月18日の出願(パリ条約に基づく優先権主張 2005年8月8日、大韓民国)であって、平成24年1月17日付けの拒絶理由通知に対して、同年4月17日に意見書及び手続補正書が提出されたが、同年5月7日付けで拒絶査定がなされた。
そして、同年9月13日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年12月17日付けで審尋がなされたが、前記審尋に対する回答書は提出されなかった。

第2 補正の却下の決定

[補正の却下の決定の結論]
平成24年9月13日に提出された手続補正書による補正を却下する。

[理由]
1 補正の内容
平成24年9月13日に提出された手続補正書による補正(以下「本件補正」という。)は、平成24年4月17日に提出された手続補正書により補正された本件補正前(以下「本件補正前」という。)の特許請求の範囲の1?7を補正して、本件補正後の特許請求の範囲の請求項1?7とするものを含むものであり、本件補正前の請求項1及び本件補正後の請求項1については、以下のとおりである。

(補正前)
「【請求項1】
メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、
前記ゲートラインが通る前記メモリセル領域とペリ領域との境界部分に素子分離膜が形成され、前記ゲートラインが通らない前記メモリセル領域とペリ領域との境界部分にウェルピックアップ領域を含むダミーアクティブが形成されることを特徴とするフラッシュメモリ素子。」

(補正後)
「【請求項1】
メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、
前記メモリセル領域に形成されたセルアレイと、
前記ぺリ領域に形成され、前記セルアレイの一側または両側に位置されたX-デコーダと、
前記X-デコーダと隣り合う前記セルアレイのエッジ面を通るゲートラインと、
前記ゲートラインが通る前記セルアレイのエッジ面に形成された素子分離膜と、
前記ゲートラインが通らない前記セルアレイのエッジ面に形成され、ウェルピックアップ領域を含むダミーアクティブを含むことを特徴とするフラッシュメモリ素子。」

2 補正事項の整理
本件補正による補正事項のうち請求項1についての補正事項を整理すると、次のとおりである。

〈補正事項1〉
本件補正前の請求項1の「メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、」を、本件補正後の請求項1の「メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、
前記メモリセル領域に形成されたセルアレイと、
前記ぺリ領域に形成され、前記セルアレイの一側または両側に位置されたX-デコーダと、
前記X-デコーダと隣り合う前記セルアレイのエッジ面を通るゲートラインと、」とすること。

〈補正事項2〉
本件補正前の請求項1の「前記ゲートラインが通る前記メモリセル領域とペリ領域との境界部分に素子分離膜が形成され、」を、本件補正後の請求項1の「前記ゲートラインが通る前記セルアレイのエッジ面に形成された素子分離膜と、」とすること。

〈補正事項3〉
本件補正前の請求項1の「前記ゲートラインが通らない前記メモリセル領域とペリ領域との境界部分にウェルピックアップ領域を含むダミーアクティブが形成される」を、本件補正後の請求項1の「前記ゲートラインが通らない前記セルアレイのエッジ面に形成され、ウェルピックアップ領域を含むダミーアクティブを含む」とすること。

3 新規事項の追加の有無及び補正の目的の適否についての検討
(1)上記補正事項1は、本件補正前の請求項1の「メモリセル領域」に「セルアレイ」が「形成され」ており、本件補正前の請求項1の「ペリ領域」に「前記セルアレイの一側または両側に位置されたX-デコーダ」が「形成され」ているとともに、本件補正前の請求項1の「ゲートライン」が「前記X-デコーダと隣り合う前記セルアレイのエッジ面を通る」ことを限定するものであるから、平成18年法律第55号改正付則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下、「特許法第17条の2第4項」という。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、上記補正事項1は特許法第17条の2第4項に規定する要件を満たす。

また、上記補正事項1により補正された部分について、本願の願書に最初に添付した明細書と図面(以下それぞれ「当初明細書」と「当初図面」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。)の段落【0030】、【0033】と、図3A、図4Aに記載されている。
よって、上記補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、上記補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(2)上記補正事項2は、「素子分離膜が形成され」る領域について、本件補正前の請求項1では「前記ゲートラインが通る前記メモリセル領域とペリ領域との境界部分」と記載していたところを、本件補正後の請求項1では「前記ゲートラインが通る前記セルアレイのエッジ面」と記載することによって、上記補正事項1によって新たに請求項1に記載されることとなった「セルアレイ」及び「エッジ面」を用いて、「素子分離膜が形成され」る領域を明りようにしようとするものでるから、特許法第17条の2第4項第4号に掲げる明りようでない記載の釈明を目的とするものに該当する。
したがって、上記補正事項1は特許法第17条の2第4項に規定する要件を満たす。

また、上記補正事項2により補正された部分について、当初明細書の段落【0030】?【0031】、【0033】?【0034】と、当初図面の図3B、図4Bに記載されている。
よって、上記補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、上記補正事項2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(3)上記補正事項3は、「ウェルピックアップ領域を含むダミーアクティブが形成される(または、含む)」領域について、本件補正前の請求項1では「前記ゲートラインが通らない前記メモリセル領域とペリ領域との境界部分」と記載していたところを、本件補正後の請求項1では「前記ゲートラインが通らない前記セルアレイのエッジ面」と記載することによって、上記補正事項1によって新たに請求項1に記載されることとなった「セルアレイ」及び「エッジ面」と、「ウェルピックアップ領域を含むダミーアクティブが形成され」る領域を明りようにしようとするものでるから、特許法第17条の2第4項第4号に掲げる明りようでない記載の釈明を目的とするものに該当する。
したがって、上記補正事項3は特許法第17条の2第4項に規定する要件を満たす。

また、上記補正事項3により補正された部分について、当初明細書の段落【0030】?【0031】、【0033】?【0034】と、当初図面の図3B、図4Bに記載されている。
よって、上記補正事項3は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、上記補正事項3は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(4)新規事項の追加の有無及び補正の目的の適否についての検討のまとめ
以上検討したとおり、上記補正事項1?3は、特許法第17条の2第3項及び4項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか(平成18年法律55号改正付則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項(以下「特許法第126条第5項」という。)に規定する独立特許要件を満たすか)否かを、更に検討する。

4 独立特許要件を満たすか否かの検討
(1)本願補正発明
本件補正による補正後の請求項1?7に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?7に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願補正発明」という。)は、補正後の請求項1に記載されている事項により特定される、上記「1 補正の内容」に補正後の請求項1として記載したとおりのものであり、再掲すると次のとおりである。

【本願補正発明】
「【請求項1】
メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、
前記メモリセル領域に形成されたセルアレイと、
前記ぺリ領域に形成され、前記セルアレイの一側または両側に位置されたX-デコーダと、
前記X-デコーダと隣り合う前記セルアレイのエッジ面を通るゲートラインと、
前記ゲートラインが通る前記セルアレイのエッジ面に形成された素子分離膜と、
前記ゲートラインが通らない前記セルアレイのエッジ面に形成され、ウェルピックアップ領域を含むダミーアクティブを含むことを特徴とするフラッシュメモリ素子。」

(2)引用例の表示
引用例1:特開2004-015056号公報
引用例2:特開平10-335333号公報
引用例3:特開平10-173035号公報

(3)引用例の記載と引用発明
(3-1)引用例1の記載
本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用例1として引用された刊行物である、特開2004-015056号公報(以下「引用例1」という。)には、「ライン型パターンを有する半導体素子及びそのレイアウト方法」(発明の名称)に関して、図4、図5とともに、次の記載がある(なお、下線は当合議体が付加したものである。以下同様。)。

<発明の属する技術分野>
ア.「【0001】
【発明の属する技術分野】
本発明は半導体素子及びそのレイアウト方法に関するものであり、さらに具体的には、所定の間隔で平行に配置された多数のライン型パターンを有する半導体素子及びパターンレイアウト方法に関するものである。」

<発明の実施の形態>
イ.「【0014】
図4はNAND型不揮発性メモリ素子のセルアレイの一部分を示すブロック図である。
【0015】
図4を参照すると、典型的なNAND型不揮発性メモリ素子のセルブロックは多数のセルストリングが一方向に配置される。各々のセルストリングは一方向に配列された接地選択トランジスタ、複数のセルトランジスタ及びストリング選択トランジスタで形成される。前記セルストリングを横切って接地選択ラインGSL、多数のワードラインWL及びストリング選択ラインSSLが平行に配置される。前記接地選択ラインGSLはセルブロック内に配置された接地選択ライントランジスタのゲート電極に接続され、前記ワードラインWLは前記セルストリングを横切り、各セルストリングのセルトランジスタのうち一つのゲート電極に接続される。セルブロック内で接地選択トランジスタはソース領域を共有して共通ソースラインを形成する。また、各セルストリングはビットラインを通じて各々ページババッファに接続される。メモリセルアレイ内で各セルブロックは隣接する他のセルブロックと共通ソースラインを共有する。また、メモリセルアレイはセルブロックを選択する列デコーダ(Row Decoder)を具備しており、各々のセルブロックの接地選択ラインGSL、ストリング選択ラインSSL及びワードラインWLは各々選択デコーダ(S1 Decoder)に接続される。」

ウ.「【0016】
図5は本発明の望ましい実施形態を説明するためのNAND型不揮発性メモリ素子のセルアレイの一部分を概略的に示した平面図である。
【0017】
図5を参照すると、複数のセルブロック40が定義された半導体基板に素子分離膜が配置されて複数の平行な第1活性領域52を限定する。各セルブロック40に多数のゲートラインSSL、WL、GSLが平行に配置される。前記ゲートラインSSL、WL、GSLは前記第1活性領域52の上部を横切る。NAND型不揮発性メモリセルアレイで各セルブロック40のエッジに位置するゲートラインは各々接地選択ラインGSL及びストリング選択ラインSSLに該当し、各セルブロック40で前記接地選択ラインGSLと前記ストリング選択ラインSSLとの間に配置されたゲートラインはワードラインWLに該当する。通常、各セルブロック内のゲートラインの配置は隣接するセルブロック内のゲートラ
インの配置と対称をなす。したがって、各セルブロック40の接地選択ラインGSLは隣接するセルブロックの接地選択ラインGSLに対向し、各セルブロック40のストリング選択ラインSSLは隣接する他のセルブロックのストリング選択ラインSSLと対向する。前記ワードラインWL、前記接地選択ラインGSL及び前記ストリング選択ラインSSLの上部を横切って多数の平行なビットラインBLが配置される。前記ビットラインBLは前記第1活性領域52に対応し、隣接する一対のストリング選択ラインSSLの間の第1活性領域52にビットラインコンタクトパターン60により接続される。隣接する一対の接地選択ラインGSLの間には前記第1活性領域52に垂直な第2活性領域54が配置される。前記第2活性領域54にソースコンタクトパターン58が接続される。前記第2活性領域54に不純物が注入されてNAND型不揮発性メモリの共通ソースラインが形成される。しかし、最近は前記第2活性領域54を形成せず、シリコン窒化膜、タングステンまたはメタルシリサイド膜などの導電膜からなる共通ソースラインを形成する場合もある。
【0018】
通常、半導体素子には隣接するパターンの間の間隔が異なる部分がある。図示したように、NAND型不揮発性メモリセルアレイではストリング選択ラインSSLの間の間隔がセルブロック40におけるワードラインWLとストリング選択ラインSSLとの間の間隔よりも広い。接地選択ラインGSLの間の間隔も同一に、接地選択ラインGSLとワードラインWLとの間の間隔よりも広い。このように、選択ラインを配置することはビットラインコンタクトパターン60及びソースコンタクトパターン58を形成するためのデザインルールのためである。前記接地選択ラインGSL、前記ストリング選択ラインSSL及び前記ワードラインWLの一端にゲートコンタクトパターン56が各々接続される。前記ゲートコンタクトパターン56を接続するために、前記接地選択ラインラインGSL、前記ストリング選択ラインSSL及び前記ワードラインWLの一側の端部は拡張された構造を有する。本発明において、前記接地選択ラインGSL、前記ストリング選択ラインSSLの他の端部に拡張されたオーバーハング70をさらに含む。前記オーバーハング70は前記選択ラインGSL、SSLの長手方向軸線に垂直な少なくとも一方向に拡張される。例えば、前記オーバーハング70は前記ワードラインWLに向けて拡張されるか、隣接する他の選択ラインGSL、SSLに向けて拡張され得る。しかし、前記オーバーハング70は各セルブロック40の外側に、すなわち、隣接する他の選択ラインGSL、SSLに向けて拡張することが望ましい。また、隣接する二つのオーバーハング70の間の間隔は前記ワードラインWLの間の間隔と同一、または異なることができるが、前記オーバーハング70の間の間隔はセルブロック内のゲートラインの間の間隔と同一であることが望ましい。」

エ.摘記した上記イ.の記載を参照すると、セルアレイのブロック図である図4から、セルアレイが複数のセルブロックを備えており、各セルブロック内には、複数のセルストリングが配置された領域(以下「セル領域」という。)と、前記セル領域の紙面上左側(以下「左側」という。また、紙面上上側、紙面上右側をそれぞれ「上側」、「右側」という。)に隣接して設けられた、ワードラインWL、ストリング選択ラインSSL、接地選択ラインGSLという配線のみが形成された領域(以下「配線領域」という。)が設けられていることが見て取れる。また、前記複数のセルブロックの外側の領域(以下「周辺領域」という。)において、前記複数のセルブロックの左側にはセルブロックを選択するための列デコーダが配置され、前記複数のセルブロックの上側の左端には前記ワードラインWLが接続されている選択デコーダ(S_(1)デコーダ)が配置されており、前記列デコーダ及び前記選択デコーダは前記配線領域に隣接して配置されていることが見て取れる。

オ.摘記した上記ウ.の記載を参照すると、セルアレイの一部分を概略的に表した図5から、セルアレイが複数のセルブロック40を備えており、各セルブロック内には、複数の平行な第1活性領域52を限定するように、素子分離膜が形成されており、また、隣接する一対の接地選択ラインGSLの間に第2活性領域が配置されていることが見て取れる。

カ.上記エ.とオ.の検討に基づいて、図4と図5の対応する箇所を見比べると、各セルブロック内において、図4で定義したところの、ワードラインWL、ストリング選択ラインSSL、接地選択ラインGSLのみが形成された配線領域は、図5に記載された複数の平行な第1活性領域52の左側にある領域であるから、素子分離膜が形成された領域であることがわかる。また、図5にはワードラインWLとして紙面横方向の配線のみが示されているが、図4のブロック図を参照すると、上記横方向の配線には紙面上下方向の配線が接続されていることがわかるから、図5においても、紙面横方向に配置されたワードラインWLにゲートコンタクトパターン56を介して接続される、紙面上下方向の配線が、前記配線領域に形成されていることは明らかである。
また、各セルブロック内において、図5に記載された複数の平行な第1活性領域52の右側にあって、配線も活性領域も形成されていない領域(以下「空白領域」という。)は、素子分離膜が形成された領域であるとともに、図4に記載された「セル領域」の右側に隣接する領域であることがわかる。

キ.摘記した上記イ.の段落【0015】に「各々のセルストリングは一方向に配列された接地選択トランジスタ、複数のセルトランジスタ及びストリング選択トランジスタで形成される。」と記載されていることから、複数のセルストリングが配置された「セル領域」に複数のセルトランジスタが含まれることは明らかである。

(3-2)引用発明
上記ア.?キ.を総合すれば、引用例1には、次の発明(以下「引用発明」という。)が記載されている。

【引用発明】
「各々がセル領域を含む複数のセルブロックと周辺領域を有する半導体基板にワードラインWLが形成されたNAND型不揮発性メモリ素子において、
前記セル領域に形成された複数のセルトランジスタと、
前記周辺領域に形成され、前記複数のセルブロックの左側に位置された、前記セルブロックを選択するための列デコーダと、前記複数のセルブロックの上側の左端に位置された、前記ワードラインWLが接続されている選択デコーダと、
前記列デコーダ及び選択デコーダと隣接した配線領域を通るワードラインWLと、
前記ワードラインWLが通る前記配線領域に形成された素子分離膜と、
前記ワードラインWLが通らない空白領域に形成された素子分離膜を含むことを特徴とするNAND型不揮発性メモリ素子。」

(3-3)引用例2の記載
本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用例2として引用された刊行物である、特開平10-335333号公報(以下「引用例2」という。)には、「半導体集積回路装置およびその製造方法ならびに設計方法」(発明の名称)に関して、図23、図24、図29、図31とともに、次の記載がある

ア.「【0006】
【発明が解決しようとする課題】しかし、CMP法を適用したデバイス表面の完全平坦化技術を検討する過程において、公知の技術ではないが、本発明者は以下のような問題点があることを認識した。
(・・・途中省略・・・)
【0009】そのため、配線パターンは、場所により疎密が発生し、上記の検討図面(図29(d))においては、A部において配線102が密に形成され、その他の領域では、配線102は疎に形成されることとなる。
【0010】このように、配線102に疎密のある状態でCMP研磨を行うと、第3絶縁膜105の表面を完全に平坦化することができず、配線102が密に形成されたA部領域で0.2?0.7μmの標高差が生じ、表面に大きなうねりが残ってしまう。
【0011】このようなうねりの存在する表面では、その後のフォトリソグラフィ工程あるいはエッチング工程でプロセスマージンが低下し、微細な加工および高集積化の対応が困難となり、半導体集積回路装置の信頼性の向上および歩留まりの改善を図ることができない。」

イ.「【0138】(実施の形態4)図23は、本発明の他の実施の形態である半導体集積回路装置の一例を示した断面図である。
【0139】本発明の半導体集積回路装置は、半導体基板1の活性領域4を規定する素子分離領域D、3にダミー領域60が形成されたものである。すなわち、広い素子分離領域Dにおいて、ダミー領域(ダミー部材)60を形成する。素子分離構造以外の半導体基板上の素子および配線等については、実施の形態1と同様であるため説明を省略する。ダミー領域60はスクライブ領域にも形成されてよく、実施の形態1のダミー配線11の条件と同様に条件で配置される。このようにダミー領域60が形成されているため、CMP法を用いて素子分離領域D、3を形成する時に、素子分離領域D、3にディッシングが発生せず、半導体基板1の表面を平坦化することが可能となる。また、ダミー領域60の大きさが小さく、その数を最適化することにより、ダミー領域60による寄生容量の増加を防止し、半導体集積回路装置の性能を保持することが可能となる。
【0140】なお、半導体基板1の主面にゲート配線6が形成される領域には、ダミー領域60を配置しない方がよい。すなわち、ゲート配線6の下部は、ダミー領域60が配置されない禁止領域70が設けられる。その状況を図24および図31に示す。ダミー領域60は、半導体基板1の活性領域4と同様の作用を持つため、その直上にゲート配線6が形成されれば、ゲート配線6をゲート絶縁膜5を介して活性領域4と向き合うこととなり、ゲート配線6の寄生容量が大きくなるが、このように、ゲート配線6が形成される領域には、ダミー領域60を配置しない場合には、ゲート配線6の寄生容量が増加することがない。この結果、半導体集積回路装置の性能を低下させることがない。
【0141】本実施の形態においては、ダミー領域60は、幅aおよび長さbが、たとえばともに15?20μm程度の正方形で構成されるが、これに限定されず長方形他の形状であってもよい。」

摘記した上記イ.の記載によれば、半導体基板1の活性領域4を規定する素子分離領域であって、広い素子分離領域Dにおいて、ダミー領域60を配置することにより、CMP法を行う際に発生するディッシングが防止できること、しかし、素子分離領域であってもその上方にゲート配線が形成された領域においては、ゲート配線の寄生容量を増加させないように、ダミー領域60を配置しないことが記載されている。

(3-4)引用例3の記載
本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用例3として引用された刊行物である、特開平10-173035号公報(以下「引用例3」という。)には、「半導体集積回路装置およびその設計方法」(発明の名称)に関して、図1、図2、図13とともに、次の記載がある
ア.「【0001】
【発明の属する技術分野】本発明は、半導体集積回路装置およびその製造技術に関し、特に、浅溝素子分離構造を有する半導体集積回路装置に適用して有効な技術に関するものである。」

イ.「【0007】CMP技術を用いた浅溝素子分離領域の形成は、半導体基板に浅溝を形成した後、半導体基板の全面に絶縁膜を堆積し、浅溝以外の領域つまり半導体基板の凸領域上の前記絶縁膜をCMP法により研磨して平坦化し、浅溝に絶縁体を埋め込むことをその概要とするものである。
【0008】このようなCMP法の本質的な問題として、エッチレートの下地パターン密度依存性がある。つまり、前記凸領域パターンの密度が高密度な場合にはエッチレートは低く、低密度な場合にはエッチレートが高くなるという研磨特性を有する。
【0009】したがって同一基板内にパターン密度の異なる領域が混在する場合には、そのようなパターン密度の粗密に起因したエッチレートの相違により、CMP研磨後の表面平坦性にばらつきを生じることとなる。特に、広い素子分離領域に孤立した比較的小さなパターンが存在する場合、その領域における孤立した小パターンのエッチレートは非常に高くなり、研磨によって凹み(dishing)を生じるという問題を生じる。」

ウ.「【0013】このような現象は、活性領域パターンが周期的に繰り返されるメモリセルアレイ領域やゲートアレイ領域ではあまり見られず、各種の機能回路が混在する周辺回路領域で発生しやすい。特に、周辺回路内の配線領域には何ら素子が設けられないため、配線領域の半導体基板は素子分離領域として設計されることが一般的であり、このような素子分離領域つまり配線領域に隣接した素子領域では前記の凹みが発生しやすい。」

エ.「【0045】(実施の形態1)図1は、本発明の一実施の形態である半導体集積回路装置の周辺回路領域における素子分離領域と半導体領域とのレイアウトの一例を示した平面図であり、図2は、本実施の形態の半導体集積回路装置の図1におけるII-II線断面図である。
【0046】本実施の形態1の半導体集積回路装置の周辺回路領域は、素子形成領域Aと配線領域Bとを有し、素子形成領域Aには周辺回路を構成する素子であるMOSFETが形成されている。
【0047】半導体基板1の主面には、浅溝素子分離領域2が形成され、浅溝素子分離領域2に囲まれた半導体領域3を囲むようにpウェル4およびnウェル5が形成されている。
【0048】半導体領域3のうち、素子形成領域Aに形成された半導体領域3aは、MOSFETの活性領域として作用し、配線領域Bに形成された半導体領域3bは、後に説明する浅溝素子分離構造を形成する際にCMP研磨の平坦性を向上するためのダミー領域として作用する。」

オ.「【0083】(実施の形態2)図13は、本発明の他の実施の形態である半導体集積回路装置の一例を示した要部断面図である。
【0084】本実施の形態2の半導体集積回路装置は、配線領域Bにおける半導体領域3bに不純物半導体領域17が形成されている以外は、実施の形態1に記載した半導体集積回路装置と同様である。したがって、半導体領域3bに形成された不純物半導体領域17についてのみ説明し、その他の部材についての説明は省略する。
【0085】半導体領域3bに形成された不純物半導体領域17は、pウェル4に形成されている場合にはp形の導電性を示す不純物たとえばボロンが高濃度にドープされ、nウェル5に形成されている場合にはn形の導電性を示す不純物たとえばリンまたは砒素が高濃度にドープされたものとすることができ、pウェル4またはnウェル5への給電領域として利用することができる。」

摘記した上記イ.?エ.の記載によれば、セルアレイ領域の周辺回路領域のような、広い素子分離領域に孤立した比較的小さなパターンが存在する領域においてCMP法を行うと、凹み(dishing)が発生するが、広い素子分離領域からなる配線領域Bに半導体領域3bをダミー領域として形成することにより、CMP研磨の平坦性を向上させることができる。
また、摘記した上記オ.の記載によれば、配線領域Bに形成された半導体領域3bに、高濃度な不純物をドープされた不純物領域17を形成することにより、ウェルへの給電領域として利用することができる。

(4)対比
(4-1)次に、本願補正発明と引用発明とを対比する。
ア.引用発明の「セル領域」は、本願補正発明の「メモリセル領域」に相当し、以下同様に、「半導体基板」は「半導体基板」に、「ワードラインWL」は「ゲートライン」に、「NAND型不揮発性メモリ素子」は「半導体素子」及び「フラッシュメモリ素子」に、「複数のセルトランジスタ」は「セルアレイ」にそれぞれ相当している。

イ.本願の図1では、メモリセル領域Aに境界部分Bを介してペリ領域Cが配置されており、明細書の段落【0030】には「上記X-デコーダが形成された部分はペリ領域に該当する。」と記載されており、デコーダ回路はメモリセルの周辺回路であることは当業者には周知の事項であり、ペリ領域の「ペリ(per)」とは英語表記するとperipheral(日本語訳:周辺の)を意味するものと推定できるので、引用発明の「周辺領域」は本願補正発明の「ペリ領域」に相当している。

ウ.引用発明の「列デコーダ」及び「選択デコーダ」は、いずれも本願補正発明の「ペリ領域」に相当する「周辺領域」に形成されており、「列デコーダ」及び「選択デコーダ」の選択によって、複数のセルブロックのうちのいずれか一つのセルブロック内の、一本のワードラインWLを選択する機能を有するものである。
一方、本願補正発明の「X-デコーダ」は、「ペリ領域」に形成されているとともに、複数の「ゲートライン」に接続されて該複数の「ゲートライン」のうちの一本を選択する機能を有しているものと認められる。
したがって、引用発明の「列デコーダ」及び「選択デコーダ」と、本願補正発明の「X-デコーダ」は、いずれも、「ぺリ領域に形成され」るものであり、「ゲートラインを選択するためのデコーダ」である点で共通している。

エ.引用発明の「配線領域」は、上記(3-1)のエ.に記載したように、セル領域の左側に隣接した領域である。一方、本願補正発明の「セルアレイのエッジ面」は、本願明細書において「境界部分B」として説明された領域であって、「セルアレイ」に隣接する領域のことと認められる。
したがって、引用発明の「前記列デコーダ及び選択デコーダと隣接した配線領域」は、本願補正発明の「前記X-デコーダと隣り合う前記セルアレイのエッジ面」に相当しているから、引用発明の「前記列デコーダ及び選択デコーダと隣接した配線領域を通るワードラインWL」と、本願補正発明の「前記X-デコーダと隣り合う前記セルアレイのエッジ面を通るゲートライン」は、「デコーダと隣り合う前記セルアレイのエッジ面を通るゲートライン」の点で共通している。

オ.引用発明において「前記ワードラインWLが通る前記配線領域に」「素子分離膜」が形成されていることは、本願補正発明において「前記ゲートラインが通る前記セルアレイのエッジ面に」「素子分離膜」が形成されていることに相当している。

カ.引用発明の「空白領域」は、上記(3-1)のカ.に記載したように、「セル領域」の右側に隣接する領域である。一方、本願補正発明の「セルアレイのエッジ面」が「セルアレイ」に隣接する領域であることは、上記エ.で述べたとおりであるから、引用発明の「前記ワードラインWLが通らない空白領域」は、本願補正発明の「前記ゲートラインが通らない前記セルアレイのエッジ面」に相当している。

(4-2)そうすると、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。

《一致点》
「メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、
前記メモリセル領域に形成されたセルアレイと、
前記ぺリ領域に形成され、ゲートラインを選択するためのデコーダと、
前記デコーダと隣り合う前記セルアレイのエッジ面を通るゲートラインと、
前記ゲートラインが通る前記セルアレイのエッジ面に形成された素子分離膜と、
を含むことを特徴とするフラッシュメモリ素子。」

《相違点》
《相違点1》
本願補正発明は、「ゲートラインを選択するためのデコーダ」が、「前記セルアレイの一側または両側に位置されたX-デコーダ」であるのに対して、引用発明は、「前記複数のセルブロックの左側に位置された、前記セルブロックを選択するための列デコーダと、前記複数のセルブロックの上側の左端に位置された、前記ワードラインWLが接続している選択デコーダ」である点。

《相違点2》
本願補正発明は、「前記ゲートラインが通らない前記セルアレイのエッジ面」に「ウェルピックアップ領域を含むダミーアクティブ」が形成されるのに対して、引用発明は、本願補正発明の「前記ゲートラインが通らない前記セルアレイのエッジ面」に相当する「前記ワードラインWLが通らない空白領域」に形成されるものが「素子分離膜」である点。

(5)相違点についての判断
(5-1)相違点1について
引用発明においては、一本のワードラインWLを選択するために、複数のブロックのうちの1つのブロックを選択する「列デコーダ」と、さらに当該1つのブロック内の複数のワードラインWLのうちの一本を選択する「選択デコーダ」の2種類のデコーダを利用することにより、2段階の選択を行っている。
しかしながら、複数のブロック内の一本のワードラインを選択するにあたり、一種類のデコーダを利用して1段階の選択をすること、また、そのようなデコーダをセルアレイの一側に位置させることは、本願の優先権主張の日前に日本国内において頒布された刊行物である、下記周知例1に記載されているように、周知の技術である。

・周知例1:特開2002-151601号公報
上記周知例1には、次の記載がある。

ア.「【0029】
【発明の実施の形態】(第1の実施の形態)以下、図面を参照して本発明を実施の形態により説明する。
【0030】図1は、本発明の半導体記憶装置を不揮発性メモリに実施した第1の実施の形態による全体の構成を示すブロック図である。
【0031】1は、複数個の不揮発性メモリセルが直列または並列接続して構成されたNAND型またはAND型メモリセルユニットを有するメモリセルアレイである。複数のNAND型またはAND型メモリセルユニットはいくつかのメモリセルブロックに分割されている。メモリセルアレイ1内には、後述するようにデータ選択線(ワード線)、メモリブロック選択線(セレクトゲート線)及びデータ転送線(ビット線)が設けられている。
【0032】(・・・途中省略・・・)
【0033】メモリセルアレイ1に対して、メモリセルの選択を行うため、より具体的にはメモリブロック選択線及びデータ選択線を制御するために、ロウデコーダ6が設けられている。このロウデコーダ6の出力はデータ選択線ドライバ群7を介してメモリセルアレイ1のデータ選択線に供給される。」

イ.「【0066】図6は、従来例の図23に対応した本実施の形態によるワード線WL、ビット線BL及び図5中に示した金属配線32からなりワード線WLを裏打ちするための裏打ち用配線LLのレイアウトを示しており、図7はその一部を抜き出して詳細に示している。なお、図6では図を明確にするために、ワード線WLの本数は図7に対して半数にしている。
【0067】図6おいて、12a、12bはそれぞれ複数のNAND型メモリセルユニット11が設けられたメモリセルブロックであり、この例では図1中のメモリセルアレイ1がビット線方向で2個のメモリセルブロック12a、12bに分割されている。しかし、メモリセルアレイは2以上のメモリセルブロックに分割することができ、2i個(iは正の整数)に分割することがアドレスデコードをする上で望ましい。
【0068】13a及び13bは図1中のデータ選択線ドライバ群7内のワード線ドライバ回路(DRV1、DRV2)、14a及び14bは図1中のロウデコーダ6内のロウアドレス選択回路(RD1,RD2)であり、ロウアドレス選択回路(RD1,RD2)14a、14bの出力はワード線ドライバ回路(DRV1、DRV2)13a、13bに供給されている。
【0069】ここで、図6に示したように、ビット線方向で隣接する2個のメモリセルブロック12a、12bにおいて、ワード線ドライバ回路の配置を容易にし、1つのメモリセルブロックのワード線相互間の駆動タイミング、すなわち、スキューを揃えるために、2個のワード線ドライバ回路(DRV1、DRV2)13a、13bはメモリセルブロックの両端に振り分けて配置されている。
【0070】上記各メモリセルブロック12a、12bには複教本のワード線WLが接続されている。さらに、2個のメモリセルブロック12a、12bには2n本のビット線BL1?BLn、BL(n+1) ?BL2nが共通に接続されている。また、図中上側に位置するメモリセルブロック12aのワード線WLは一方のワード線ドライバ回路(DRV1)13aに接続され、図中下側に位置するメモリセルブロック12bのワード線WLは他方のワード線ドライバ回路(DRV2)13bに接続されている。」

ウ.摘記した上記イ.の記載を参照すると、図6から、2個または2i個(iは正の整数)のメモリセルブロック12a、12bからなるメモリセルアレイの左側の領域に、ロウアドレス選択回路(RD1,RD2)を配置していることが見て取れる。そして、上記ロウアドレス選択回路はロウデコーダ6内の回路であるから、ワード線WLを選択するためのロウデコーダ6がメモリセルアレイの一側に配置されていることがわかる。

したがって、複数のセルブロックを有する引用発明において、ワードラインを選択するためのデコーダとして一種類のデコーダを使用するとともに、上記複数のセルブロックの一側に位置させるようにすることによって、上記相違点1に係る構成とすることは、周知の技術に基づいて、当業者が容易になし得たことである。
以上のとおり、上記相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(5-2)相違点2について
引用例2及び引用例3には、いずれにも、広い素子分離領域が形成された領域において、CMP研磨を行う際のディッシングの発生を防止するために、上記素子分離領域に、本願補正発明の「ダミーアクティブ」に相当する、「ダミー領域」を形成することが記載されている。また、引用例2には、たとえ広い素子分離領域が形成される領域であっても、ゲート配線がその上部を通過する領域においてはゲート配線の寄生容量を増加させないために、ダミー領域を形成しないこと、そして、引用例3には、ダミー領域に高濃度の不純物をドープした領域を形成すること、即ち、ダミー領域内に、本願補正発明の「ウェルピックアップ領域」に相当する「ウェルへの給電領域」を設けることによって、ダミー領域を有効利用することがそれぞれ記載されている。
したがって、引用例2及び引用例3に接した当業者であれば、「前記ワードラインWLが通る前記配線領域に形成された素子分離膜」と「前記ワードラインWLが通らない空白領域に形成された素子分離膜」を含む引用発明が、CMP工程においてディッシングが発生するという課題を有していることは明らかであり、1)ディッシングの発生を防止するために、素子分離膜が形成された領域にダミー領域、即ち、本願補正発明の「ダミーアクティブ」を形成すること、ただし、2)上方にワードラインWLが通過する素子分離膜が形成された領域においては、当該ワードラインの配線容量を増加させないように、ダミー領域を形成しないようにすること、そして、3)ダミー領域が形成された箇所には、当該ダミー領域に高濃度の不純物をドープしたウェルへの給電領域、即ち、本願補正発明の「ウェルピックアップ領域」を形成するようにすることによって、上記相違点2に係る構成とすることは、当業者が容易になし得たことである。
以上のとおり、上記相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。

(5-3)判断についてのまとめ
以上、検討したとおり、本願補正発明は、周知技術を勘案することにより、引用発明と引用例2及び引用例3の記載に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

(6)独立特許要件についてのまとめ
したがって、本件補正による補正後の特許請求の範囲の請求項1に係る発明が、特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しない。

5 補正の却下の決定のむすび
以上の次第で、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により、却下すべきものである。

第3 本願発明について
1 本願発明
以上のとおり、本件補正(平成24年9月13日に提出された手続補正による補正)は却下されたので、本願の請求項1?7に係る発明は、平成24年4月17日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?7に記載されている事項により特定されるとおりのものであり、そのうち、請求項1に係る発明(以下「本願発明」という。)は、上記第2の1において補正前の請求項1として記載されたものであり、再掲すると、次のとおりである。

【本願発明】
「【請求項1】
メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、
前記ゲートラインが通る前記メモリセル領域とペリ領域との境界部分に素子分離膜が形成され、前記ゲートラインが通らない前記メモリセル領域とペリ領域との境界部分にウェルピックアップ領域を含むダミーアクティブが形成されることを特徴とするフラッシュメモリ素子。」

2 引用例の記載、引用発明、及び周知技術
引用例1の記載、引用発明、引用例2の記載、引用例3の記載については、前記第2の4の(3)の(3-1)、(3-2)、(3-3)と(3-4)において、また、周知技術については、同(5)の(5-1)において、摘記及び認定したとおりである。

3 対比・判断
前記第2の2と前記第2の3の(1)で検討したように、本願補正発明は、本件補正前の発明(本願発明)を、「メモリセル領域」に「セルアレイ」が「形成され」る点、「ペリ領域」に「前記セルアレイの一側または両側に位置されたX-デコーダ」が「形成され」る点、及び「ゲートライン」が「前記X-デコーダと隣り合う前記セルアレイのエッジ面を通る」点で限定するとともに、明りようでない記載の釈明をしたものである。逆に言えば、本件補正前の発明(本願発明)は、本願補正発明から、上記の限定を省くとともに、明りようでない記載に戻したものである。
そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記第2の4において検討したとおり、周知技術を勘案することにより、引用発明と引用例2及び引用例3の記載に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、当業者が容易に発明をすることができたものである。

第4 結言
以上のとおり、本願発明は、周知技術を勘案することにより、引用発明と引用例2及び引用例3の記載に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-08-29 
結審通知日 2013-09-03 
審決日 2013-09-19 
出願番号 特願2006-138672(P2006-138672)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 吉田 安子  
特許庁審判長 池渕 立
特許庁審判官 加藤 浩一
松本 貢
発明の名称 フラッシュメモリ素子およびその製造方法  
代理人 中川 裕幸  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ