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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1284516
審判番号 不服2012-13484  
総通号数 172 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-04-25 
種別 拒絶査定不服の審決 
審判請求日 2012-07-13 
確定日 2014-02-05 
事件の表示 特願2001- 77352「半導体素子の製造方法」拒絶査定不服審判事件〔平成14年 1月25日出願公開、特開2002- 25931〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成13年 3月19日(パリ条約による優先権主張2000年 6月28日、韓国)の出願であって、平成23年11月15日付けで拒絶理由が通知され、平成24年 2月20日に意見書及び手続補正書が提出されたが、同年 3月 6日付けで拒絶査定され、これを不服として、同年 7月13日に審判請求がされるとともに手続補正書が提出されたものである。


第2 補正の却下の決定
平成24年 7月13日に提出された手続補正書による補正(以下「本件補正」という。)についての補正の却下の決定

[補正の却下の決定の結論]
本件補正を却下する。

[理由]
1 本件補正の内容
本件補正は、特許請求の範囲及び明細書を補正するものであり、特許請求の範囲の請求項1についての補正の内容は、以下のとおりである。
(なお、平成24年 2月20日に提出された手続補正書による補正(以下「補正前」という。)における特許請求の範囲に係る補正は、請求項6についてのみ行われており、請求項1については、出願当初の願書に添付した特許請求の範囲の請求項1から補正されていないが、以下、「補正前の請求項1」という。)

〈補正事項〉
請求項1についての本件補正は、補正前の請求項1の「半導体基板表面に低エネルギー不純物イオン注入を実施して、デルタドーピング層を形成する第1ステップ」、「第1ステップによりデルタドーピング層が形成された」及び「上記デルタドーピング層にイオン注入された」を、それぞれ、補正後の請求項1において、「半導体基板表面にしきい値電圧の調節のためのチャネルイオンとして、1×10^(12)?5×10^(13)/cm^(2)のドーズ量を有するホウ素イオンを、0.1?5keVのイオン注入エネルギーでイオン注入してドーピング層を形成する第1ステップ」、「第1ステップによりドーピング層が形成された」及び「上記ドーピング層にイオン注入された」と補正するものである。(下線は、補正箇所を示している。)

2 補正の適否
上記補正事項は、補正前の請求項1の「低エネルギー不純物イオン注入」を、「しきい値電圧の調節のためのチャネルイオンとして、1×10^(12)?5×10^(13)/cm^(2)のドーズ量を有するホウ素イオンを、0.1?5keVのイオン注入エネルギーでイオン注入」と限定的に減縮し、「デルタドーピング層」を、明りょうでない記載の釈明として「ドーピング層」と補正したものであり、出願当初明細書に記載された事項の範囲内においてなされた補正であることは明らかである。

したがって、本件補正は、特許法第17条の2第3項に規定する要件を満たし、平成18年法律55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第4項第2号及び第4号に規定する要件を満たす。

そこで、以下、本件補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条第5項の規定を満たすか)否かについて、請求項1に係る発明について検討する。

3 独立特許要件を満たすか否かの検討
(1)本願補正発明
本件補正後の請求項1に係る発明(以下「本願補正発明」という。)は、次のとおりである。

「【請求項1】
半導体基板表面にしきい値電圧の調節のためのチャネルイオンとして、1×10^(12)?5×10^(13)/cm^(2)のドーズ量を有するホウ素イオンを、0.1?5keVのイオン注入エネルギーでイオン注入してドーピング層を形成する第1ステップと、
上記第1ステップによりドーピング層が形成された半導体基板の上面全体にレーザー熱処理を実施して、上記ドーピング層にイオン注入された不純物を活性化させる第2ステップと、
上記第2ステップにより不純物が活性化された半導体基板の上面全体に、選択的エピタキシャル成長法を利用してエピタキシャルシリコン層を形成する第3ステップと、
上記エピタキシャルシリコン層上に、ゲート酸化膜及びゲート電極を形成する第4ステップと、
上記ゲート電極の両側面の半導体基板にソース/ドレイン領域を形成する第5ステップと、
を含んでなることを特徴とする半導体素子の製造方法。」

(2)原査定で引用された引用文献の表示
原査定の拒絶の理由に引用された引用文献1?5のうち、引用文献1、引用文献2及び引用文献4は、以下のとおり。
引用文献1:特開昭56-24954号公報
引用文献2:特開平9-246534号公報
引用文献4:特開2000-82678号公報

(3)引用刊行物の記載事項
ア 刊行物1の記載事項
原査定の拒絶の理由に引用文献2として引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平9-246534号公報(以下「刊行物1」という。)には、「pMOSの製造方法、及びCMOSの製造方法」(発明の名称)に関して、図1及び図2とともに、次の記載がある。

(刊1ア)「【0021】・・(略)・・なお、以下の説明中で挙げる使用材料及びその量、処理時間、処理温度、膜厚などの数値的条件は、これら発明の範囲内の好適例にすぎない。従って、この出願に係る発明が、これら条件にのみ限定されるものではないことは理解されたい。
【0022】・・(略)・・
【0024】・・(略)・・シリコン基板11に、既知の方法例えばLOCOS法により素子間分離用絶縁膜15を形成する。・・(略)・・Pウエル13aは、例えばボロン(B)を用いしかも注入エネルギーが400KeVでかつドーズ量が1×10^(13)cm^(-2)の条件でイオン注入することにより形成でき、・・(略)・・
【0025】次に、nMOS形成予定領域Nの一部領域であって後にゲート電極下にほぼなる領域17aに、ショートチャネル効果を抑えるためのいわゆるパンチスルーサプレッションインプラ及びしきい値電圧を制御するためのいわゆるチャネルインプラを、イオン注入法によりそれぞれ行なう。このようにイオン注入された領域を、チャネルインプラ等を行なった領域17aと称する。・・(略)・・なお、Pウエル13aへのパンチスルーサプレッションインプラ及びチャネルインプラは、それぞれ領域17aに、ボロンを例えば注入エネルギーが45KeVでかつドーズ量が4×10^(12)/cm^(2)の条件で、・・(略)・・イオン注入することにより行なえる。・・(略)・・
【0026】次に、この試料を、例えば900℃の温度で1分間熱処理して、イオン注入によりアモルファス化したシリコン基板11の表面を再結晶化する。その後、nMOS形成予定領域のシリコン基板11の表面上及びpMOS形成予定領域のシリコン基板11の表面上に、UHV-CVD法によりp型不純物を含むシリコン膜19a,19bを、該シリコン膜19a,19b中でのp型不純物濃度がシリコン基板11の表面に向かうに従って高くなるように、20?60nmの膜厚にエピタキシャル成長させて形成する(図1(C))。・・(略)・・
【0027】・・(略)・・nMOSの場合、シリコン基板11及びシリコン膜19aから構成される半導体の表面の領域にチャネルが形成され、この領域をキャリアである電子が流れる。・・(略)・・
【0028】次に、この試料を酸化炉に入れ、そしてこの炉を800℃の温度にして、シリコン膜19a,19b上に、ゲート酸化膜21a,21bを例えば5nmの膜厚に形成する(図2(A))。
【0029】次に、この試料上に、LPCVD法によりポリシリコン膜(図示せず)を150nmの膜厚に形成し、このポリシリコン膜に拡散法あるいはイオン注入法によりリンを導入する。その後、このポリシリコン膜上にタングシテンシリサイド(SiW)膜(図示せず)を100nmの膜厚に形成する。さらに、このタングシテンシリサイド膜上にゲート電極をパターニングするためのマスクとしてのレジストパターン(図示せず)を形成する。そして、このレジストパターンをマスクとして、上記タングシテンシリサイド膜及びポリシリコン膜の不要部分をそれぞれ好適なエッチング手段により除去する。このようにして、nMOS形成予定領域のゲート酸化膜21a上に、0.1μm程度のゲート長を有しかつポリシリコン膜23a及びタングシテンシリサイド膜25aを有したゲート電極27aを形成し、・・(略)・・
【0030】次に、この試料上に、nMOS形成予定領域の所定部分に浅い接合のn型のソース/ドレイン領域29aを形成するためのマスクとしてのレジストパターン(図示せず)を形成する。そして、このレジストパターン及びゲート電極27aをマスクとして、イオン注入法により浅い接合のn型のソース/ドレイン領域29aを形成する(図2(C))。・・(略)・・」
(なお、下線は、当審で付加したものであり、以下同様。)

(刊1イ)図2は、図1につづく、第1の実施の形態のCMOSの製造工程図であり、【0030】における図2Cの説明を参照すると、図2Cから、ゲート電極27aの両側面のシリコン基板11に、浅い接合のn型のソース/ドレイン領域29aが、形成されていることが看取できる。

上記記載によれば、刊行物1には、次の発明(以下、「引用発明」という。)が記載されている。

「シリコン基板11に、nMOS形成予定領域Nの一部領域であって後にゲート電極下にほぼなる領域17aに、しきい値電圧を制御するためのチャネルインプラを、ボロンを例えば注入エネルギーが45KeVでかつドーズ量が4×10^(12)/cm^(2)の条件で、イオン注入することにより領域17aを形成し、
次に、例えば900℃の温度で1分間熱処理して、イオン注入によりアモルファス化したシリコン基板11の表面を再結晶化し、
その後、nMOS形成予定領域Nのシリコン基板11の表面上に、UHV-CVD法によりp型不純物を含むシリコン膜19aを、エピタキシャル成長させて形成し、
次に、シリコン膜19a上に、ゲート酸化膜21aを形成し、
次に、ゲート酸化膜21a上に、ゲート電極27aを形成し、
この試料上に、nMOS形成予定領域Nの所定部分であって、ゲート電極27aの両側面のシリコン基板11に、浅い接合のn型のソース/ドレイン領域29aを形成する、
nMOSの形成方法」

イ 刊行物2の記載
原査定の拒絶の理由に引用文献1として引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開昭56-24954号公報(以下「刊行物2」という。)には、「埋込層の形成方法」(発明の名称)に関して、次の記載がある。

(刊2)「半導体基板の所望部分に、ヒ素、アンチモン、リン、ホウ素などの不純物を多量に打込み、つぎに、レーザー光や電子線を照射する。このようにすると、高濃度にイオンを打込まれた領域は、自由電子によるエネルギの吸収によつて、選択的に加熱され、アニールされる。これにより、イオン打込みによつて発生した欠陥は、極めてよく除去され、その上に、良好なエピタキシヤル層を形成することができる。」(1頁右下欄10?18行)

ウ 刊行物3の記載
原査定の拒絶の理由に引用文献4として引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開2000-82678号公報(以下「刊行物3」という。)には、「半導体装置及びその製造方法」(発明の名称)に関して、次の記載がある。

(刊3)「【0015】・・(略)・・シリコン基板301に対してボロンを1E13/cm^(2) ,1KeVでイオン注入を行ない、イオン注入層305を形成する。しかる後、図5(c)のように、1000℃、10secのRTA処理を施して低濃度でかつ浅い接合の第1P型拡散層306を形成する。次に、図6(a)のように、アモルファス化イオンとしてGeを2E14/cm^(2) ,5KeVの条件でイオン注入し、前記低濃度のP型拡散層306の接合深さよりも浅い表面側の領域をアモルファス化領域307として形成する。続いて、5E14/cm^(2 ),0.5KeVでP型不純物のボロンをイオン注入する。
【0016】その後、図6(b)のように、前記シリコン基板301に対してアモルファス化領域307のみが溶融する条件でレーザ光を照射して浅い高濃度のボロン拡散層、すなわち高濃度の第2P型拡散層308を形成する。・・(略)・・」


(4)対比
ア 本願補正発明と引用発明との対比
(ア)引用発明の「シリコン基板」、「nMOS」、及び、「しきい値電圧を制御するためのチャネルインプラを」、「ボロンを」「イオン注入することにより」「形成し」た「領域17a」は、それぞれ本願補正発明の「半導体基板」、「半導体素子」、及び、「しきい値電圧の調節のためのチャネルイオンとして」、「ホウ素イオンを」「イオン注入して」「形成した」「ドーピング層」に相当する。
(イ)本願補正発明の「1×10^(12)?5×10^(13)/cm^(2)のドーズ量」は、4×10^(12)/cm^(2)のドーズ量を含むから、引用発明の「ドーズ量が4×10^(12)/cm^(2)」は、本願補正発明の「1×10^(12)?5×10^(13)/cm^(2)のドーズ量」に相当する。
(ウ)引用発明の「例えば900℃の温度で1分間熱処理して、イオン注入によりアモルファス化したシリコン基板11の表面を再結晶化し」は、ボロンがイオン注入された後に、行われるものであるから、本願補正発明の「上記第1ステップによりドーピング層が形成された半導体基板の上面全体にレーザー熱処理を実施して、上記ドーピング層にイオン注入された不純物を活性化させる第2ステップ」とは、「ドーピング層が形成された半導体基板の上面全体に熱処理を実施する」点において一致する。
(エ)引用発明の「エピタキシャル成長」に関して、刊行物の【0024】?【0026】の記載によれば、素子間分離用絶縁膜15以外の、nMOS形成予定領域のシリコン基板11の表面上及びpMOS形成予定領域のシリコン基板11の表面上にシリコン膜をエピタキシャル成長させることから、引用発明の「エピタキシャル成長」は、「選択的エピタキシャル成長」である。
また、本願補正発明における選択エピタキシャルシリコン層の形成に際しては、半導体基板上の一部に「素子隔離のためのフィールド酸化膜(図示せず)を形成し」(【0010】)、フィールド酸化膜領域以外の半導体基板をウェル領域として、その上にシリコン膜を形成することでNMOSを形成しようとするものであるから、「半導体基板の上面全体」は、あくまでも、不純物が活性化されたNMOSを形成しようとする領域の上面のみであることは明らかである。
したがって、引用発明の「nMOS形成予定領域のシリコン基板11の表面上に、UHV-CVD法によりp型不純物を含むシリコン膜19aを、エピタキシャル成長させて形成し」と、本願補正発明の「不純物が活性化された半導体基板の上面全体に、選択的エピタキシャル成長法を利用してエピタキシャルシリコン層を形成する」とは、「熱処理された半導体基板の素子形成領域の上面全体に、選択的エピタキシャル成長法を利用してエピタキシャルシリコン層を形成する」点で一致する。

イ 一致点及び相違点
上記「ア(ア)」?「ア(エ)」から、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。

(ア) 一致点
「半導体基板表面にしきい値電圧の調節のためのチャネルイオンとして、1×10^(12)?5×10^(13)/cm^(2)のドーズ量を有するホウ素イオンを、イオン注入してドーピング層を形成する第1ステップと、
上記第1ステップによりドーピング層が形成された半導体基板の上面全体に熱処理を実施する第2ステップと、
上記第2ステップにより熱処理された半導体基板の素子形成領域の上面全体に、選択的エピタキシャル成長法を利用してエピタキシャルシリコン層を形成する第3ステップと、
上記エピタキシャルシリコン層上に、ゲート酸化膜及びゲート電極を形成する第4ステップと、
上記ゲート電極の両側面の半導体基板にソース/ドレイン領域を形成する第5ステップと、
を含んでなることを特徴とする半導体素子の製造方法。」

(イ) 相違点
a 相違点1
本願補正発明は、ホウ素イオンを、「0.1?5keVのイオン注入エネルギーでイオン注入」しているのに対して、引用発明は、「45keV」である点。
b 相違点2
本願補正発明は、ドーピング層に対して「レーザー熱処理」をして、「不純物を活性化させる」のに対して、引用発明は、「900°Cの温度で1分間熱処理」をして、「再結晶化」する点。

(5) 相違点1、2についての判断
ア 相違点1について
イオン注入エネルギーは、その大小に応じて注入深さを変えることはよく知られた事項であり、引用発明のチャネルインプラにおいても、製造する素子の小型化の程度、上に形成するエピタキシャル層の厚さ、チャネル長、チャネル厚さ(深さ)、ウエルの厚さ(深さ)等に応じて適宜その注入深さを変え、「0.1?5keVのイオン注入エネルギー」とする事は当業者ならば容易に想到し得た事項である。
なお、イオン注入エネルギーの範囲を「0.1?5keVのイオン注入エネルギー」とする事による臨界的意義或いは格別な効果は見出せない。
また、イオン注入エネルギーを0.5KeV程度とすることで、ボロンを浅くイオン注入することが、例えば、刊行物3に記載されているように周知である。

イ 相違点2について
引用発明における熱処理は、刊行物1の【0026】の記載から、熱処理の次の工程のエピタキシャル成長のために、シリコン基板の表面を再結晶化することは明らかである。
一方、再結晶化のための熱処理として、加熱炉による加熱、RTAのような赤外線ランプによる急速過熱或いは、部分的な加熱を行うレーザの走査によるもの等種々知られており、また、イオン注入によって、シリコン基板の結晶性が悪くなり次のエピタキシャル成長として高品質の膜形成ができないことから、イオン注入後、エピタキシャル成長の前にレーザーアニールを行うことも、刊行物2に記載されているように周知の事項である。
また、再結晶化により、注入されたイオンが活性化されることも自明のことである。
さらに、引用発明における熱処理は、シリコン表面の再結晶化を目的としていることから、熱処理方法として「900°Cの温度で1分間熱処理」に限定されずに、他の熱処理手段を採用することを忌避するものでもない。
してみると、引用発明において、熱処理として、「900°Cの温度で1分間熱処理」にかえて、周知のレーザーによる熱処理を採用することで、本願補正発明の上記相違点2に係る構成とすることは当業者ならば容易に想到し得た事項である。

(6) まとめ
以上のとおり、引用発明において、上記相違点1、2に係る構成を採用することは、当業者が容易に想到できたものであり、本願補正発明は、刊行物1、2に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により、特許出願の際独立して特許を受けることができないものである。

4 補正の却下の決定の結論
よって、本件補正は、平成18年法律55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条5項の規定に違反するので、同法159条1項において読み替えて準用する同法53条1項の規定により、却下すべきものである。


第3 本願発明
1 上記「第2 補正の却下の決定」での検討のとおり、平成24年 7月13日に提出された手続補正書による本件補正は却下されたので、本願の請求項1?10に係る発明は、補正前の請求項1?10に記載されたとおりのものであり、そのうち、請求項1に係る発明(以下「本願発明」という。)は、次のとおりである。

「【請求項1】
半導体基板表面に低エネルギー不純物イオン注入を実施して、デルタドーピング層を形成する第1ステップと、
上記第1ステップによりデルタドーピング層が形成された半導体基板の上面全体にレーザー熱処理を実施して、上記デルタドーピング層にイオン注入された不純物を活性化させる第2ステップと、
上記第2ステップにより不純物が活性化された半導体基板の上面全体に、選択的エピタキシャル成長法を利用してエピタキシャルシリコン層を形成する第3ステップと、
上記エピタキシャルシリコン層上に、ゲート酸化膜及びゲート電極を形成する第4ステップと、
上記ゲート電極の両側面の半導体基板にソース/ドレイン領域を形成する第5ステップと、を含んでなることを特徴とする半導体素子の製造方法。」

2 引用刊行物の記載事項
刊行物1の記載事項及び引用発明、並びに刊行物2、3の記載事項については、前記「第2 3 (3)ア」?「第2 3 (3)ウ」のとおりである。

3 対比・判断
前記「第2 1〈補正事項〉」及び「第2 2」で検討したように、本願補正発明は、補正前の請求項1に係る発明の「低エネルギー不純物イオン注入」を、「しきい値電圧の調節のためのチャネルイオンとして、1×10^(12)?5×10^(13)/cm^(2)のドーズ量を有するホウ素イオンを、0.1?5keVのイオン注入エネルギーでイオン注入」と限定的に減縮し、「デルタドーピング層」を、明りょうでない記載の釈明として「ドーピング層」と補正したものである。
そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記「第2 3」において検討したとおり、刊行物1、2に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物1、2に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。


第4 結言
以上のとおり、本願発明は、刊行物1、2に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2013-09-03 
結審通知日 2013-09-10 
審決日 2013-09-24 
出願番号 特願2001-77352(P2001-77352)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 太田 一平  
特許庁審判長 藤原 敬士
特許庁審判官 近藤 幸浩
池渕 立
発明の名称 半導体素子の製造方法  
代理人 笹島 富二雄  
代理人 小川 護晃  
代理人 西山 春之  

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