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審決分類 審判 査定不服 特17条の2、3項新規事項追加の補正 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1284641
審判番号 不服2013-7584  
総通号数 172 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-04-25 
種別 拒絶査定不服の審決 
審判請求日 2013-04-24 
確定日 2014-02-25 
事件の表示 特願2007- 42888「集積回路」拒絶査定不服審判事件〔平成20年 9月 4日出願公開,特開2008-205403,請求項の数(10)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成19年2月22日の出願であって,平成24年9月19日付けで拒絶の理由が通知され,同年11月16日に意見書と手続補正書が提出され,平成25年2月1日付けで拒絶査定がされ,これに対し,同年4月24日に拒絶査定不服審判が請求されるとともに,同時に手続補正書が提出されたものである。
そして,審査官により作成された同年5月24日付けの前置報告書について同年6月14日付けで審尋を行ったところ,審判請求人から同年8月8日に回答書が提出され,同年9月3日付けで審尋を行い,同年11月7日に回答書が提出され,同年11月15日及び27日に電話応対を行うとともに同年11月28日付けで拒絶の理由を通知し,平成26年1月21日に意見書と手続補正書が提出されたものである。

第2 原査定の理由の概要
この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

(請求項)1,5,9
(引用文献)1-3
(備考)請求項1,5,9に係る発明と,引用文献1の段落【0022】-【0026】,図1-4に記載された発明とを対比すると,以下の点で相違する。
<相違点1>
引用文献1に記載された発明のコイル13がパッド直下に形成されていない点
<相違点2>
引用文献1に記載された発明の絶縁膜17におけるパッド11が形成された面と反対側の面に,導体層が形成されていない点

以下,相違点1について検討する。
引用文献2の段落【0029】-【0043】,図1,2に記載されているように,面積削減のために,パッド直下にインダクタを形成することは,公知技術である。
したがって,引用文献1に記載された発明において,引用文献2に記載された公知技術を採用することは,当業者が容易になし得たことである。

次に,相違点2について検討する。
引用文献3の段落【0002】-【0003】,図8(a)に記載されているように,シリコン基板の抵抗が発生するノイズを低減するために,パッド電極下のシリコン基板上にシリサイド層を形成することは,公知技術である。
したがって,引用文献1に記載された発明において,引用文献3に記載された公知技術を採用することは,当業者が容易になし得たことである。

(請求項)2,5,9
(引用文献)1-4
(備考)請求項2,5,9に係る発明と,引用文献1の段落【0022】-【0026】,図1-4に記載された発明とを対比すると,上記相違点1,2に加えて,以下の点で相違する。
<相違点3>
引用文献1に記載された発明のコイル13とパッド11の間に,複数のビアホールによってパッド11に接続された導電層について記載されていない点

相違点1,2については,上述と同様であるので,説明は省略する。
以下,相違点3について検討する。
引用文献4の段落【0028】,【0032】-【0033】,図2に記載されているように,パッド4を構成する金属5の下に,金属5と複数のバイアVを介して接続された複数の金属2?4を形成し,金属2の下にインダクタを形成することは,公知技術である。
したがって,引用文献1に記載された発明において,引用文献4に記載された公知技術を採用することは,当業者が容易になし得たことである。

(請求項)3,5,9
(引用文献)1-3,5
(備考)請求項3,5に係る発明と,引用文献1の段落【0022】-【0026】,図1-4に記載された発明とを対比すると,上記相違点1,2に加えて,以下の点で相違する。
<相違点4>
請求項3,5,9に係る発明が,各層に形成されたインダクタ素子が直列に接続されているのに対し,引用文献1に記載された発明のコイル13は,1層のコイルよりなる点

相違点1,2については,上述と同様であるので,説明は省略する。
以下,相違点4について検討する。
引用文献5の段落【0002】-【0006】,図7,8に記載されているように,各層にインダクタを形成し,各インダクタを直列に接続することは,公知技術である。
したがって,引用文献1に記載された発明において,引用文献5に記載された公知技術を採用することは,当業者が容易になし得たことである。

(請求項)4,5,9
(引用文献)1-5
(備考)請求項4,5,9に係る発明と,引用文献1の段落【0022】-【0026】,図1-4に記載された発明とを対比すると,上記相違点1-4の点で相違し,上述と同様の理由により,請求項4,5,9に係る発明は,引用文献1-5に基づいて,当業者が容易になし得たものである。

(請求項)6,8,9
(引用文献)1-3,5,6
(備考)請求項6,8,9に係る発明と,引用文献1の段落【0022】-【0026】,図1-4に記載された発明とを対比すると,上記相違点1,2に加えて,以下の点で相違する。
<相違点5>
請求項6,8,9に係る発明は,導体層の導体をビアホールで2層以上並列に接続することによってインダクタ素子を形成するのに対し,引用文献1に記載された発明は,1層のコイルより構成されている点

相違点1,2については,上述と同様であるので,説明は省略する。
以下,相違点5について検討する。
引用文献6の段落【0039】-【0044】,図1-6に記載されているように,複数のコイル要素を金属プラグ30で並列に相互接続することにより,インダクタを構成することは,公知技術である。
したがって,引用文献1に記載された発明において,引用文献6に記載された公知技術を採用することは,当業者が容易になし得たことである。

(請求項)7-9
(引用文献)1-3,6
(備考)請求項7-9に係る発明と,引用文献1の段落【0022】-【0026】,図1-4に記載された発明とを対比すると,上記相違点1,2,4,5の点で相違し,上述と同様の理由により,請求項7-9に係る発明は,引用文献1-5に基づいて,当業者が容易になし得たものである。

(請求項)10
(引用文献)1-6
(備考)引用文献1に記載された発明の絶縁膜17として,周知のシリコン酸化膜を用いることに,格別の困難性は認められない。

引 用 文 献 等 一 覧
1.特開2002-124638号公報
2.特開2000-049190号公報
3.特開2000-323651号公報
4.特開2003-124336号公報
5.特開2000-269418号公報
6.特開平09-162354号公報

第3 平成25年6月14日付けの審尋で通知した理由の概要
出願人は,平成25年4月24日付け手続補正書において,請求項1-4,6,7に,「前記第3導電層は,前記集積回路の配線層を構成する配線に加えて付加されたダミーメタルであり,」との構成を追加し,同日付け審判請求書において,当該補正の根拠として「出願当初の明細書の段落番号[0022]の記載,および段落番号[0022]に記載の実施の形態を根拠としたものであり,新規事項を追加するものではありません。」と主張している。
しかしながら,出願人が当該補正の根拠としている段落【0022】には,「インダクタ素子9を構成する配線は,メタルの割合を一定に保つダミーメタル7の役割をも果たす。」と記載されており,当該記載より,インダクタ素子9を構成する配線(本願請求項の「第3導電層」)がメタルの割合を一定に保つダミーメタル7と同様の機能を果たしていることは認められるが,インダクタ素子9がダミーメタルそのものであるとまで記載されているとは認められない。
そもそも,ダミーメタルとは,段落【0002】に記載されているように浮遊導体であり,「第1のインダクタ素子を構成する第3導電層」は,「前記電極パターンと前記第2の導電層とに接続され」て,「並列共振回路」を構成しており,浮遊導体ではないため,第3導電層がダミーメタルであるとは認められない。
したがって,この補正は,願書に最初に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内においてしたものでなく,特許法第17条の2第3項の規定に違反するものであるから,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下されるべきものである。
そして,この出願は原査定の理由に示したとおり拒絶されるべきものである。

第4 当審の判断
1 平成26年1月21日に提出された手続補正書による補正の適否について
(1)補正の内容
平成26年1月21日に提出された手続補正書による補正(以下「本件補正」という。)は,補正前の特許請求の範囲の請求項1-10を補正して,補正後の請求項1-10とするものであり,補正前後の請求項1-10は,各々次のとおりである。

(補正前)
「【請求項1】
第1の誘電体層の一方の面に形成された第1の導体層と,他方の面に形成された第2の導体層とを有する集積回路であって,
前記第1の誘電体層の内部には,前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を構成する第3の導体層が形成されており,
前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加されたダミーメタルであり,
前記第1のインダクタ素子の両端のそれぞれが,第1及び第2のビアホールによって前記電極パターンと前記第2の導体層とに接続されることによって,前記第1から第3の各導体層の間で形成される容量と,前記第1のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。
【請求項2】
第1の誘電体層の一方の面に形成された第1の導体層と,他方の面に形成された第2の導体層とを有する集積回路であって,
前記第1の誘電体層の内部には,前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を形成する第3の導体層と,前記第1の導体層と前記第3の導体層との間に複数の第1のビアホールによって前記電極パターンと接続された少なくとも1層の第4の導体層とが形成されており,
前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加されたダミーメタルであり,
前記第1のインダクタ素子の両端のそれぞれが,第2及び第3のビアホールによって前記第2の導体層と前記第4の導体層とに接続されることによって,前記第1から第4の各導体層の間で形成される容量と,前記第1のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。
【請求項3】
第1の誘電体層の一方の面に形成された第1の導体層と,他方の面に形成された第2の導体層とを有する集積回路であって,
前記第1の誘電体層の内部には,前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を形成する複数の第3の導体層が形成されており,
前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加されたダミーメタルであり,
前記第3の導体層の各層に形成された前記第1のインダクタ素子同士が,第1のビアホールで直列に接続されることによって第2のインダクタ素子を構成しており,
前記第2のインダクタ素子の両端のそれぞれが,第2及び第3のビアホールによって前記電極パターンと前記第2の導体層とに接続されることによって,前記第1から第3の各導体層の間で形成される容量と,前記第2のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。
【請求項4】
第1の誘電体層の一方の面に形成された第1の導体層と,他方の面に形成された第2の導体層とを有する集積回路であって,
前記第1の誘電体層の内部には,前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を形成する複数の第3の導体層が形成されており,
前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加されたダミーメタルであり,
前記第3の導体層の各層に形成された前記第1のインダクタンス素子同士が,第1のビアホールで直列に接続されることによって,第2のインダクタ素子を構成しており,
前記第1の導体層と前記第3の導体層との間に,複数の第2のビアホールによって前記電極パターンと接続された第4の導体層が少なくとも1層形成されており,
前記第2のインダクタ素子の両端のそれぞれが,第3及び第4のビアホールによって前記第2の導体層と前記第4の導体層とに接続されることによって,前記第1から第4の各導体層の間に形成される容量と,前記第2のインダクタ素子とが並列共振回路を構成していることを特徴とする集積回路。
【請求項5】
前記第1のインダクタ素子は,スパイラルインダクタであることを特徴とする請求項1から4のいずれか1項記載の集積回路。
【請求項6】
第1の誘電体層の一方の面に形成された第1の導体層と,他方の面に形成された第2の導体層とを有する集積回路であって,
前記第1の誘電体層の内部には,前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を構成する複数の第3の導体層が形成されており,
前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加されたダミーメタルであり,
前記第1のインダクタ素子は,前記第3の導体層の導体を第3のビアホールで並列に接続することによって構成されており,
前記第1のインダクタ素子の両端のそれぞれが,第1及び第2のビアホールによって前記電極パターンと前記第2の導体層とに接続されることによって,前記第1から第3の各導体層の間で形成される容量と,前記第1のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。
【請求項7】
第1の誘電体層の一方の面に形成された第1の導体層と,他方の面に形成された第2の導体層とを有する集積回路であって,
前記第1の誘電体層の内部には,前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を構成する複数の第3の導体層が形成されており,
前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加されたダミーメタルであり,
前記第1のインダクタ素子は,前記第3の導体層の導体を第3のビアホールで2層以上並列に接続することによって複数構成された2以上の第2のインダクタンス素子を,第4のビアホールで直列に接続することによって構成されており,
前記第1のインダクタ素子の両端のそれぞれが,第1及び第2のビアホールによって前記電極パターンと前記第2の導体層とに接続されることによって,前記第1から第3の各導体層の間で形成される容量と,前記第1のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。
【請求項8】
前記第3の導体層の導体は,スパイラルインダクタであることを特徴とする請求項6又は7記載の集積回路。
【請求項9】
前記第1の誘電体層の前記第2の導体層が形成された表面に,前記第2の導体層に接して第2の誘電体層が形成されていることを特徴とする請求項1から8のいずれか1項記載の集積回路。
【請求項10】
前記インダクタ素子は配線からなり,
前記配線は,前記配線がダミーメタルとして機能し,前記信号入出力用電極パターンの補強となる幅と間隔を備えた構成である
請求項1から9のいずれか一項に記載の集積回路。」

(補正後)
「【請求項1】
第1の誘電体層の一方の面に形成された第1の導体層と,他方の面に形成された第2の導体層とを有する集積回路であって,
前記第1の誘電体層の内部には,前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を構成する第3の導体層が形成されており,
前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加された,各配線層面内でのメタルの割合を一定に保つようにするダミーメタルであり,
前記第1のインダクタ素子の両端のそれぞれが,第1及び第2のビアホールによって前記電極パターンと前記第2の導体層とに接続されることによって,前記第1から第3の各導体層の間で形成される容量と,前記第1のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。
【請求項2】
第1の誘電体層の一方の面に形成された第1の導体層と,他方の面に形成された第2の導体層とを有する集積回路であって,
前記第1の誘電体層の内部には,前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を形成する第3の導体層と,前記第1の導体層と前記第3の導体層との間に複数の第1のビアホールによって前記電極パターンと接続された少なくとも1層の第4の導体層とが形成されており,
前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加された,各配線層面内でのメタルの割合を一定に保つようにするダミーメタルであり,
前記第1のインダクタ素子の両端のそれぞれが,第2及び第3のビアホールによって前記第2の導体層と前記第4の導体層とに接続されることによって,前記第1から第4の各導体層の間で形成される容量と,前記第1のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。
【請求項3】
第1の誘電体層の一方の面に形成された第1の導体層と,他方の面に形成された第2の導体層とを有する集積回路であって,
前記第1の誘電体層の内部には,前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を形成する複数の第3の導体層が形成されており,
前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加された,各配線層面内でのメタルの割合を一定に保つようにするダミーメタルであり,
前記第3の導体層の各層に形成された前記第1のインダクタ素子同士が,第1のビアホールで直列に接続されることによって第2のインダクタ素子を構成しており,
前記第2のインダクタ素子の両端のそれぞれが,第2及び第3のビアホールによって前記電極パターンと前記第2の導体層とに接続されることによって,前記第1から第3の各導体層の間で形成される容量と,前記第2のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。
【請求項4】
第1の誘電体層の一方の面に形成された第1の導体層と,他方の面に形成された第2の導体層とを有する集積回路であって,
前記第1の誘電体層の内部には,前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を形成する複数の第3の導体層が形成されており,
前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加された,各配線層面内でのメタルの割合を一定に保つようにするダミーメタルであり,
前記第3の導体層の各層に形成された前記第1のインダクタンス素子同士が,第1のビアホールで直列に接続されることによって,第2のインダクタ素子を構成しており,
前記第1の導体層と前記第3の導体層との間に,複数の第2のビアホールによって前記電極パターンと接続された第4の導体層が少なくとも1層形成されており,
前記第2のインダクタ素子の両端のそれぞれが,第3及び第4のビアホールによって前記第2の導体層と前記第4の導体層とに接続されることによって,前記第1から第4の各導体層の間に形成される容量と,前記第2のインダクタ素子とが並列共振回路を構成していることを特徴とする集積回路。
【請求項5】
前記第1のインダクタ素子は,スパイラルインダクタであることを特徴とする請求項1から4のいずれか1項記載の集積回路。
【請求項6】
第1の誘電体層の一方の面に形成された第1の導体層と,他方の面に形成された第2の導体層とを有する集積回路であって,
前記第1の誘電体層の内部には,前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を構成する複数の第3の導体層が形成されており,
前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加された,各配線層面内でのメタルの割合を一定に保つようにするダミーメタルであり,
前記第1のインダクタ素子は,前記第3の導体層の導体を第3のビアホールで並列に接続することによって構成されており,
前記第1のインダクタ素子の両端のそれぞれが,第1及び第2のビアホールによって前記電極パターンと前記第2の導体層とに接続されることによって,前記第1から第3の各導体層の間で形成される容量と,前記第1のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。
【請求項7】
第1の誘電体層の一方の面に形成された第1の導体層と,他方の面に形成された第2の導体層とを有する集積回路であって,
前記第1の誘電体層の内部には,前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を構成する複数の第3の導体層が形成されており,
前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加された,各配線層面内でのメタルの割合を一定に保つようにするダミーメタルであり,
前記第1のインダクタ素子は,前記第3の導体層の導体を第3のビアホールで2層以上並列に接続することによって複数構成された2以上の第2のインダクタンス素子を,第4のビアホールで直列に接続することによって構成されており,
前記第1のインダクタ素子の両端のそれぞれが,第1及び第2のビアホールによって前記電極パターンと前記第2の導体層とに接続されることによって,前記第1から第3の各導体層の間で形成される容量と,前記第1のインダクタ素子とが並列共振回路を形成して
いることを特徴とする集積回路。
【請求項8】
前記第3の導体層の導体は,スパイラルインダクタであることを特徴とする請求項6又は7記載の集積回路。
【請求項9】
前記第1の誘電体層の前記第2の導体層が形成された表面に,前記第2の導体層に接して第2の誘電体層が形成されていることを特徴とする請求項1から8のいずれか1項記載の集積回路。
【請求項10】
前記インダクタ素子は配線からなり,
前記配線は,前記配線がダミーメタルとして機能し,前記信号入出力用電極パターンの補強となる幅と間隔を備えた構成である
請求項1から9のいずれか一項に記載の集積回路。」

(2)補正事項の整理
本件補正の補正事項を整理すると次のとおりである。

ア 補正事項1
補正前の請求項1,2,3,4,6,7の「前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加されたダミーメタルであり」を補正して,それぞれ補正後の請求項1,2,3,4,6,7の「前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加された,各配線層内でのメタルの割合を一定に保つようにするダミーメタルであり」にすること。

(3)新規事項の追加の有無についての検討
ア 本願の願書に最初に添付した明細書,特許請求の範囲又は図面(以下「当初明細書等」という。また,本願の願書に最初に添付した明細書を「当初明細書」という。下線は当審にて付加。以下同じ。)には,以下の記載がある。
(当1a)「【背景技術】
【0002】
シリコンCMOSプロセスでは,多層配線工程中の化学機械研磨による平坦性の低下を防ぐため,各配線層面内でのメタルの割合を一定に保つ必要がある。
そのため,必要な配線に加えて,ダミーメタルと呼ばれる浮遊導体が付加することで配線層内のメタルの割合を一定割合を保つようにしている。
【0003】
CMOSプロセス(一例として,配線7層の場合)で製作されたICの,従来の入出力用パッドを図4に示す。
図4(a)は,上面透視図であり,(b)は(a)中の一点鎖線A-A’における断面図であり,(c)はパッド部の等価回路である。
導電性のシリコン基板1による損失を低減するため,シリコン基板1上部には,導体層3により遮蔽用のグランド面が形成されている。なお,グランド面は,全面を導体層3とするだけでなく,格子状の配線により構成される場合もある。
【0004】
グランド面の上部には,誘電体2が積層され,その内部には,導体層4a?4eからなる多層配線が形成されている。また,誘電体層2の表面の導体層5には,パッド電極6を構成するパターンが形成されている。各導体層4a?4eには,数μm角のダミーメタル7が配置されている。パッド電極6は図4(c)のように,容量素子Cとして表される。
【0005】
ここで,パッド電極6直下においては,ボンディング時の衝撃に耐える強度を確保するため,通常,パッド電極6領域外に比べてダミーメタル7の割合を大きくする必要がある。そのため,ダミーメタル7の影響によって,容量Cが増大し,ミリ波帯等の高周波では,パッド電極6の挿入損失(反射に起因)増大が問題となってきた。」

(当1b)「【課題を解決するための手段】
【0010】
上記目的を達成するため,本発明は,第1の態様として,第1の誘電体層の一方の面に形成された第1の導体層と,他方の面に形成された第2の導体層とを有する集積回路であって,第1の誘電体層の内部には,第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を構成する第3の導体層が形成されており,第1のインダクタ素子の両端のそれぞれが,第1及び第2のビアホールによって電極パターンと第2の導体層とに接続されることによって,第1から第3の各導体層の間で形成される容量と,第1のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路を提供するものである。」

(当1c)「【発明を実施するための最良の形態】
【0020】
〔第1の実施形態〕
本発明を好適に実施した第1の実施形態について説明する。図1に,本実施形態にかかる集積回路の構成を示す。図1(a)は,パッド電極構造の上面透視図であり(b)は,(a)中の一点鎖線B-B’における断面図である。
誘電体層2内のパッド電極6を構成する導体層5のパターン直下において,各導電体層4a?4eには,スパイラルインダクタを構成する配線が形成されている。さらに,各配線が,配線に沿って形成されたビアホール10b?10eで互いに接続されることにより,一つのインダクタ素子9が構成されている。インダクタ素子9の両端は,それぞれ,ビアホール10a,10fによって,導体層3と導体層5とに接続されている。導体層3と導体層5との間の容量と,インダクタ素子9とが図5に示した公知構造と同様に並列共振することによって,容量の影響が除去される。
【0021】
インダクタ素子9はパッド電極6の直下に内蔵されるため,付加的な領域は必要としない。また,配線はリソグラフィによって形成されるため,所望のインダクタンスLを精度良く得ることができる。
【0022】
また,インダクタ素子9を構成する配線は,メタルの割合を一定に保つダミーメタル7の役割をも果たす。ここで,所望のメタルの割合は,スパイラルインダクタ素子9の配線幅Wと間隙Sとの比で容易に得られる。また,並列共振に必要なインダクタンスLは,WとSとの比を一定に保ったままW(又はS)を増減させることで容易に得られる。
【0023】
このように,本実施形態に係る集積回路は,電極の強度を高く保ったまま寄生容量の増大による伝送特性の悪化を低減できる。」

イ 上記摘記(当1a)-(当1c)の記載から,当業者であれば,本願の当初明細書等に,
(A)多層配線工程中の化学機械研磨による平坦性の低下を防ぐためには,各配線層面内でのメタルの割合を一定に保つ必要があるので,必要な配線に加えて,ダミーメタルと呼ばれる浮遊導体を付加することで配線層内のメタルの割合を一定割合を保つようにしているという背景技術の存在と,
(B)パッド電極6直下においては,ボンディング時の衝撃に耐える強度を確保するため,通常,パッド電極6領域外に比べてダミーメタル7の割合を大きくする必要があるが,ダミーメタル7の影響によって,容量Cが増大し,ミリ波帯等の高周波では,パッド電極6の挿入損失(反射に起因)増大が問題となってきたという課題の認識と,
(C)誘電体層2内のパッド電極6を構成する導体層5のパターン直下において,各導電体層4a?4eに,メタルの割合を一定に保つダミーメタル7の役割をも果たす,スパイラルインダクタを構成する配線を形成するとともに,前記各配線を,配線に沿って形成されたビアホール10b?10eで互いに接続して一つのインダクタ素子9を構成し,前記インダクタ素子9の両端を,それぞれ,ビアホール10a,10fによって,導体層3と導体層5とに接続する構成を含む第1の実施形態の構造によって,前記課題を解決したこと,
すなわち,従来の半導体装置のパッド電極直下に形成されていた,配線層内のメタルの割合を一定割合を保つための「ダミーメタル」と呼ばれる浮遊導体を,当初明細書の実施形態1に記載された発明においては,スパイラルインダクタを構成する配線であり,かつ,メタルの割合を一定に保つダミーメタル7の役割をも果たす配線として形成するとともに,当該配線を,配線に沿って形成されたビアホールで互いに接続して一つのインダクタ素子と成し,前記インダクタ素子の両端を,それぞれ,ビアホールによって,導体層3と導体層5とに接続したことによって,前記課題を解決したことが記載されていることを理解できるといえる。

ウ そして,下記の周知例1の記載からも明らかなように,「ダミーメタル」という技術用語の使用方法として,浮遊していない導体を「ダミーメタル」と呼称する事例があることは技術常識といえる。

・周知例1:特開2006-86299号公報
(周1a)「【請求項1】
電源電圧供給部と,前記電源電圧供給部または接地に接続されるとともに,複数の配線層内に設けられ,且つ格子状に巡らされた電源線とを備えている半導体装置であって,
前記複数の配線層のうち少なくとも1層に設けられ,2箇所以上で前記電源電圧供給部または接地に接続された第1のダミーメタルをさらに備えていることを特徴とする半導体装置。」

エ そうすると,本願の当初明細書の実施形態1に記載された発明における,「スパイラルインダクタを構成する配線であり,かつ,メタルの割合を一定に保つダミーメタル7の役割をも果たす配線」が,本願において解決すべき課題を備えた背景技術において説明された発明における「ダミーメタル」に対応する部材であると,当業者であれば容易に理解することができるといえるから,「ダミーメタル」という技術用語の使用方法として,浮遊していない導体を「ダミーメタル」と呼称する事例があることが技術常識といえることを併せて考慮すれば,本願の当初明細書の実施形態1に記載された発明における,「スパイラルインダクタを構成する配線であり,かつ,メタルの割合を一定に保つダミーメタル7の役割をも果たす配線」を,「メタルの割合を一定に保つダミーメタル」として理解することは自然といえる。

オ すなわち,当初明細書の〔第1の実施形態〕における,「『各導電体層4a?4eには,スパイラルインダクタを構成する配線が形成されている。』,『インダクタ素子9を構成する配線は,メタルの割合を一定に保つダミーメタル7の役割をも果たす。』」との記載は,「前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加された,各配線層内でのメタルの割合を一定に保つようにするダミーメタルであり」という構成を開示するものであると認められるから,補正事項1は,当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。

カ したがって,補正事項1は,当初明細書等に記載された事項の範囲内においてなされたものであるから,特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。

(4)むすび
本件補正は,特許法第17条の2第3項の規定に適合する。

2 本願発明の進歩性についての検討
(1)本願発明
平成26年1月21日に提出された手続補正書による補正は,上記のとおり適法であると認められるので,本願の請求項1に係る発明(以下「本願発明1」という。)は,平成26年1月21日に提出された手続補正書によって補正された明細書,特許請求の範囲及び図面の記載からみて,その特許請求の範囲の請求項1に記載されている事項により特定される次のとおりのものであると認める。

「【請求項1】
第1の誘電体層の一方の面に形成された第1の導体層と,他方の面に形成された第2の導体層とを有する集積回路であって,
前記第1の誘電体層の内部には,前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を構成する第3の導体層が形成されており,
前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加された,各配線層面内でのメタルの割合を一定に保つようにするダミーメタルであり,
前記第1のインダクタ素子の両端のそれぞれが,第1及び第2のビアホールによって前記電極パターンと前記第2の導体層とに接続されることによって,前記第1から第3の各導体層の間で形成される容量と,前記第1のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。」

(2)引用例とその記載事項,及び,引用発明
原査定の拒絶の理由で引用された,本願の出願前に日本国内において頒布された刊行物である下記の引用例1-3には,図面とともに以下の事項が記載されている。

ア 引用例1:特開2002-124638号公報
(1a)「【0002】
【従来の技術】近年,携帯電話やGPS応用装置等の移動体通信機器などが,一般ユーザーにも広く利用されるようになってきており,それらの機器には,半導体集積回路として構成され,その集積回路上で高周波信号が取り扱われるために集積回路内に高周波信号が通過するパッドを備えた半導体装置が多く使用されている。
【0003】このような半導体装置では,通常,回路の入力端あるいは出力端で高周波信号の反射や損失あるいは周波数特性の悪化などが起こりやすく,それらを抑えることができる半導体装置の供給が要求されている。
【0004】以上のような従来の半導体装置について,以下に説明する。
図18は従来の半導体装置におけるパッドの外形図を示すものである。図18において,1はパッド,2はアルミ配線である。また,図19は従来の半導体装置におけるパッドの等価回路モデルである。図19において,1はパッド,3は寄生容量である。
【0005】以上のように構成された半導体装置について,その動作を以下に説明する。
半導体基板K1上に絶縁層(図示せず)を介して形成されたパッド1では,そのパッド1を形成するアルミ金属と半導体基板K1との間に存在する寄生容量3により,パッド1の通過信号として高周波信号(RF信号)のときには,その周波数に反比例して周波数が高くなるほど,寄生容量3のインピーダンスは低下して小さくなり,パッド1のアルミ金属内に流れる信号が,寄生容量3を通じてGNDであるコモン側に流れ込み,アルミ配線2側の信号としては減衰が生じる。
【0006】
【発明が解決しようとする課題】以上のように,従来の半導体装置では,半導体集積回路内に外部と電気的に接続するために形成されたパッドには,半導体基板との間に必ず寄生容量が存在するので,半導体集積回路内に対する入出力信号がパッドを通過するときに,その入出力信号が高周波信号である場合,入出力信号の一部がパッドから寄生容量を介して半導体基板へ流れ込み,アルミ配線側で入出力信号の減衰が生じるという問題点を有していた。
【0007】本発明は,上記従来の問題点を解決するもので,パッドと半導体基板との間に寄生容量が有っても,高周波の入出力信号がパッドを通過するときに,その高周波信号に対してパッドから寄生容量を介した半導体基板への漏えいを防止することができ,パッドへの入出力信号のアルミ配線側での減衰を抑えることができる半導体装置を提供する。
【0008】
【課題を解決するための手段】上記の課題を解決するために本発明の半導体装置は,半導体集積回路内でアルミ配線と外部とを電気的に接続するためにパッドが形成され,そのパッドに高周波信号が通過するよう構成された半導体装置において,前記パッドと前記半導体集積回路のベースとなる半導体基板との間に存在する寄生容量に並列接続され,前記パッドと前記半導体基板との間に位置するように,金属コイルを前記パッドに一体化させて形成し,前記寄生容量とコイルとで,前記高周波信号に対応する共振周波数を有する共振回路を構成したことを特徴とする。
【0009】以上により,パッドと半導体基板との間に存在する寄生容量と,寄生容量と並列に接続されるように形成されたアルミ金属のコイルとにより構成した共振回路の共振周波数を任意に設定し,その共振周波数の入出力信号に対するインピーダンスを上げることができる。」

(1b)「【0021】以下,本発明の一実施の形態を示す半導体装置について,図面を参照しながら具体的に説明する。
(実施の形態1)
本発明の実施の形態1の半導体装置を説明する。
【0022】図1は本実施の形態1の半導体装置におけるパッドの外形図を示し,図2は図1におけるA-A’の断面図を示し,図3は図1におけるB-B’の断面図を示し,図4は本実施の形態1の半導体装置におけるパッドの等価回路モデルを示すものである。
【0023】図1において,11はパッド,12はアルミ配線,13はコイル,14はコンタクト,15は分離層であり,図2において,16は半導体基板,17は絶縁膜,18は保護膜であり,図4において,19は寄生容量である。
【0024】本実施の形態の半導体装置に用いられるパッドは,パッド11と,パッド11から出るアルミ配線12,パッド11の周辺部または下層にアルミ金属で作られたコイル13,アルミ-アルミ間またはアルミ-基板間をつなぐコンタクト14,分離層15,半導体基板16,半導体基板16の表面に選択的に形成される絶縁膜17と,絶縁膜17を含む半導体基板16の表面に形成される保護膜18,パッド11のアルミ金属と半導体基板16との間に存在する寄生容量19から構成される。
【0025】以上のように構成された半導体装置について,その動作を以下に説明する。
まず,パッド11と半導体基板16との間に存在する寄生容量19と,寄生容量19と並列に接続され,アルミ金属で作られたコイル13とにより,図4に示すような共振回路が構成され,この共振回路が有する共振周波数と略同一の周波数を希望周波数として,その周波数の信号がパッド11に対して入出力されパッド11を通過したときには,その信号すなわち希望周波数の信号に対してインピーダンスを上げている。
【0026】以上のように本実施の形態によれば,パッド11と半導体基板16との間に存在する寄生容量19を利用して,パッド11と半導体基板16との間に,パッド11の寄生容量19と並列に,アルミ金属で作られたコイル13を設けることにより,アルミ配線12における希望周波数の信号の減衰を抑えることができる。」

(1c)図1-3は,引用例1に記載された発明の実施の形態1の半導体装置におけるパッドの外形図及び断面図であって,上記摘記(1b)の記載を参酌すれば,これらの図から,
半導体基板16と,
前記半導体基板16の上方に形成された,三層の絶縁膜17からなる積層体と,
前記積層体の上面に形成されたパッド11,及び,前記パッド11から出るアルミ配線12とを有する半導体装置であって,
前記積層体の中央の層の絶縁膜17には,アルミ金属で作られたコイル13が形成されており,
前記コイル13は,前記半導体装置を平面視した場合において,前記パッド11に重ならないように形成されており,
前記コイル13の一端は,アルミ-アルミ間をつなぐコンタクト14によって,前記アルミ配線12と接続されており,
前記コイル13の他端は,アルミ-基板間をつなぐコンタクト14によって,前記パッド11に重ならない位置で基板と接続されることにより,
パッド11と半導体基板16との間に存在する寄生容量19と,前記寄生容量19と並列に接続され,アルミ金属で作られたコイル13とにより,共振回路を構成した,
半導体装置の構造を見て取ることができる。

イ 引用発明
引用例1の上記摘記(1a)-(1c)を総合勘案すれば,引用例1には,以下の発明(以下「引用発明」という。)が記載されていると認められる。

「半導体基板16と,
前記半導体基板16の上方に形成された,三層の絶縁膜17からなる積層体と,
前記積層体の上面に形成されたパッド11,及び,前記パッド11から出るアルミ配線12とを有する半導体装置であって,
前記積層体の中央の層の絶縁膜17には,アルミ金属で作られたコイル13が形成されており,
前記コイル13は,前記半導体装置を平面視した場合において,前記パッド11に重ならないように形成されており,
前記コイル13の一端は,アルミ-アルミ間をつなぐコンタクト14によって,前記アルミ配線12と接続されており,
前記コイル13の他端は,アルミ-基板間をつなぐコンタクト14によって,前記パッド11に重ならない位置で基板と接続されることにより,
パッド11と半導体基板16との間に存在する寄生容量19と,前記寄生容量19と並列に接続され,アルミ金属で作られたコイル13とにより,共振回路を構成した,
半導体装置。」

ウ 引用例2:特開2000-49190号公報
(2a)「【請求項1】ボンドパッドと,
該ボンドパッドの下に配置される集積回路の少なくとも1つの部分と,を含み,
前記部分が少なくとも1つの誘電層と該誘電層に配置されるパターン形成された電導性強化構造とを含むことを特徴とする集積回路。」

(2b)「【0013】本発明によれば,ボンドパッド強化システム及び方法は,ボンドパッドの下の弱い誘電層を強化する手段として実際の集積回路の特定部分を利用し,そのため,ボンディングプロセスで要求される機械力に耐えるのに十分強いシステムを提供する。換言すれば,ボンドパッドは実際の回路の部分上に置かれ,順番に,ボンドパッドに対し損傷させないボンデングのため必要な強化として役立つ。
【0014】好結果の強化は,有限要素の応力のモデル化により開発された以下の一定の規則,及びファインパターン強化構造,いわゆるダミー構造を使用するための一定のガイドラインを設計し製作するこれらの回路部分を要求する。ここで定義されたように,「ダミー」構造という用語は,主に集積回路の一部分であることなく機械的補強の目的のため単にボンドパッドの下に挿入された強化構造のことをいっている。一般に,これらの強化規則は,金属の固体ブロック及び接近して間隔をおいた金属パターンによって覆われた最大領域を制限し,及びまたは非常に多くの最小金属ピッチを明記するだろう。ほとんどの回路設計にとって,これらの規則は金属線幅を50μm以下に,そして金属導線の間の空間を10μm以下に保っている。同様の幾何学のダミーパターンは実際の回路パターンが散在するボンドパッドの下の強化として役立つ。」

(2c)「【0016】
【発明が解決しようとする課題】全体の回路設計のために消費されるシリコン領域を減少させることにより集積回路チップのコストを減少させることが本発明の目的であり,この目的は,ボンドパッド金属の下の誘電層を機械的に強化するためこれらの回路部分の構造強度を同時に活用する間にボンドパッド領域の下に実際の回路の部分を配置することにより(非常に多くの)ボンドパッドの下の領域を利用することを通して成し遂げられる。」

(2d)「【0029】
【発明の実施の形態】本発明は,通常,ボンドパッドと呼ばれる,集積回路の入力/出力(I/O)端末に関する。ここに定義したように,「ボンドパッド」という用語は回路の金属被覆されたI/Oに関する。ボンドパッドは,ワイヤボンディングの金属玉またはリフローアセンブリの半田玉への接点として役立つためにシリコンの真の領域(80X80μm平方から150X150μm平方)の実質領域を要求する。現代の回路では,信号,電源及び設置の必要性が,8から100以上の数に及ぶ非常に多くのボンドパッドを要求し,以前のシリコンの著しい犠牲を引き起こしている。その上更に,ワイヤボンディン及び半田リフローのプロセスはかなりの機械的応力をボンドパッド及びそれらの下にある材料に働かせ,特に絶縁体は微小割れにおびやかされるようになっている。本発明は回路のボンドパッドの領域と強度の両方の問題を解決する。
【0030】本発明の各種実施例を作り使することが後述されているが,本発明は広範囲の特定の情況に具体的に表現可能な多くの適用可能な創意に富んだ概念を提供することが認められるべきである。ここに論じた特定の実施例は本発明を作り使用するための1つの方法を単に例証したものであり,本発明の範囲を設定するものではない。本発明の影響は公知の技術の限界を強調することにより最も容易に認めることができるだろう。
【0031】図1は材料,特に,金属被覆構造の助けでボンドパッドの下の機械的に弱い絶縁体を強化する公知技術のアプローチを示している。図1はここの弱い誘電性材料の大部分を含み収容するための複数の領域12を有する(金属または電導性材料製の)接続または連結された格子構造11を示している。従って,強化構造10は機械的に弱い誘電層への支持及び機械強度を供給し,破断,くぼみ,及びワイヤボンディング,半田付け,または試験により引き起こされる他のボンディング関連及び試験関連の欠陥の事件が実質的に抑圧されるようになっている。
【0032】例として,格子構造11は銅製であってもよい。格子11の壁は0.5μm厚である。格子は80μmの側長13を有する矩形領域を占有している。領域12を充填する誘電材料がより薄い酸化物の上層を有する主としてHSQのスタックである場合には,各領域12は3.0μmの側長14を有する矩形である。各種強化構造は,例えば,複数の接続された構造要素のあり又はなしで,複数の繰り返し構造要素のあり又はなしで,単一層配置または多層スタックにおいて使用される。これらの強化構造は標準の金属被覆のプロセス手順において,またはだSマシーン金属被覆の手順において製作可能である。
【0033】図1に示したもののような金属構造の強化能力と対照的に,ダミー構造は(非常に多くの)ボンドパッドを収容する以前のシリコンを依然として消費し,そのため,シリコンの真の領域を節約する緊急の必要性を扱わない。
【0034】公知技術の欠点は,本発明の好適な実施例を概略的に示す図2の例で示されているように,本発明により排除されている。集積回路の小部分は,それがシリコン基板200とその最初の酸化物201(通常,200から1000nmの範囲の厚さ)の上に作られるように示されている。階層は第1金属層210で始まり,たびたび数種の金属のサンドイッチとなり,例えば,順次,20?40nmの厚さのチタニウム窒化物,300?600nmの厚さの銅をドープしたアルミニウム,20?60nmのチタニウム窒化物である。第1中間階層の誘電層202がその後に続き,それは100?600nmのHSQのスタック製であり,400?700nmの酸化物がそれに続く。階層は金属階層210と類似の構成の第2金属階層220が続き,その後第2中間階層の誘電層203が続き,それはまた機械的に弱い材料HSQを含んでいる。ボンドパッドのための金属階層240に達する前に,しばしば第3(及び第4等)の金属階層230及び第3(及び第4等)の中間階層の誘電体204がある。例証の目的のため,すべて同一の誘電スタックとして示されているが,これはそうする必要はない。
【0035】ここに定義されたように,「階層」という用語は,お互いの最上面に配置され順次処理された絶縁体及びまたは電導層のスタックのことをいっている。層はお互いに整列した特徴を含んでいる。
【0036】通常,誘電層を堆積させるために使用される技術は,化学蒸着,スパッタリング,またはスピンオンプロセスを含んでいる。好適な材料は,シリコン酸化物,シリコン窒化物,酸素窒化物,フッ化珪酸塩ガラス(FSG),ドープされていない珪酸塩ガラス(USG),燐珪酸塩ガラス(PSG),プラズマ発生テトラオルト珪酸塩酸化物(TEOS),及び最近のシリコン含有水素シルセスキオキサン(HSQ),または一様なゲルまたは粉末物質,またはポリイミド及びバリレンのような有機重合体を含んでいる。各材料は適用のためその好適な一定な型を有しており,例えば,シリコン窒化物は水分子による浸透を止め,燐をドープしたガラスはより低いリフロー温度を与え,HSQは非常に低い誘電定数を示している。しかし,しばしば,所望の特性は望まない特性を伴い,それはHSQと構造的及び機械的に弱いゲルであり,重合体は高い温度での重合を要求し,熱的に不安定となってもよい。層の厚さは幅広く(20から1000nmまで)変更可能であるが,通常,ウェーハ直径に亘りかなり均一である。
【0037】ボンドパッド金属層240は通常,400から1000nmの銅をドープしたアルミニウムを含み,それは,しばしば,チタニウム(またはチタニウム窒化物,チタニウムタングステン,タンタル,タンタル窒化物,タンタルシリコン窒化物,タングステン窒化物,またはタングステンシリコン窒化物)の薄い(10から200nm)下層に亘っている。それは,シリコン窒化物またはシリコン酸素窒化物製の水分が浸透しない保護膜205aにより覆われている(通常200から1000nm厚)。保護膜に開けられた窓205b(80から150nm幅)はボンドパッド241の幅を規定し,それは通常,矩形である。ボンドパッドは主に金,銅,またはアルミニウムのボンディングワイヤ(図示せず)の玉または楔を受け取るだろう。ハンダ玉(鉛と錫の幾つかの混合物,図示せず)がボンドパッドに付けられる場合には,耐熱金属の薄膜と貴金属の膜の下金属(図示せず)を最初に受け取らなければならない。
【0038】本発明はボンドパッド領域の下の金属層210,220,及び230のための製作システム及び方法を提供する。図2では,層210は集積回路の部分211,例えば,相互結合,静電気の放電に対する保護構造部分,精密なレジスタ,コンデンサ及びインダクタを含んでいる。これらの回路部分211はボンドパッドの幅の部分だけを占有し,従って,層210は,図1で説明されているように回路パターンから電気的に絶縁された強化ダミー構造の部分212を含んでいる。電気的バイアスの理由のため,回路部分の幾つかの部分は拡散したモート214への電気的接続213またはシリコンン基板への他の接続215を有していてもよい。
【0039】図2の金属層220は集積回路の他の部分221a及び221bを含んでいる。例としては,また相互コネクタ,静電気放電に対する保護構造部分,精密レジスタ,コンデンサ及びインダクタを含んでいる。部分211及び221の合計がボンドパッド241の全体の領域に加えられることに注意が払われている。そのため,ボンドパッド241が能動回路上に配置され更なるシリコンの真の領域を消費しないことを述べることができる。回路部分211と221aと221bの間に任意の電気接続222があってもよい。金属層220の残りは図1に説明されているような強化ダミー構造223を含んでいる。
【0040】ボンドパッドの全体領域が回路部分上に配置されていない本発明の別の実施例が図6で説明されている。
【0041】図2の実施例では,金属層230は完全に強化ダミー構造231製であり,例えば,図1で説明されているように,接続された格子構造であってもよい。例として,集積回路の金属被覆技術がダマシーンプロセスを要求する場合には,その後,層230は最初に誘電材料を堆積させることにより製作され,通常使用される技術は化学蒸着,スパッタリング,またはスピンオンプロセスを含んでいる。好適な材料は上述したものであり,機械的に弱いHSQを含んでいる。開口部または溝はこの層にエッチングされ,通常使用される技術はスパッタエッチング,及びプラズマエッチングを含んでいる。通常,マスクがこのプロセスのため使用されるので,そのように作られた開口部の幅はファイン外形サイズ及びファイン線ピッチの方に向かう半導体産業界の傾向に従っている。開口部の幅は線のため約100から600nm以上まで変動し,線間の貯留層のため40から150μmまで変動する。
【0042】次に,適正な導体,半導体,または(しばしば,2%までの銅と1%のシリコンでドープされた)アルミニウムや銅のような金属が全体の表面上に(通常,スパッタリング,電気めっき,またはスパッタされた種層上に化学蒸着することにより)堆積され,開口部/溝を一様に充填し,表面の残部上に幾つかのブランケットを形成する。他の電導性材料の例は,アルミニウム層が後に続くチタニウム/チタニウム窒化物のスタック製の最下層を含んでいる。銅が使用される場合には,磨かれるスタックは通常,タンタル窒化物及び電気めっきされた銅が後に続くスパッタされた銅から構成されている。その後,ブランケットはこすって磨くことにより注意深く除去され,交互の誘電部分と金属部分の平坦面を均一に発生させる。誘電部分と金属部分の間の境界は明確に定義され,最も近い隣接部分に侵害するどちらの種類の疑似材料もない。
【0043】一方,集積回路の金属被覆技術が従来の金属被覆プロセスを要求する場合には,その後,図2の層230が最初に金属層を堆積することにより製作されるだろう。開口部,または貯留層はその後,金属層にエッチングされ,誘電材料で充填される。誘電材料が半粘性で開口部/貯留層を充填するためスピンオン技術を可能にする時,開口部の大きさは半粘性の誘電性材料により充填するプロパー(proper)を確実にするのに十分な大きさを有している。充填プロセスでは,半粘性の材料は開口部の壁でメニスカスを形成している。更に,誘電体の薄膜は開口部間の金属面の残部に堆積されている。従って,結果としての表面は一様に平坦ではなく,疑似の誘電性材料が開口部の外部の金属面に残っている。」

エ 引用例3:特開2000-323651号公報
(3a)「【0002】
【従来の技術】
従来より,高周波用デバイスでは,基板抵抗の発生するノイズを減少させることにより,デバイス全体の雑音特性を向上させることが重要な要素の一つとなっている。この目的のために,パッド電極下に層間絶縁膜を挟んでシリサイド層を設けた構造が用いられている。
【0003】
例えば,文献「Bonding pad models for Silicon VLSI technologies and their effects on the Noise Figure of RF NPNs.」(IEEE MTT-S digest, 1994 , pp.1179-1182)には,図8(a)に示すような,パッド電極115a下に層間絶縁膜113を挟んでポリシリコンシリサイド層108を設けた構造が開示されている。この構造によれば,ポリシリコンシリサイド層108がボンディングワイヤ119により直接接地されているため,シリコン基板101の抵抗が発生するノイズの影響を無くすことができる。」

(3)本願発明1と引用発明との対比
引用発明の「三層の絶縁膜17からなる積層体」,「前記積層体の上面に形成されたパッド11,及び,前記パッド11から出るアルミ配線12」,「パッド11」,「アルミ金属で作られたコイル13」及び「コンタクト14」は,それぞれ,本願発明1の「第1の誘電体層」,「第1の誘電体層の一方の面に形成された第1の導体層」,「第1の導体層に形成された信号入出力用電極パターン」,「第1のインダクタ素子を構成する第3の導体層」及び「ビアホール」に相当する。

すなわち,本願発明1と引用発明の一致点と相違点は以下のとおりとなる。
<一致点>
「第1の誘電体層の一方の面に形成された第1の導体層を有する集積回路であって,
前記第1の誘電体層の内部には,第1のインダクタ素子を構成する第3の導体層が形成されており,
前記第1のインダクタ素子の両端のそれぞれが,第1及び第2のビアホールによって接続されることによって,並列共振回路を形成している集積回路。」

<相違点>
・相違点1:本願発明1では,「前記第1の誘電体層の内部には,前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を構成する第3の導体層が形成されており,前記第3の導体層は,前記集積回路の配線層を構成する配線に加えて付加された,各配線層面内でのメタルの割合を一定に保つようにするダミーメタルであ」るのに対して,引用発明では,「前記積層体の中央の層の絶縁膜17には,アルミ金属で作られたコイル13が形成されており,前記コイル13は,前記半導体装置を平面視した場合において,前記パッド11に重ならないように形成されて」いる点。

・相違点2:本願発明1が,第1の誘電体層の他方の面に形成された「第2の導体層」を有するのに対して,引用発明では,このような部材が特定されていない点。

・相違点3:本願発明1では,第1のインダクタ素子の一端が,第1のビアホールによって「電極パターン」と接続されるのに対して,引用発明では,コイル13の一端は,アルミ-アルミ間をつなぐコンタクト14によって,「アルミ配線12」と接続されている点。

・相違点4:本願発明1では,第1のインダクタ素子の他端が,第2のビアホールによって「第2の導体層」と接続されるのに対して,引用発明では,コイル13の他端は,アルミ-基板間をつなぐコンタクト14によって,「基板」と接続されている点。

・相違点5:本願発明1では,第1から第3の各導体層の間で形成される容量と,前記第1のインダクタ素子とが並列共振回路を形成しているのに対して,引用発明では,パッド11と半導体基板16との間に存在する寄生容量19と,前記寄生容量19と並列に接続され,アルミ金属で作られたコイル13とにより,共振回路を構成した点。
すなわち,本願発明1では,第1導体層と第2導体層間の容量に加えて,第1導体層と第3導体層間の容量,及び,第2導体層と第3導体層間の容量を含めた容量と,第1のインダクタ素子とが並列共振回路を形成しているのに対して,引用発明では,アルミ金属で作られたコイル13と他のパッド等との間に形成される容量の扱いについて明示されていない点。

(4)相違点についての判断
・相違点1について
ア 引用例2の上記摘記(2a)-(2d)の記載に照らして,当業者であれば,引用例2の上記摘記(2a)に「ボンドパッドと,該ボンドパッドの下に配置される集積回路の少なくとも1つの部分と,を含み,前記部分が少なくとも1つの誘電層と該誘電層に配置されるパターン形成された電導性強化構造とを含むことを特徴とする集積回路。」という発明が記載されていることが,また,上記摘記(2c)及び(2d)には,上記摘記(2a)に記載された発明によって解決しようとする課題,及び,実施の形態が開示されていると理解できる。

イ そして,上記摘記(2d)には「【0038】本発明はボンドパッド領域の下の金属層210,220,及び230のための製作システム及び方法を提供する。図2では,層210は集積回路の部分211,例えば,相互結合,静電気の放電に対する保護構造部分,精密なレジスタ,コンデンサ及びインダクタを含んでいる。これらの回路部分211はボンドパッドの幅の部分だけを占有し,従って,層210は,図1で説明されているように回路パターンから電気的に絶縁された強化ダミー構造の部分212を含んでいる。」ことが,また,上記摘記(2b)には「【0014】好結果の強化は,有限要素の応力のモデル化により開発された以下の一定の規則,及びファインパターン強化構造,いわゆるダミー構造を使用するための一定のガイドラインを設計し製作するこれらの回路部分を要求する。ここで定義されたように,「ダミー」構造という用語は,主に集積回路の一部分であることなく機械的補強の目的のため単にボンドパッドの下に挿入された強化構造のことをいっている。」ことが記載されている。

ウ そうすると,当業者であれば,引用例2に,
集積回路のボンドパッドの下に,
「例えば,相互結合,静電気の放電に対する保護構造部分,精密なレジスタ,コンデンサ及びインダクタを含む集積回路の少なくとも1つの部分」と,
「有限要素の応力のモデル化により開発された以下の一定の規則,及びファインパターン強化構造,いわゆるダミー構造を使用するための一定のガイドラインにより設計し製作された,主に集積回路の一部分であることなく機械的補強の目的のため単にボンドパッドの下に挿入された強化構造である電導性強化構造」とを,
配置することによって,
上記摘記(2c)に記載された「全体の回路設計のために消費されるシリコン領域を減少させることにより集積回路チップのコストを減少させる」という課題を解決した発明が記載されていることを理解できるといえる。

エ 一方,引用例1の上記摘記(1b)の記載からも明らかなように,集積回路内に高周波信号が通過するパッドを備えた半導体装置では,通常,回路の入力端あるいは出力端で高周波信号の反射や損失あるいは周波数特性の悪化などが起こりやすく,それらを抑えることができる半導体装置の供給が要求されていること,及び,従来の半導体装置では,半導体集積回路内に外部と電気的に接続するために形成されたパッドには,半導体基板との間に必ず寄生容量が存在するので,半導体集積回路内に対する入出力信号がパッドを通過するときに,その入出力信号が高周波信号である場合,入出力信号の一部がパッドから寄生容量を介して半導体基板へ流れ込み,アルミ配線側で入出力信号の減衰が生じるという問題点を有していたことを,本願の出願時の技術常識として認めることができる。

オ そして,引用例2に記載された半導体装置は,集積回路のボンドパッドの下に,「例えば,相互結合,静電気の放電に対する保護構造部分,精密なレジスタ,コンデンサ及びインダクタを含む集積回路の少なくとも1つの部分」と,「有限要素の応力のモデル化により開発された以下の一定の規則,及びファインパターン強化構造,いわゆるダミー構造を使用するための一定のガイドラインにより設計し製作された,主に集積回路の一部分であることなく機械的補強の目的のため単にボンドパッドの下に挿入された強化構造である電導性強化構造」とを配置する構造を備えた半導体装置なのであるから,仮に,引用例2に記載された半導体装置の前記ボンドパッドが,引用例1に記載されるような高周波信号が通過するパッドであったとすると,当該ボンドパッドと,このボンドパッドの下に配置された「例えば,相互結合,静電気の放電に対する保護構造部分,精密なレジスタ,コンデンサ及びインダクタを含む集積回路の少なくとも1つの部分」及び「有限要素の応力のモデル化により開発された以下の一定の規則,及びファインパターン強化構造,いわゆるダミー構造を使用するための一定のガイドラインにより設計し製作された,主に集積回路の一部分であることなく機械的補強の目的のため単にボンドパッドの下に挿入された強化構造である電導性強化構造」との間に形成される寄生容量による信号の減衰という不都合が生じることが容易に想定されるところ,引用例2には,前記不都合についての記載も示唆も認められないから,引用例2に記載された半導体装置は,引用例1に記載されるような高周波信号が通過するパッドを備えた半導体装置を前提としたものではないと理解することが自然といえる。

カ そうすると,引用発明と引用例2に記載された発明とは,回路の入力端あるいは出力端で高周波信号の反射や損失あるいは周波数特性の悪化などが起こりやすい高周波信号が通過するパッドを備えた半導体装置であるか否かという点において,その発明の属する技術分野を異にするといえる。
また,単純に,引用発明と,引用例2に記載された発明の,ボンドパッドの下に「例えば,相互結合,静電気の放電に対する保護構造部分,精密なレジスタ,コンデンサ及びインダクタを含む集積回路の少なくとも1つの部分」及び「有限要素の応力のモデル化により開発された以下の一定の規則,及びファインパターン強化構造,いわゆるダミー構造を使用するための一定のガイドラインにより設計し製作された,主に集積回路の一部分であることなく機械的補強の目的のため単にボンドパッドの下に挿入された強化構造である電導性強化構造」を配置するという技術的特徴を組み合わせることは,パッドと半導体基板との間の寄生容量を増やし,入出力信号の減衰につながることが容易に予測されるから,当業者が,引用発明に,引用例2に記載された発明を組み合わせることには,阻害事由があるといえる。

キ したがって,引用発明に引用例2に記載された発明を組み合わせることは,当業者が容易に想到し得たことであるとは認められない。

ク また,仮に,引用発明と引用例2に接した当業者が,引用例2の上記摘記(2c)に記載された,「全体の回路設計のために消費されるシリコン領域を減少させることにより集積回路チップのコストを減少させる」という動機に基づいて,引用発明と引用例2に記載された発明とを組み合わせることに思い至ったとしても,両者から導き出される構造は,高々,
パッド11の下に,
アルミ金属で作られたコイル13と,
「有限要素の応力のモデル化により開発された以下の一定の規則,及びファインパターン強化構造,いわゆるダミー構造を使用するための一定のガイドラインにより設計し製作された,主に集積回路の一部分であることなく機械的補強の目的のため単にボンドパッドの下に挿入された強化構造である電導性強化構造」とを配置する,
集積回路。
という程度に留まるものと認められる。

ケ すなわち,引用例2には,「各配線層面内でのメタルの割合を一定に保つようにするダミーメタル」についての記載はなく,また,示唆も認められない。
なお,引用例2には「ダミー構造」との記載はあるが,上記摘記(2b)で定義されているように,「「ダミー」構造という用語は,主に集積回路の一部分であることなく機械的補強の目的のため単にボンドパッドの下に挿入された強化構造のことをいっている。」のであり,また,「有限要素の応力のモデル化により開発された以下の一定の規則,及びファインパターン強化構造,いわゆるダミー構造を使用するための一定のガイドラインを設計し製作するこれらの回路部分を要求する。」のであるから,引用例2の「ダミー構造」が,「各配線層面内でのメタルの割合を一定に保つように」設計し製作されているとは認めることはできない。したがって,引用例2の「ダミー構造」と,本願発明1の「ダミーメタル」とは,異なる部材といえる。

コ したがって,仮に,引用発明と引用例2に記載された発明とを組み合わせることができたとしても,引用発明の「アルミ金属で作られたコイル13」を,「集積回路の配線層を構成する配線に加えて付加された,各配線層面内でのメタルの割合を一定に保つようにするダミーメタル」で形成することに,当業者が容易に想到し得たとは認められない。

サ なお,上記引用例3には,上記相違点1に相当する事項が記載されているとは認められないから,上記引用例3に記載された事項を併せて検討しても,上記相違点1は容易に想到し得たものとは認められない。

シ すなわち,引用発明において,上記相違点1について,本願発明1の構成を採用することは当業者にとって容易であったとは認めることができない。

ス したがって,他の相違点について検討するまでもなく,本願発明1は,引用例1-3に記載された発明に基いて,当業者が容易に発明をすることができたとはいえない。

(5)請求項2-10に係る発明について
本願の請求項2-10に係る発明は,いずれも上記相違点1を発明特定事項として含む発明であるところ,本願発明1が,上記のように,上記相違点1について,本願発明1の構成を採用することが,当業者にとって容易であったとは認めることができないのであるから,本願の請求項2-10に係る発明も,本願発明1と同様に,引用例1-3に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない。

第5 むすび
以上のとおり,本願発明1及び本願の請求項2-10に係る発明はいずれも,引用例1-3に記載された発明に基いて,当業者が容易に発明をすることができたものとすることができないから,原査定の理由によっては,本願を拒絶することはできない。

また,他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2014-02-12 
出願番号 特願2007-42888(P2007-42888)
審決分類 P 1 8・ 561- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 今井 聖和  
特許庁審判長 松本 貢
特許庁審判官 加藤 浩一
西脇 博志
発明の名称 集積回路  
代理人 机 昌彦  
代理人 下坂 直樹  
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