ポートフォリオを新規に作成して保存 |
|
|
既存のポートフォリオに追加保存 |
|
PDFをダウンロード |
審決分類 |
審判 査定不服 5項独立特許用件 取り消して特許、登録 G11C 審判 査定不服 2項進歩性 取り消して特許、登録 G11C |
---|---|
管理番号 | 1286198 |
審判番号 | 不服2013-14936 |
総通号数 | 173 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2014-05-30 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2013-08-02 |
確定日 | 2014-04-17 |
事件の表示 | 特願2010-522888「冗長性を有するセンス増幅器」拒絶査定不服審判事件〔平成21年 3月 5日国際公開、WO2009/029097、平成22年12月 9日国内公表、特表2010-538406、請求項の数(10)〕について、次のとおり審決する。 |
結論 | 原査定を取り消す。 本願の発明は、特許すべきものとする。 |
理由 |
第1.手続の経緯 本願は、平成19年8月29日を国際出願日とする出願であって、平成22年6月28日に手続補正書が提出され、平成24年6月22日付けの拒絶理由通知に対して、同年9月27日に意見書が提出されると共に手続補正書が提出されたが、平成25年3月29日付けで拒絶査定がなされた。 これに対して、同年8月2日に拒絶査定を不服とする審判の請求がなさるとともに手続補正書が提出され、同年11月25日付けの審尋に対して、平成26年2月26日に回答書が提出されたものである。 第2.平成25年8月2日付けでなされた手続補正について 1.補正の内容 平成25年8月2日に提出された手続補正書によりなされた手続補正(以下「本件補正」という。)は、平成24年9月27日に提出された手続補正書によりなされた手続補正で補正された特許請求の範囲の記載を補正するものであって、その内容は以下のとおりである。 (1)補正事項1 補正前の請求項1における「前記第1の検出要素に対して冗長な第2の検出要素と、」との記載を、「前記第1の検出要素に実質的に整合しかつそれに対して冗長な第2の検出要素と、」と補正する。 (2)補正事項2 補正前の請求項1における「前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第1の検出要素と前記第2の検出要素を切り替えるように構成されたスイッチ回路と」を「含み、」との記載を、「前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第1の検出要素と前記第2の検出要素を切り替えるように構成されたスイッチ回路と、」を「含み、」と補正する。 (3)補正事項3 補正前の請求項9における「前記第1の検出要素に対して冗長な第2の検出要素と、」との記載を、「前記第1の検出要素に実質的に整合しかつそれに対して冗長な第2の検出要素と、」と補正する。 (4)補正事項4 補正前の請求項9における「前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第1の検出要素と前記第2の検出要素を切り替えるように構成されたスイッチ回路と」を「含み、」との記載を、「前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第1の検出要素と前記第2の検出要素を切り替えるように構成されたスイッチ回路と、」を「含み、」と補正する。 (5)補正事項5 補正前の請求項10における「前記センス増幅器内に、前記第1の検出要素に対して冗長である第2の検出要素を設けるステップと、」との記載を、「前記センス増幅器内に、前記第1の検出要素に実質的に整合しかつそれに対して冗長である第2の検出要素を設けるステップと、」と補正する。 (6)補正事項6 補正前の請求項10における「前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第1の検出要素と前記第2の検出要素を切り替えるステップと」を「含み、」との記載を、「前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第1の検出要素と前記第2の検出要素を切り替えるステップと、」を「含み、」と補正する。 2.新規事項の追加の有無及び補正の目的 (1)補正事項1について ア.補正事項1は、補正前の請求項1における、「前記第1の検出要素に対して冗長な第2の検出要素」という記載を、「前記第1の検出要素に実質的に整合しかつそれに対して冗長な第2の検出要素」と補正して、前記「第1の検出要素」と前記「第2の検出要素」の関係を「実質的に整合し」ている場合に限定するものである。 よって、補正事項1の補正は、特許法第17条の2第5項第2号に規定する特許請求の範囲の減縮を目的とするものに該当する。 イ.そして、補正事項1の補正は、本願の願書に最初に添付した明細書における、【請求項3】の「前記第2の検出要素が、前記センス増幅器の前記差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された前記差分信号を受け取るように構成されている第2の差動入力段を含み、前記第2の差動入力段が、前記第1の差動入力段に実質的に整合しかつそれに対して冗長であり、」との記載及び段落【0029】の「第1の差動入力段206におけるデバイスN0およびN1のように、デバイスN4およびN5は、オフセットを最小にするように互いに整合する。この点で、第1の差動入力段206および第2の差動入力段212は、互いに実質的に同じであることが好ましい。」との記載に基づいていると認められる。 したがって、補正事項1の補正は、本願の願書に最初に添付した明細書、特許請求の範囲または図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものとすることはできない。 よって、補正事項1の補正は、特許法第17条の2第3項の規定に適合する。 (2)補正事項2について ア.補正事項2は、補正前の請求項1における「スイッチ回路と」を「含み、」という記載を、「スイッチ回路と、」を「含み、」と補正するものであるから、特許法第17条の2第5項第4号に規定する明りょうでない記載の釈明を目的とするものに該当する。 イ.そして、補正事項2の補正が、本願の願書に最初に添付した明細書、特許請求の範囲または図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものとすることはできないことは明らかであるから、補正事項2の補正は、特許法第17条の2第3項の規定に適合する。 (3)補正事項3について ア.補正事項3は、補正前の請求項9における「前記第1の検出要素に対して冗長な第2の検出要素と、」という記載を、「前記第1の検出要素に実質的に整合しかつそれに対して冗長な第2の検出要素と、」と補正して、前記「第1の検出要素」と前記「第2の検出要素」の関係を「実質的に整合し」ている場合に限定するものである。 よって、補正事項3の補正は、特許法第17条の2第5項第2号に規定する特許請求の範囲の減縮を目的とするものに該当する。 イ.そして、補正事項3の補正は、本願の願書に最初に添付した明細書における、【請求項3】の「前記第2の検出要素が、前記センス増幅器の前記差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された前記差分信号を受け取るように構成されている第2の差動入力段を含み、前記第2の差動入力段が、前記第1の差動入力段に実質的に整合しかつそれに対して冗長であり、」との記載及び段落【0029】の「第1の差動入力段206におけるデバイスN0およびN1のように、デバイスN4およびN5は、オフセットを最小にするように互いに整合する。この点で、第1の差動入力段206および第2の差動入力段212は、互いに実質的に同じであることが好ましい。」との記載に基づいていると認められる。 したがって、補正事項3の補正は、本願の願書に最初に添付した明細書、特許請求の範囲または図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものとすることはできない。 よって、補正事項3の補正は、特許法第17条の2第3項の規定に適合する。 (4)補正事項4について ア.補正事項4は、補正前の請求項9における「スイッチ回路と」を「含み、」という記載を、「スイッチ回路と、」を「含み、」と補正するものであるから、特許法第17条の2第5項第4号に規定する明りょうでない記載の釈明を目的とするものに該当する。 イ.そして、補正事項4の補正が、本願の願書に最初に添付した明細書、特許請求の範囲または図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものとすることはできないことは明らかであるから、補正事項4の補正は、特許法第17条の2第3項の規定に適合する。 (5)補正事項5について ア.補正事項5は、補正前の請求項10における「前記センス増幅器内に、前記第1の検出要素に対して冗長である第2の検出要素を設けるステップと、」という記載を、「前記センス増幅器内に、前記第1の検出要素に実質的に整合しかつそれに対して冗長である第2の検出要素を設けるステップと、」と補正して、前記「第1の検出要素」と前記「第2の検出要素」の関係を「実質的に整合し」ている場合に限定するものである。 よって、補正事項5の補正は、特許法第17条の2第5項第2号に規定する特許請求の範囲の減縮を目的とするものに該当する。 イ.そして、補正事項5の補正は、本願の願書に最初に添付した明細書における、【請求項3】の「前記第2の検出要素が、前記センス増幅器の前記差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された前記差分信号を受け取るように構成されている第2の差動入力段を含み、前記第2の差動入力段が、前記第1の差動入力段に実質的に整合しかつそれに対して冗長であり、」との記載及び段落【0029】の「第1の差動入力段206におけるデバイスN0およびN1のように、デバイスN4およびN5は、オフセットを最小にするように互いに整合する。この点で、第1の差動入力段206および第2の差動入力段212は、互いに実質的に同じであることが好ましい。」との記載に基づいていると認められる。 したがって、補正事項5の補正は、本願の願書に最初に添付した明細書、特許請求の範囲または図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものとすることはできない。 よって、補正事項5の補正は、特許法第17条の2第3項の規定に適合する。 (6)補正事項6について ア.補正事項6は、補正前の請求項10における「ステップと」を「含み、」という記載を、「ステップと、」を「含み、」と補正するものであるから、特許法第17条の2第5項第4号に規定する明りょうでない記載の釈明を目的とするものに該当する。 イ.そして、補正事項6の補正が、本願の願書に最初に添付した明細書、特許請求の範囲または図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものとすることはできないことは明らかであるから、補正事項6の補正は、特許法第17条の2第3項の規定に適合する。 (7)新規事項の追加の有無及び補正の目的の検討のまとめ 以上のとおりであるから、本件補正は、特許法第17条の2第3項及び第5項の規定に適合する。 3.独立特許要件 以上のとおり、本件補正は、特許法17条の2第5項第2号に規定する特許請求の範囲の減縮を目的とする補正を包含している。 そこで、この特許請求の範囲の減縮を目的とする補正がなされた請求項に係る発明が、特許出願の際独立して特許を受けることができるものであるかどうかを検討する。 (1)補正発明 特許請求の範囲の減縮を目的とする補正がなされた、請求項1に係る発明、前記請求項1を引用する請求項2に係る発明、請求項9に係る発明、及び、請求項10に係る発明(以下、これらの発明を、それぞれ、「補正発明1」、「補正発明2」、「補正発明9」及び「補正発明10」という。)は、本件補正後の特許請求の範囲の請求項1、2、9及び10に記載した事項により特定される、それぞれ、以下のとおりのものである。 ア.補正発明1 「 【請求項1】 センス増幅器であって、 第1の検出要素と、 前記第1の検出要素に実質的に整合しかつそれに対して冗長な第2の検出要素と、 前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第1の検出要素と前記第2の検出要素を切り替えるように構成されたスイッチ回路と、 を含み、 前記第1の検出要素及び前記第2の検出要素の双方は、前記センス増幅器において実質的に同じ機能を実行するように構成され、 前記スイッチ回路は、前記第1の検出要素と前記第2の検出要素の間を切り替える際に、一方の前記検出要素を他方の前記検出要素に置き換える、センス増幅器。」 イ.補正発明2 「 【請求項2】 前記第1の検出要素が、前記センス増幅器の差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された差分信号を受け取るように構成されている第1の差動入力段を含み、 前記第2の検出要素が、前記センス増幅器の前記差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された前記差分信号を受け取るように構成されている第2の差動入力段を含み、前記第2の差動入力段が、前記第1の差動入力段に実質的に整合しかつそれに対して冗長であり、 前記スイッチ回路が、前記第1および第2の差動入力段に接続された制御回路を含み、前記制御回路が、前記第1および第2の差動入力段の一方を、前記制御回路に供給された少なくとも1つの制御信号の関数として選択的にイネーブルするよう機能し、前記少なくとも1つの制御信号が、前記センス増幅器の前記オフセットが前記所定の量よりも大きいかどうかの関数である、 請求項1に記載のセンス増幅器。」 ウ.補正発明9 「 【請求項9】 複数のメモリ・セルを含むメモリ・アレイと、 前記メモリ・アレイ内の前記メモリ・セルのうちの少なくとも1つの論理状態を選択的に読み出すための、前記メモリ・アレイに接続された少なくとも1つのセンス増幅器と、 を含み、前記該少なくとも1つのセンス増幅器が、 第1の検出要素と、 前記第1の検出要素に実質的に整合しかつそれに対して冗長な第2の検出要素と、 前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第1の検出要素と前記第2の検出要素を切り替えるように構成されたスイッチ回路と、 を含み、 前記第1の検出要素及び前記第2の検出要素の双方は、前記センス増幅器において実質的に同じ機能を実行するように構成され、 前記スイッチ回路は、前記第1の検出要素と前記第2の検出要素の間を切り替える際に、一方の前記検出要素を他方の前記検出要素に置き換える、電子システム。」 エ.補正発明10 「 【請求項10】 センス増幅器内のオフセットを低減する方法であって、 前記センス増幅器内に第1の検出要素を設けるステップと、 前記センス増幅器内に、前記第1の検出要素に実質的に整合しかつそれに対して冗長である第2の検出要素を設けるステップと、 前記センス増幅器のオフセットを決定するステップと、 前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第1の検出要素と前記第2の検出要素を切り替えるステップと、 を含み、 前記第1の検出要素及び前記第2の検出要素の双方は、前記センス増幅器において実質的に同じ機能を実行するように構成され、 前記スイッチ回路は、前記第1の検出要素と前記第2の検出要素の間を切り替える際に、一方の前記検出要素を他方の前記検出要素に置き換える、方法。」 (2)引用された刊行物 原査定の根拠となった拒絶理由通知において引用された刊行物は以下のとおりである。 1.特開平06-097389号公報(以下「引用例1」という。) 2.特開平04-356792号公報(以下「引用例2」という。) (2-1)引用例1の記載事項及び引用発明 ア.引用例1には、「半導体集積回路」(発明の名称)について、図1?図4とともに、以下の記載がある(下線は、参考のため、当審において付した。以下、同様。)。 a.「【0001】 【産業上の利用分野】本発明は、センスアンプを有する半導体集積回路に関し、特に、出力電圧が記憶データに応じた電圧の印加されるトランジスタと基準電圧の印加されるトランジスタとの相互インダクタンスの比によって決定される型のセンスアンプを1乃至複数個有する半導体集積回路に関する。」 b.「【0002】 【従来の技術】この種従来のセンスアンプは、図3に示されるように、制御信号入力端子CNTに、入力端子が接続されたインバータIV1と、第1の入力端子が制御信号入力端子CNTに、第2の入力端子がデータ入力端子D_(IN)に接続された2入力NORゲートNRと、ゲートがインバータIV1の出力端子に、ソースが電源V_(DD)に、ドレインが節点N1に接続された第1のpチャネルトランジスタQp1と、ゲートとドレインが節点N1に、ソースが電源V_(DD)に接続された第2のpチャネルトランジスタQp2と、ゲートが節点N1に、ソースが電源V_(DD)に、ドレインが出力端子D_(OUT )に接続された第3のpチャネルトランジスタQp3と、ゲートが2入力NORゲートNRの出力端子に、ソースがデータ入力端子D_(IN)に、ドレインが節点N1に接続された第1のnチャネルトランジスタQn1と、ゲートが基準電圧入力端子REFに、ドレインが出力端子D_(OUT )に接続され、ソースが接地された第2のnチャネルトランジスタQn2と、により構成されている。」 c.「【0003】次に、この従来例の動作についてそのタイミングタチャートである図4を参照して説明する。メモリに格納されたデータを読み出す場合、まず制御信号入力端子CNTをハイレベルとする(時刻t_(1) )。これにより、2入力NORゲートの出力端子の接続された節点N2と、インバータIV1の出力端子の接続された節点N3はローレベルとなり、トランジスタQn1はオフし、トランジスタQp1はオンする。 【0004】次に、制御信号入力端子CNTにローレベルの信号を入力する(時刻t_(2) )。このとき、メモリセルにつながるデータ入力端子D_(IN)に加えられる信号がローレベルであるものとすると、節点N2はハイレベルとなりトランジスタQn1はオンする。また節点N3がハイレベルとなるため、トランジスタQp1はオフし、節点N1は電源電位V_(DD)よりも十分低い電位となる。ここで、基準電圧入力端子REFの電位をnチャネルトランジスタQn2がオンできる程度に高くしておくと、トランジスタQp3とトランジスタQn2がオンする。従って、出力端子D_(OUT) の電位は両トランジスタの相互コンダクタンスにより決定される。そして、データ入力端子D_(IN)にローレベルの信号が入力されているとき、節点N1の電位がトランジスタQp3を強くオンさせる低電位になるため、出力端子D_(OUT) の電位はハイレベルとなる。 【0005】時刻t_(3) において、制御信号入力端子CNTに印加される信号が再びハイレベルとなり、センスアンプの状態は時刻t1 の場合と同様になる。 【0006】続いて、時刻t_(4 )において制御信号入力端子CNTに加わる信号がローレベルとなると、節点N3はハイレベルとなりトランジスタQp1はオフする。ここで、データ入力端子D_(IN)での信号がハイレベルであるものとすると節点N2の電位はローレベルとなってトランジスタQn1はオフする。その結果、節点N1の電位はトランジスタQp2のしきい値電圧をV_(T )として、V_(DD)-|V_(T )|となる。この電圧はトランジスタQp3を弱くオンさせる。一方、ゲートに基準電圧が与えられているトランジスタQn2は比較的低抵抗でオンしている。従って、トランジスタQp3とトランジスタQn2の相互コンダクタンスの比で決定される出力端子D_(OUT )の電位はローレベルとなる。 【0007】以上のように、センスアンプの出力端子D_(OUT )の電位は、pチャネルトランジスタQp3と、nチャネルトランジスタQn2の相互コンダクタンスの比により決定されるので、これらのトランジスタのゲート長、ゲート幅は、ハイレベルおよびローレベルの出力値が所定値となるサイズに設定される。そして、メーカ側では、保証動作電源電圧下に渡ってセンスアンプの正常動作を保証しなければならない。」 d.「【0008】 【発明が解決しようとする課題】上述した従来の半導体集積回路では、拡散工程でのイオン注入や熱処理のばらつきによりトランジスタの相互コンダクタンスが設定値からずれるため、センスアンプが正常動作する電源電圧範囲が変化する。その結果、保証電源電圧の範囲内でのセンスアンプの正常動作を担保できなくなるという問題が起こる。 【0009】 【課題を解決するための手段】本発明の半導体集積回路は、読み出すべきメモリセルの記憶データに応じた電圧が印加される第1のトランジスタ(Qp_(3 ))と、前記第1のトランジスタと直列に接続され、ゲートに基準電圧が印加される第2のトランジスタとを備えたセンスアンプを1乃至複数個有するものであって、そして前記第1または第2のトランジスタは互いに異なるサイズの複数のトランジスタ(Qn_(21)、Qn_(22)、Qn_(23))の中から選択されたものである。」 e.「【0010】 【実施例】次に、本発明の実施例について図面を参照して説明する。図1の(a)は、本発明の第1の実施例を示す回路図であり、図1の(b)はそのチップ上での部分レイアウト図である。図1の(a)において、図4の従来例の部分と同等の部分には同一の符号が付されているので、重複した説明は省略する。 【0011】本実施例では、nチャネルトランジスタQn2に代え、3つのnチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)が、出力端子D_(OUT )とグランド間に並列接続されている。これらのトランジスタのゲートにはテスト回路10から基準電圧が与えられる。 【0012】図1の(b)は、トランジスタQn_(21)?Qn_(23)の部分のレイアウト図である。同図において、11はドレイン配線11a?11cを有する出力配線、12は接地配線、13a?13cはゲート電極、14a?14cは、ソース・ドレインを構成する拡散層である。 【0013】本実施例では、3つのトランジスタQn_(21)、Qn_(22)、Qn_(23)の中からいずれか一つを選択して用いる。図1の(b)に示されるように、ゲート幅はトランジスタQn_(21)で最も短く、トランジスタQn_(23)で最も長い。そのため、これらのトランジスタのオン抵抗は、トランジスタQn_(21)で最大、トランジスタQn_(23)で最小となる。従って、センスアンプの出力端子D_(OUT )の電位は、トランジスタQn_(21)を選択したときに最も高くなり、またトランジスタQn_(23)を選択したときに最低となる。 【0014】ウェハースでの製品検査時、nチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)の中の1つのトランジスタに基準電圧を供給するよう、テスト回路10で切換え、それぞれのトランジスタに基準電圧を供給した場合について動作可能電源電圧の範囲を測定する。測定結果が、例えばトランジスタQn_(21)を用いた時の許容される電源電圧の範囲が3?7V、トランジスタQn_(22)を用いた時の許容される電源電圧の範囲が4.5?8.5V、トランジスタQn_(23)を用いた時の許容電源電圧範囲が5?9Vである場合、製品の動作保証電源電圧範囲が4?6Vであるならば、センスアンプの動作を保証するためにはnチャネルトランジスタQn_(21)を選択することが最適である。 【0015】トランジスタQn_(21)の選択が最適であると判断された場合、図1の(b)におけるドレイン配線11b、11cをレーザトリマにより切断する。トランジスタQn_(22)またはQn_(23)が最適であると判断された場合も同様にドレイン配線11a、11cまたは11a、11bを切断する。このことにより、製造工程時のばらつきのためにトランジスタの特性が設計値からずれた場合であっても、動作保証電源電圧範囲内で常にセンスアンプを正常に動作させることが可能になる。」 f.「【0016】図2は、本発明の第2の実施例を示す回路図である。本実施例では、nチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)のそれぞれのゲートが接続された節点N_(41)、N_(42)、N_(43)が、トランスファゲートT_(11)、T_(12)、T_(13)を介してテスト回路10の基準電圧出力端子と接続され、また、nチャネルトランジスタQn_(31)、Qn_(32)、Qn_(33)を介して接地されている。トランスファゲートT_(11)、T_(12)、T_(13)の各制御ゲートは不揮発性メモリ回路15の出力端子15a、15b、15cと接続されており、またこれらの出力端子15a、15b、15cは、インバータIV_(21)、IV_(22)、IV_(23)を介してトランジスタQn31、Qn32、Qn33のゲートに接続されている。 【0017】ウェハースでの製品検査において、nチャネルトランジスタQn_(21)の選択が最適であると判断された場合、不揮発性メモリ回路15に出力端子15aにハイレベル、出力端子15b、15cにローレベルが出力されるように、データを書き込む。これによりトランスファゲートT_(11)はオン、トランスファゲートT_(12)、T_(13)はオフする。またインバータIV_(21)の出力はローレベル、インバータIV_(22)、IV_(23)の出力はハイレベルとなり、nチャネルトランジスタQn_(31)はオフ、nチャネルトランジスタQn_(32)、Qn_(33)はオンする。そのため、節点N_(41)の電位は、基準電圧電位と同電位となり、節点N_(42)、N_(43)の電位はローレベルとなる。よって、nチャネルトランジスタQn_(22)、Qn_(23)はオフし、nチャネルトランジスタQn_(21)を選択することができる。」 g.「【図面の簡単な説明】 【図1】本発明の第1の実施例の回路図とそのチップ上での部分レイアウト図。 【図2】本発明の第2の実施例の回路図。 【図3】従来例のセンスアンプ回路図。 【図4】従来例のセンスアンプのタイミングチャート。」 イ.以上のa?eの摘記事項に示されるとおり、引用例1には、次の発明(以下「引用発明」という。)が記載されている。 「半導体集積回路に設けられたセンスアンプであって、 前記センスアンプは、 第1の入力端子が制御信号入力端子CNTに、第2の入力端子がデータ入力端子D_(IN)に接続された2入力NORゲートNRと、 ゲートがインバータIV1を介して前記制御信号入力端子CNTに、ソースが電源V_(DD)に、ドレインが節点N1に接続された第1のpチャネルトランジスタQp1と、ゲートが前記2入力NORゲートNRの出力端子に、ソースが前記データ入力端子D_(IN)に、ドレインが前記節点N1を介して前記第1のpチャネルトランジスタQp1のドレインに接続された第1のnチャネルトランジスタQn1とからなる第1の直列回路と、 ゲートが前記節点N1に、ソースが前記電源V_(DD)に、ドレインが出力端子D_(OUT )に接続された第3のpチャネルトランジスタQp3と、ゲートが基準電圧入力端子REFに、ドレインが前記出力端子D_(OUT )に、ソースが接地に接続された第2のnチャネルトランジスタQn2とからなる第2の直列回路と、 ゲートとドレインが前記節点N1に、ソースが前記電源V_(DD)に接続された第2のpチャネルトランジスタQp2と、を備えて、 前記制御信号入力端子CNTにローレベルの信号を入力したとき、 メモリセルにつながるデータ入力端子D_(IN)に加えられる信号がローレベルである場合は、前記基準電圧入力端子REFの電位によりオンできる程度の状態にある前記nチャネルトランジスタQn2と、前記データ入力端子D_(IN)に入力される前記ローレベルの信号により強くオンする前記第3のpチャネルトランジスタQp3との相互コンダクタンスにより決定される前記出力端子D_(OUT) の電位はハイレベルとなり、 前記データ入力端子D_(IN)での信号がハイレベルである場合は、前記第3のpチャネルトランジスタQp3は弱くオンする一方、前記基準電圧入力端子REFの電位により比較的低抵抗でオンしている前記nチャネルトランジスタQn2との相互コンダクタンスの比で決定される前記出力端子D_(OUT )の電位はローレベルとなる、 前記センスアンプにおいて、 前記第2のnチャネルトランジスタQn2は、前記出力端子D_(OUT )と前記グランド間に並列接続された3つのnチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)の、いずれか1つであり、 前記3つのnチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)は、そのゲート幅が互いに異なるため、これらのトランジスタのオン抵抗も互いに異なり、 前記nチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)の各ゲートは、それぞれ、トランスファゲートT_(11)、T_(12)、T_(13)を介してテスト回路10の基準電圧出力端子と接続され、前記nチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)の中からウェハースでの製品検査により前記センスアンプの動作を保証するために最適である一つを選択し、前記トランスファゲートT_(11)、T_(12)、T_(13)は、前記選択された前記nチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)の中の一つに対応するものをオンさせ、他はオフさせる、 ことを特徴とするセンスアンプ。」 (2-2)引用例2の記載事項 ア.引用例2には、「データバス増幅回路(発明の名称)」について、図1?図9とともに、以下の記載がある。 a.「【0001】 【産業上の利用分野】本発明は、データバス増幅回路に関するものであり、特に詳しくは、データの高速化に対応出来且つ低消費電力型の特徴を持ったデータバス増幅回路に関するもので有る。」 b.「0019】 【実施例】以下に、本発明に係るデータバス増幅回路の具体例を図面を参照しながら詳細に説明する。図1は本発明に係るデータバス増幅回路の一具体例を示す回路構成図である。即ち、本発明に係る具体例に於いては、半導体記憶装置のデータバス線DB、DBバー、センスアンプ2、センスバッファゲート3、該センスアンプ2からの情報を該データバス線DB、DBバーに供給する為、該センスアンプ2と該データバス線DB、DBバーとの間に配置されたコラムゲート21、該データバス線DB、DBバーとデータバス線の情報を増幅する為のセンスバッファ回路3との間に設けられ、該データバス線DB、DBバーと該センスバッファ回路3とを分離若しくは接続するトランスファゲート5、5’が設けられており、該トランスファゲート5、5’は該データバス線DB、DBバーの情報を該センスバッファ3に伝達する必要がある時のみ導通する様にパルス駆動され、又該コラムゲート21は、アドレス信号に応答してパルス的に駆動される様に構成されているデータバス増幅回路1である。 【0020】本発明に係るデータバス増幅回路1をより詳細に説明すると、図6に示す従来のデータバス増幅回路と同様に、データバス線DB、DBバーに3個のP型トランジスタQ3、Q4、Q5から構成され且つ各トランジスタの共通ゲート部に制御信号BSR1が入力される様に構成されたイコライジング回路部1と、入力がメモリーセル13に設けられているビットラインBL、BLバーに接続され、その出力がトランジスタQ1とQ2からなり、且つ両トランジスタの共通ゲートに制御信号CLが入力される様に構成されているコラムゲート21を介してデータバス線DB、DBバーのそれぞれと接続されているセンスアンプ2とから構成されたセンスアンプ回路部2と該データバス線DB、DBバーにそれぞれ接続されているセンスバッファ線SB、SBバーの間に設けられているセンスバッファ回路3とが設けられており、該センスバッファ回路3は4個のトランジスタQ6、Q7、Q8及びQ9から構成され且つ該回路3には制御信号SBEが入力される様に構成されている。」 c.図1には、センスバッファ回路3は、それぞれインバータとして接続された、トランジスタQ6及びQ7と、トランジスタQ8及びQ9とから構成されており、前記トランジスタQ6及びQ7の共通接続されたドレインと前記トランジスタQ8及びQ9の共通接続されたゲートがセンスバッファ線SBに接続され、前記トランジスタQ6及びQ7の共通接続されたゲートがセンスバッファ線SBバーに接続され、トランジスタQ7及びQ9のソースにインバータを介して制御信号SBEが入力されることが記載されている。 イ.以上のa?cの摘記事項から、引用例2には、 制御信号SBEによって動作が制御されて、センスバッファ線SB、SBバーに接続されるデータバス線DB、DBバーの情報を増幅する為のセンスバッファ回路3であって、該センスバッファ回路3を、負荷段として機能しているトランジスタQ6及びQ8と、信号入力段として機能しているトランジスタQ7及びQ9とで構成すること、 が記載されていることは明らかである。 (3)補正発明1についての対比・判断 (3-1)対比 補正発明1と引用発明とを対比する。 ア.引用発明の「センスアンプ」は、補正発明1の「センス増幅器」に相当する。 イ.引用発明の「ゲートが前記節点N1に、ソースが前記電源V_(DD)に、ドレインが出力端子D_(OUT )に接続された第3のpチャネルトランジスタQp3と、ゲートが基準電圧入力端子REFに、ドレインが前記出力端子D_(OUT )に、ソースが接地に接続された第2のnチャネルトランジスタQn2とからなる第2の直列回路」は、「メモリセルにつながるデータ入力端子D_(IN)に加えられる信号がローレベルである場合」は「前記出力端子D_(OUT) の電位」を「ハイレベル」とすることで前記「データ入力端子D_(IN)に加えられる信号」を検出し、「前記データ入力端子D_(IN)での信号がハイレベルである場合」は「前記出力端子D_(OUT )の電位」を「ローレベル」とすることで前記「データ入力端子D_(IN)に加えられる信号」を検出することができる「回路」であると解される。 したがって、引用発明の「ゲートが前記節点N1に、ソースが前記電源V_(DD)に、ドレインが出力端子D_(OUT )に接続された第3のpチャネルトランジスタQp3と、ゲートが基準電圧入力端子REFに、ドレインが前記出力端子D_(OUT )に、ソースが接地に接続された第2のnチャネルトランジスタQn2とからなる第2の直列回路」において、前記「第2のnチャネルトランジスタQn2」として「前記nチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)の中からウェハースでの製品検査により前記センスアンプの動作を保証するために最適である」として「選択」した「一つ」を用いたものは、補正発明1の「第1の検出要素」に相当する。 ウ.また、前記「ウェハースでの製品検査」の結果「前記センスアンプの動作を保証するために最適である」として「選択」されなかった「前記nチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)の中のいずれか一つ」は、「半導体集積回路」内に存在するものの、冗長な「トランジスタ」となる。 したがって、引用発明において、「第2のnチャネルトランジスタQn2」として前記「ウェハースでの製品検査」の結果「前記センスアンプの動作を保証するために最適であるとして選択され」なかった「前記nチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)の中」のものを用いた前記「第2の直列回路」と、補正発明1の「前記第1の検出要素に実質的に整合しかつそれに対して冗長な第2の検出要素」とは、「前記第1の検出要素」に「対して冗長な第2の検出要素」である点で共通する。 エ.引用発明の「トランスファゲートT_(11)、T_(12)、T_(13)」は、「前記nチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)の中からウェハースでの製品検査により前記センスアンプの動作を保証するために最適である」として「選択」されたものの「ゲート」だけを「テスト回路10の基準電圧出力端子と接続」するためのスイッチ回路である。 そして、前記「トランスファゲートT_(11)、T_(12)、T_(13)」によって、「前記nチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)の中」から「選択」された「一つ」の「ゲート」だけを「テスト回路10の基準電圧出力端子と接続」するということは、「前記nチャネルトランジスタQn_(21)」を用いた前記「第2の直列回路」と、「前記nチャネルトランジスタQn_(22)」を用いた前記「第2の直列回路」と、「前記nチャネルトランジスタQn_(23)」を用いた前記「第2の直列回路」の中から「一つ」を選択するということであると、認められる。 したがって、引用発明の「トランスファゲートT_(11)、T_(12)、T_(13)」と、補正発明1の「前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第1の検出要素と前記第2の検出要素を切り替えるように構成されたスイッチ回路」とは、「前記第1の検出要素と前記第2の検出要素を切り替えるように構成されたスイッチ回路」である点で共通する。 オ.そして、引用発明の「前記nチャネルトランジスタQn_(21)」を用いた前記「第2の直列回路」と、「前記nチャネルトランジスタQn_(22)」を用いた前記「第2の直列回路」と、「前記nチャネルトランジスタQn_(23)」を用いた前記「第2の直列回路」は、その「許容電源電圧範囲」が異なるものであることが、引用例1の段落【0014】に記載されている。 してみると、引用発明の「第2のnチャネルトランジスタQn2」のうち、「前記nチャネルトランジスタQn_(21)」を用いた前記「第2の直列回路」も、「前記nチャネルトランジスタQn_(22)」を用いた前記「第2の直列回路」も、「前記nチャネルトランジスタQn_(23)」を用いた前記「第2の直列回路」も、「メモリセルにつながるデータ入力端子D_(IN)に加えられる信号がローレベルである場合は、前記基準電圧入力端子REFの電位によりオンできる程度の状態にある前記nチャネルトランジスタQn2と、前記データ入力端子D_(IN)に入力される前記ローレベルの信号により強くオンする前記第3のpチャネルトランジスタQp3との相互コンダクタンスにより決定される前記出力端子D_(OUT) の電位はハイレベルとなり」、「前記データ入力端子D_(IN)での信号がハイレベルである場合は、前記第3のpチャネルトランジスタQp3は弱くオンする一方、前記基準電圧入力端子REFの電位により比較的低抵抗でオンしている前記nチャネルトランジスタQn2との相互コンダクタンスの比で決定される前記出力端子D_(OUT )の電位はローレベルとなる」という機能を実行するものの、ただ、その「許容電源電圧範囲」が異なるという差異があるものと解される。 したがって、引用発明の「第2のnチャネルトランジスタQn2」のうち、「前記nチャネルトランジスタQn_(21)」を用いた前記「第2の直列回路」も、「前記nチャネルトランジスタQn_(22)」を用いた前記「第2の直列回路」も、「前記nチャネルトランジスタQn_(23)」を用いた前記「第2の直列回路」も、同じ前記機能を実行していることは、補正発明1の「前記第1の検出要素及び前記第2の検出要素の双方は、前記センス増幅器において実質的に同じ機能を実行するように構成され」ていることに相当する。 カ.前記エ.の検討から、引用発明において「前記センスアンプの動作を保証するために最適である一つを選択し、前記トランスファゲートT_(11)、T_(12)、T_(13)は、前記選択された前記nチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)の中の一つに対応するものをオンさせ、他はオフさせる」ことは、補正発明1において「前記スイッチ回路は、前記第1の検出要素と前記第2の検出要素の間を切り替える際に、一方の前記検出要素を他方の前記検出要素に置き換える」ことに相当する。 キ.以上のア.?カ.を総合すれば、補正発明1と引用発明とは、以下の点で一致するとともに、相違する。 <<一致点>> 「センス増幅器であって、 第1の検出要素と、 前記第1の検出要素に対して冗長な第2の検出要素と、 前記第1の検出要素と前記第2の検出要素を切り替えるように構成されたスイッチ回路と、 を含み、 前記第1の検出要素及び前記第2の検出要素の双方は、前記センス増幅器において実質的に同じ機能を実行するように構成され、 前記スイッチ回路は、前記第1の検出要素と前記第2の検出要素の間を切り替える際に、一方の前記検出要素を他方の前記検出要素に置き換える、センス増幅器。」 <<相違点1>> 補正発明1の「第2の検出要素」は「前記第1の検出要素に実質的に整合し」ているの対して、引用発明の「前記3つのnチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)」は「そのゲート幅が互いに異なるため、これらのトランジスタのオン抵抗も互いに異な」る点。 <<相違点2>> 補正発明1の「スイッチ回路」は「前記センス増幅器のオフセットが所定の量よりも大きいときに」前記第1の検出要素と前記第2の検出要素を切り替えるのに対して、引用発明の「トランスファゲートT_(11)、T_(12)、T_(13)」は、「前記nチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)の中からウェハースでの製品検査により前記センスアンプの動作を保証するために最適である一つを選択し」て「前記選択された前記nチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)の中の一つに対応するものをオンさせ、他はオフさせる」点。 (3-2)判断 相違点1について検討する。 ア.本願明細書の発明の詳細な説明には、段落【0023】に「センス増幅器内の主なオフセット源は、センス増幅器の入力段を形成しているデバイス間の不整合に起因しうる。入力段106における不整合を低減するための1つの方法が、整合デバイスN0およびN1のサイズを実質的に大きくして、局所的なICプロセス異常に起因する各デバイスの寸法の不整合があっても影響が小さくなるようにすることである。しかし、この手法は、センス増幅器のサイズを著しく増大させ、したがって望ましくない。」と、段落【0029】に「第1の差動入力段206におけるデバイスN0およびN1のように、デバイスN4およびN5は、オフセットを最小にするように互いに整合する。この点で、第1の差動入力段206および第2の差動入力段212は、互いに実質的に同じであることが好ましい。」と記載されている。 そうすると、補正発明1の「前記第1の検出要素に実質的に整合しかつそれに対して冗長な第2の検出要素」という発明特定事項における、「前記第1の検出要素に実質的に整合」するの技術的な意味は、たとえば「第1の検出要素」及び「第2の検出要素」のそれぞれにおける構成要素の「デバイス」を「互いに整合」させることで、前記「第1の検出要素」と前記「第2の検出要素」とが「互いに実質的に同じである」ことと解される。 イ.そして、本願明細書の発明の詳細な説明には、前記ア.で摘記した記載に加えて、段落【0022】に「IC寸法の縮小により、センス増幅器内の局所的な不整合が増大し、それによってセンス増幅器内の直流(DC)オフセットが増大する。」と、段落【0023】に「センス増幅器内の主なオフセット源は、センス増幅器の入力段を形成しているデバイス間の不整合に起因しうる。入力段106における不整合を低減するための1つの方法が、整合デバイスN0およびN1のサイズを実質的に大きくして、局所的なICプロセス異常に起因する各デバイスの寸法の不整合があっても影響が小さくなるようにすることである。しかし、この手法は、センス増幅器のサイズを著しく増大させ、したがって望ましくない。」と、段落【0031】に「第2の差動入力段212は、それが、理想的には第1の差動入力段206内の不整合に起因するセンス増幅器202内のオフセットが所定の量よりも大きいときだけ使用されるという点で、冗長段である。」と、段落【0036】に「第1および第2の差動入力段の両方に起因するオフセットは個々に試験されて、どちらの入力段が、センス増幅器が受ける様々な条件に応じてセンス増幅器内で常に最低オフセットを示すのかを決定することができる。」と、それぞれ、記載されている。 ここで、段落【0036】の。「センス増幅器内で常に最低オフセットを示すのかを決定する」という記載は、「第1および第2の差動入力段の両方に起因するオフセット」がそれぞれ異なっていることを前提とした記載であると認められる。 したがって、本願明細書には、「センス増幅器」の「オフセット」を低減させるためには、「センス増幅器の入力段を形成しているデバイス」の「サイズ」を大きくすると当該「センス増幅器のサイズ」が著しく増大して望ましくないことから、「前記第1の検出要素に実質的に整合」するものの、「IC寸法の縮小により」不可避に生じる「オフセット」が「前記第1の検出要素」とは異なる「冗長な第2の検出要素」を用意することで、「最低オフセット」を示す「検出要素」に「切り替える」という技術思想が記載されている。 ウ.これに対して、引用発明の「前記3つのnチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)」は、「そのゲート幅が互いに異なるため、これらのトランジスタのオン抵抗も互いに異な」るものである。 そして、これら、「そのゲート幅が互いに異なるため、これらのトランジスタのオン抵抗も互いに異な」る「前記3つのnチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)」の「いずれか一つ」を用いると、引用発明の「第2の直列回路」は、「出力端子D_(OUT )」の電位が異なるものとなることは、引用例1の段落【0013】に「ゲート幅はトランジスタQn_(21)で最も短く、トランジスタQn_(23)で最も長い。そのため、これらのトランジスタのオン抵抗は、トランジスタQn_(21)で最大、トランジスタQn_(23)で最小となる。従って、センスアンプの出力端子D_(OUT )の電位は、トランジスタQn_(21)を選択したときに最も高くなり、またトランジスタQn_(23)を選択したときに最低となる。」と記載されるとおりである。 したがって、引用発明の「前記nチャネルトランジスタQn_(21)」を用いた前記「第2の直列回路」と、「前記nチャネルトランジスタQn_(22)」を用いた前記「第2の直列回路」と、「前記nチャネルトランジスタQn_(23)」を用いた前記「第2の直列回路」とを、「互いに実質的に同じである」ものとすることは、引用例1には記載されていない。 エ.ところで、引用例1には、段落【0008】には、「従来の半導体集積回路では、拡散工程でのイオン注入や熱処理のばらつきによりトランジスタの相互コンダクタンスが設定値からずれるため、センスアンプが正常動作する電源電圧範囲が変化する。その結果、保証電源電圧の範囲内でのセンスアンプの正常動作を担保できなくなるという問題が起こる。」と段落【0009】には、「本発明の半導体集積回路は、読み出すべきメモリセルの記憶データに応じた電圧が印加される第1のトランジスタ(Qp_(3 ))と、前記第1のトランジスタと直列に接続され、ゲートに基準電圧が印加される第2のトランジスタとを備えたセンスアンプを1乃至複数個有するものであって、そして前記第1または第2のトランジスタは互いに異なるサイズの複数のトランジスタ(Qn_(21)、Qn_(22)、Qn_(23))の中から選択されたものである。」と記載されている。 したがって、引用発明において、「そのゲート幅が互いに異なるため、これらのトランジスタのオン抵抗も互いに異な」る「前記3つのnチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)」を用意したのは、半導体集積回路においては製造工程におけるばらつきによりトランジスタの特性がずれることが通常であるという認識のもとで、敢えて特性が異なるトランジスタを用意して、その中から「一つ」を選択にて、電源電圧範囲が異なる複数の「第2の直列回路」の中から「最適」なものを選択することにより、「センスアンプの正常動作を担保」しようとする技術思想に基づいていると認められる。 よって、引用発明の「前記nチャネルトランジスタQn_(21)」を用いた前記「第2の直列回路」と、「前記nチャネルトランジスタQn_(22)」を用いた前記「第2の直列回路」と、「前記nチャネルトランジスタQn_(23)」を用いた前記「第2の直列回路」とを、「互いに実質的に同じである」ものにすることは、引用発明の前記技術思想に反するものであるから、引用例1の記載からでは、到底想到し得ないものであると認められる。 オ.また、引用例2にも、補正発明1のように「前記第1の検出要素に実質的に整合しかつそれに対して冗長な第2の検出要素」を設けることは、記載も示唆もされていない。 カ.そして、前記ア.及びイ.で摘記した本願明細書の段落【0023】及び【0036】の記載を参酌すれば、補正発明1は、「前記第1の検出要素に実質的に整合しかつそれに対して冗長な第2の検出要素」を具備することにより、「センス増幅器のサイズを著しく増大させ」ることなく、「センス増幅器内で常に最低オフセット」を示す「検出要素」に「切り替える」ことができるという、本願明細書記載の効果を奏するものである。 キ.以上のとおりであるから、相違点2について判断するまでもなく、補正発明1は、引用発明及び引用例2に記載された技術事項に基づいて当業者が容易に発明をすることができたとすることはできない。 (3-2)補正発明2について 補正発明2は、本件補正後の請求項1を引用する請求項2に係る発明である。 したがって、補正発明1が引用発明1及び引用例2に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることができない以上、補正発明2もまた、引用発明及び引用例2に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることはできない。 (3-3)補正発明9について 補正発明9は、第2.3.(3)(3-1)のキ.で指摘した相違点1に係る、「第2の検出要素」が「前記第1の検出要素に実質的に整合し」ているという発明特定事項を有する発明である。 したがって、補正発明1が引用発明1及び引用例2に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることができない以上、補正発明9もまた、引用発明及び引用例2に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることはできない。 (3-4)補正発明10について 補正発明10も、前記相違点1に係る、「第2の検出要素」が「前記第1の検出要素に実質的に整合し」ているという発明特定事項を有する発明である。 したがって、補正発明1が引用発明1及び引用例2に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることができない以上、補正発明10もまた、引用発明及び引用例2に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることはできない。 (4)独立特許要件のまとめ 以上のとおり、補正発明1、補正発明2、補正発明9及び補正発明10のいずれの発明も、引用例1ないし引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものとすることはできないから、特許法第29条第2項の規定により特許を受けることができないとすることはできない。 よって、補正発明1、補正発明2、補正発明9及び補正発明10は、特許出願の際独立して特許を受けることができないとすることはできない。 したがって、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合する。 4.小括 以上から、本件補正は、特許法第17条の2に規定する要件を満たす適法なものである。 第3.本願発明について 1.本願発明 以上のとおり、本件補正は特許法17条の2に規定する要件を満たす適法なものである。 したがって、本願の請求項1?10に係る発明は、本件補正により補正された補正後の請求項1?10に記載されるものである。 よって、補正後の請求項1に係る発明、補正後の請求項2に係る発明、補正後の請求項9に係る発明、及び、補正後の請求項10に係る発明(以下、これらの発明を、それぞれ、「本願発明1」、「本願発明2」、「本願発明9」及び「本願発明10」という。)は、第2.3.(1)のア.?エ.で示したとおりであり、補正後の請求項3?8に係る発明(以下「本願発明3」?「本願発明8」という。)は、以下のとおりである。 「 【請求項3】 センス増幅器であって、 前記センス増幅器の差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された差分信号を受け取るように構成されている第1の差動入力段と、 前記センス増幅器の前記差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された前記差分信号を受け取るように構成されている第2の差動入力段であって、前記第1の差動入力段に実質的に整合しかつそれに対して冗長である第2の差動入力段と、 前記センス増幅器の電源と前記第1および第2の差動入力段の少なくとも一方との間に動作可能に接続された負荷段であって、前記第1および第2の差動入力段の少なくとも一方に所定の動作点でバイアスをかけるよう機能する負荷段と、 前記第1および第2の差動入力段に接続された制御回路であって、前記第1および第2の差動入力段の一方を、前記制御回路に供給された少なくとも1つの制御信号の関数として選択的にイネーブルするよう機能する制御回路と を含む、センス増幅器。 【請求項4】 前記制御回路は、前記センス増幅器に関する所定の条件が検出されたときに、前記第1および第2の差動入力段の一方を前記差動入出力ノードに接続するよう機能する、請求項3に記載のセンス増幅器。 【請求項5】 前記差動入出力ノードに接続された入力部を有しかつ出力部に前記差動入出力ノードでのそれぞれの信号を表す差分信号を生成するバッファ回路をさらに含む、請求項3に記載のセンス増幅器。 【請求項6】 前記制御回路が、前記第1および第2の差動入力段と前記差動入出力ノードとの間に接続されたスイッチ回路を含み、前記制御回路が、前記第1および第2の差動入力段の一方を、前記少なくとも1つの制御信号の関数として前記差動入出力ノードに選択的に接続するよう機能する、請求項3に記載のセンス増幅器。 【請求項7】 前記制御回路が、前記少なくとも1つの制御信号の関数として第1および第2のモードの少なくとも一方で動作可能であり、前記第1のモードでは、前記制御回路が、前記第1の差動入力段を前記差動入出力ノードに接続しかつ前記第2の差動入力段を前記差動入出力ノードから切り離すように構成され、前記第2のモードでは、前記制御回路が、前記第2の差動入力段を前記差動入出力ノードに接続しかつ前記第1の差動入力段を前記差動入出力ノードから切り離すように構成される、請求項6に記載のセンス増幅器。 【請求項8】 前記制御回路が、 前記第1の差動入力段を第1の制御信号の関数として選択的にイネーブルするよう機能する第1のスイッチと、 前記第2の差動入力段を第2の制御信号の関数として選択的にイネーブルするよう機能する第2のスイッチと を含む、請求項3に記載のセンス増幅器。」 2.引用例及び引用発明 引用例1及び引用例2の記載事項は、第2.3.(2-1)ア.、及び、第2.3.(2-2)で摘記したとおりであり、引用発明は第2.3.(2-1)イ.で認定したとおりである。 3.対比・判断 (1)本願発明1、本願発明2、本願発明9及び本願発明10について 第3.1.で記載したとおり、補正発明1、補正発明2、補正発明9及び補正発明10が、それぞれ、本願発明1、本願発明2、本願発明9及び本願発明10である。 したがって、第2.3.で記載した理由により、本願発明1、本願発明2、本願発明9及び本願発明10のいずれの発明も、引用発明及び引用例2に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることはできない。 (2)本願発明3について 本願発明3は、「前記第1の差動入力段に実質的に整合しかつそれに対して冗長である第2の差動入力段」という発明特定事項を有している。そして、前記「第1の差動入力段」及び「第2の差動入力段」は、補正発明1の「第1の検出要素」及び「第2の検出要素」と同様に、本願明細書に記載された「第1の差動入力段206」及び「第2の差動入力段212」を指していると認められる。 すなわち、本願発明3と引用発明とは、本願発明3の「第2の差動入力段」は「前記第1の差動入力段に実質的に整合し」ているのに対して、引用発明の「前記3つのnチャネルトランジスタQn_(21)、Qn_(22)、Qn_(23)」は「そのゲート幅が互いに異なるため、これらのトランジスタのオン抵抗も互いに異な」るという、第2.3.(3)(3-1)のキ.で指摘した相違点1と同一の相違点を有している。 したがって、第2.3.で記載した理由から、補正発明1が引用発明1及び引用例2に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることができない以上、本願発明3もまた、引用発明及び引用例2に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることはできない。 (3)本願発明4?8について 本願発明4?8は、補正後の請求項3を、直接または間接に引用する請求項に係る発明である。 したがって、本願発明3が引用発明1及び引用例2に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることができない以上、本願発明4?8もまた、引用発明及び引用例2に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることはできない。 第4.まとめ 以上のとおりであるから、原査定の拒絶の理由により本願の請求項1?10に係る発明を拒絶すべきものとすることは妥当でない。 また、他に本願を拒絶すべき理由を発見しない。 よって、結論のとおり審決する。 |
審決日 | 2014-04-04 |
出願番号 | 特願2010-522888(P2010-522888) |
審決分類 |
P
1
8・
575-
WY
(G11C)
P 1 8・ 121- WY (G11C) |
最終処分 | 成立 |
前審関与審査官 | 酒井 恭信 |
特許庁審判長 |
池渕 立 |
特許庁審判官 |
鈴木 匡明 近藤 幸浩 |
発明の名称 | 冗長性を有するセンス増幅器 |
代理人 | 吉澤 弘司 |
代理人 | 岡部 讓 |