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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H03K
管理番号 1286805
審判番号 不服2012-18476  
総通号数 174 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-06-27 
種別 拒絶査定不服の審決 
審判請求日 2012-09-21 
確定日 2014-04-09 
事件の表示 特願2006-229479「高電圧ハイサイドトランジスタドライバ」拒絶査定不服審判事件〔平成19年 4月12日出願公開、特開2007- 97153〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 【第1】経緯

[1]手続の概要
本願は、平成18年8月25日(パリ条約による優先権主張,平成17年9月27日米国,平成18年1月27日米国,平成18年3月3日米国)に出願したもの(特願2006-229479号)であって、手続の概要は以下のとおりである。

手続補正 :平成21年 8月21日
拒絶理由通知 :平成24年 3月 5日(起案日)
意見書 :平成24年 3月28日
手続補正 :平成24年 3月28日
拒絶査定 :平成24年 7月 3日(起案日)
拒絶査定不服審判請求 :平成24年 9月21日

[2]査定
原審での査定の理由は、以下のとおりである。

〈査定の理由〉
本願の各請求項に係る発明は、下記の刊行物1,2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
記(刊行物)
刊行物1:米国特許第5272398号明細書
刊行物2:米国特許第5900683号明細書

【第2】本願発明

本願の請求項1?14に係る発明は、本願特許請求の範囲,明細書及び図面(平成21年8月21日及び平成24年3月28日付けの手続補正書により補正されたもの)の記載からみて、それぞれ、その特許請求の範囲の請求項1?14に記載した事項により特定されるとおりのものであるところ、そのうち、請求項1に係る発明(以下「本願発明」という。)は、下記のとおりのものである(なお、下線部は、平成24年3月28日付けの手続補正書で手続補正された部分を示す。)。
記(本願発明(請求項1))
ハイサイドトランジスタドライバであって、
ハイサイドトランジスタの所望の状態を示す埋め込み信号を含む電力入力信号を生成する送信器モジュールと、
前記電力入力信号を受信し、該電力入力信号を変換して前記電力入力信号より高い電圧を有する出力信号を生成する変換器モジュールと、
該ハイサイドトランジスタドライバの高電圧側に設けられた第1の受信器モジュールであり、前記出力信号及び前記電力入力信号を受信し、前記出力信号及び前記電力入力信号に基づいて前記ハイサイドトランジスタをオン状態とオフ状態との間で遷移させ、状態信号を生成する、該第1の受信器モジュールと、
該ハイサイドトランジスタドライバの前記高電圧側に設けられており、前記状態信号を前記変換器モジュールを介して該ハイサイドトランジスタドライバの低電圧側に伝送する伝送モジュールであり、該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して前記状態信号を伝送する、該伝送モジュールと、
該ハイサイドトランジスタドライバの前記低電圧側に設けられた第2の受信器モジュールであり、前記状態信号を受信する、該第2の受信器モジュールと、
を備えるハイサイドトランジスタドライバ。

【第3】当審の判断

[1]引用刊行物の記載の摘示
刊行物2:米国特許第5900683号明細書
原査定の拒絶の理由に引用された刊行物である上記刊行物2には、以下の記載が認められる。先頭に付した記号(P),(C-L)は、摘示箇所を示し、例えば、(P2)は2頁を示し、(C2-L6)は2カラムの6行から始まる部分・パラグラフであることを示す。また、〔〕内は当審で作成した抄訳である。抄訳中の下線は、注目箇所を示すために当審で施したものであり、()内に原文を示したり、また、原文では複数であるものについて(複数)と示したものもある。

(C1-L1)名称
Isolated gate driver for power switching device and method for carrying out same
〔パワースイッチング素子のための絶縁ゲ-トドライバ及びその方法〕

(P1)
ABSTRACT
〔要約〕
An isolated gate driver device for a power switching device having a plurality of transistors includes a primary circuit having a voltage source of a first voltage potential. The primary circuit constantly switches the voltage source to generate first and second load signals based on control signals received from a microcontroller. The first load signal is modulated at a first frequency for enabling the transistors, and the second load signal is modulated at a second frequency, different from the first frequency, for disabling the transistors. A plurality of high frequency transformers corresponding to each of the transistors is coupled to the primary circuit. The transformers have a primary side for receiving one of the first and second load signals and a secondary side for transforming the one of the first and second load signals into corresponding signals at a second voltage potential. A secondary circuit coupled between each of the transformers and each of the corresponding transistors provides a bias power supply to each of the transistors at the second voltage potential. The secondary circuit also enables and disables each of the transistors based on the first and second load signals.
〔複数のトランジスタを備えたパワースイッチング素子のための絶縁ゲートドライバは、第1の電圧電位の電圧源を有する1次回路を備えている。その1次回路は、コンスタントに、マイクロコントローラから受信した制御信号に基づいて第1及び第2負荷信号を生成するためにその電圧源を開閉(switch)する。第1負荷信号はトランジスタを動作状態にする(enable)ため第1の周波数で変調され、第2負荷信号はトランジスタを不動作状態にする(disable)ため第1の周波数と異なる第2の周波数で変調されている。各トランジスタに対応する複数の高周波用の変圧器は、その1次回路に結合されている。その複数の変圧器は、第1および第2負荷信号のうちの1つを受信するための1次側と、第1および第2負荷信号のうちのその1つを対応する第2電圧電位の信号に変換するための2次側とを有する。変圧器の各々と対応する各トランジスタの間に結合された2次回路は各トランジスタに第2の電圧電位にバイアス電源を提供する。2次回路はまた、第1および第2負荷信号に基づいて、各トランジスタを動作状態、不動作状態にする。〕

(C1-L5)
TECHNICAL FIELD
〔技術分野〕
This invention relates to isolated gate drivers for power switching devices and methods for carrying out same.
〔本発明は、パワースイッチング素子のための絶縁ゲ-トドライバ及びその方法に関するものである。〕

(C1-L10)
BACKGROUND ART
〔技術背景〕
Many low voltage electronic circuits have a need to drive high voltage switching transistors through an isolating barrier. This need stems from the fact that a large voltage differential, typically in the order of 100 volts, exists between the low voltage control logic and the high voltage power switch. Therefore, for safety and other reasons, the control logic and high voltage switch must be electrically isolated.
〔多くの低電圧の電子回路は、絶縁体を通して高電圧スイッチングトランジスタを駆動する必要がある。この必要性は、典型的には100ボルトといったオーダーの大きな電圧差が低電圧制御ロジックと高電圧パワースイッチの間に存在するという事実から生じる。したがって、安全性及び他の理由のために、制御ロジックと高電圧スイッチは電気的に絶縁されなければならない。〕

(C1-L44)
DISCLOSURE OF THE INVENTION
〔発明の開示〕
It is thus a general object of the present invention to provide a reliable, inexpensive isolated gate driver for high power transistor switching devices.
〔従って、ハイパワートランジスタのスイッチング素子のための信頼性の高い、安価な絶縁ゲートドライバを提供することが本発明の全般的な目的である。〕

(C1-L48)
In carrying out the above object and other objects, features, and advantages of the present invention, an isolated gate driver device is provided. The isolated gate driver includes a primary circuit having a voltage source of a first voltage potential wherein the primary circuit constantly switches the voltage source to generate first and second load signals based on the control signals.
The first load signal modulates at a first frequency for enabling the transistors and the second load signal modulates at a second frequency, different from the first frequency, for disabling the transistors.
The device also includes a plurality of high frequency transformers corresponding to the power switching device having one or more transistors. Each of the transformers are in communication with the primary circuit and have a primary side and a secondary side wherein the primary side receives one of the first and second load signals and the secondary side transforms the one of the first and second load signals into corresponding signals at a second voltage potential.
Still further, the device includes a secondary circuit coupled between each of the transformers and each of the corresponding transistors for providing a bias power supply to each of the transistors at the second voltage potential and for enabling and disabling each of the transistors based on the first and second load signals.
〔上記の目的および他の目的の実現において、本発明である絶縁ゲートドライバが提供される。絶縁ゲートドライバは、第1の電圧電位の電圧源を有する1次回路であって、制御信号に基づいてコンスタントに第1および第2負荷信号を生成するために該電圧源を開閉(switch)する1次回路を含む。
第1負荷信号は、トランジスタを動作状態にする(enable)ために第1の周波数で変調し、第2負荷信号は、トランジスタを不動作状態にする(disable)ために第1の周波数と異なる第2の周波数で変調する。
装置は、また、1つ又はそれ以上のトランジスタを有するパワースイッチングデバイスに対応する高周波変圧器を含む。その変圧器の各々は、1次回路と通信(in communication with)しており、1次側は第1および第2負荷信号のうちの1つを受信し、2次側は、第1および第2負荷信号のうちのその1つを、対応する第2の電圧電位の第1および第2負荷信号の1つに変換する、そのような1次側と2次側を有している。
装置は、さらに、変圧器の各々と対応する各トランジスタの間に結合された2次回路であって、各トランジスタに第2の電圧電位にバイアス電源を提供し、各トランジスタ14を第1及び第2負荷信号に基づいて動作状態,不動作状態にする(enable,disable)ための2次回路を含む。〕

(C2-L29)
BRIEF DESCRIPTION OF THE DRAWINGS〔図面の簡単な説明〕
FIG. 1 is a schematic diagram of the isolated gate driver device of the present invention;
FIG. 2 is a schematic diagram of the primary circuit of the isolated gate driver device of the present invention;
FIG. 3 is a schematic diagram of a dead time generation circuit employed in the device of the present invention;
FIG. 4 is a schematic diagram of forward and reverse communications portion of the primary circuit shown in FIG. 1;
FIG. 5 is a schematic diagram of the secondary circuit of the isolated gate driver device of the present invention;
FIG. 6 is a schematic diagram of the low voltage section of the secondary circuit shown in FIG. 5; and
FIG. 7 is a schematic diagram of the high voltage section of the secondary circuit shown in FIG. 5.
〔図1は、本発明のの概略図である。
図2は、本発明の絶縁ゲートドライバ装置の1次回路の概略図である。
図3は、本発明の装置に用いデッドタイム生成回路の概略図である。
図4は、図1に示す1次回路の順方向および逆方向の通信部の概略図である。
図5は、本発明の絶縁ゲートドライバ装置の2次回路の概略図である。
図6は、図5に示される2次回路の低電圧セクションの概略図である。
図7は、図5に示される2次回路の高電圧セクションの概略図である。〕

(C2-L48)
BEST MODES FOR CARRYING OUT THE INVENTION〔発明を実施するための最良の形態〕
Turning now to FIG. 1, there is shown a schematic diagram of the isolated gate driver device of the present invention, denoted generally by reference numeral 10. The device 10 interfaces with an analog Pulse Width Modulated (PWM) controller or digital computer, such as a microcontroller 12, that generates control signals, CMD, and a power switching device including high power transistors 14, such as MOSFETs and IGBTs.
〔ここで図1に戻れば、そこに本発明の絶縁ゲートドライバ装置の概略図が示され、それは参照番号10で概要が示される。
装置10は、制御信号,CMDを生成する、アナログパルス幅変調(PWM)コントローラまたはマイクロコントローラ12のようなデジタルコンピュータと、MOSFET及びIGBTのようなハイパワートランジスタ14を含むパワースイッチング素子、とをインターフェースする。〕

(C2-L59)
The device 10 includes a primary circuit 16 in communication with the microcontroller 12, a plurality of high frequency pulse transformers 18 in communication with the primary circuit, and a plurality of secondary circuits 20 each in communication with a pulse transformer 18 and a high power transistor 14. Each of the secondary circuits 20 may also be in communication with external sensors (not shown).
〔装置10は、マイクロコントローラ12と通信(in communication with)する1次回路16と、1次回路と通信(in communication with)する複数の高周波パルス変圧器18と、その各々が1つのパルス変圧器18と1つのハイパワートランジスタ14と通信(in communication with)する複数の2次回路20を含む。2次回路20の各々は、外部のセンサー(複数)(図示せず)と通信(in communication with)することもある。〕

(C2-L66)
Primary circuit 16 provides a bias power supply to the transistors 14 as well as signal commands for each of the transistors 14 via the transformers 18. The primary circuit 16 constantly switches a voltage source of a first voltage potential to generate first and second load signals based on the control signals transmitted by microcontroller 12. The first load signal modulates at a first frequency for enabling the transistors, and the second load signal modulates at a second frequency for disabling the transistors. The first and second load signals modulate at different frequencies. The primary circuit 16 also receives fault feedback signals, decodes the same and provides status to the microcontroller 12.
〔1次回路16は、トランジスタ14に、(複数の)変圧器18を介して(複数の)トランジスタ14のそれぞれのために、信号コマンドと同様にバイアス電源も提供する。1次回路16は、マイクロコントローラ12によって送信された制御信号に基づいて、第1および第2負荷信号を生成するため、第1電圧電位の電圧源をコンスタントに開閉(switch)する。第1負荷信号はトランジスタを動作状態にする(enable)するために第1の周波数で変調し、第2負荷信号はトランジスタを不動作状態にする(disable)するための第2の周波数で変調する。第1及び第2負荷信号は、異なる周波数で変調する。1次回路16は、また、同じ障害フィードバック信号を受信しデコードし、マイクロコントローラー12に“状態(status)”を提供する。〕

(C3-L12)
The transformers 18 step up the power supply
from the primary circuit 16 according to the turns ratio of the primary side 22 to the secondary side 24. Thus, transformers 18 generate the first and second load signals at a second voltage potential.
〔変圧器18は、1次側22、2次側24の巻数比に応じて、1次回路からの電源供給電圧を昇圧する。このように、変圧器18は、第1及び第2負荷信号を第2の電圧電位に生成する。〕

(C3-L17)
The secondary circuits 20 transfer the first and second load signals at the second voltage potential to each of the transistors 14 for providing the gate driver power to each of the transistors 14 and for enabling and disabling the transistors 14 accordingly. Furthermore, secondary circuits 20 include fault detection circuitry for detecting various faults associated with the transistors 14 and the secondary circuits 20 and transferring them to the primary circuit 16 via the transformers 18.
〔2次回路20は、各ゲートドライバ電力を各トランジスタ14に供給して、しかるべくトランジスタ14を動作状態,不動作状態にする(enable,disable)ため、 第2の電圧電位の第1及び第2負荷信号を各々のトランジスタ14に転送する。また、2次回路20は、トランジスタ14と2次回路20に関連する様々な障害を検出し、それを変圧器18を介して1次回路16に転送するための、障害検出回路を含む。〕

(C3-L26)
FIG. 2 is a schematic diagram illustrating the primary circuit 16 in greater detail. Primary circuit 16 includes a PWM Interface 26 which receives a DC voltage source, such as 5 VDC, for providing a bias power supply to each of the transistors 14 and their circuits. PWM Interface 26 also receives PWM control/command signals generated in parallel by microcontroller 12. This is done in the interest of preserving the critical timing of PWM'd signals.
〔図2は、より詳細に1次回路16を示す概略図である。1次回路16は、トランジスタ14(複数)とそれらの回路(複数)の各々にバイアス電源を供給するため、5VDC等のDC電圧源を受け取るPWMインタフェース26を含む。PWMインタフェース26は、また、マイクロコントローラ12によって、並列に生成されたPWM制御/コマンド信号(複数)を受信する。これはPWM変調された信号の重要なタイミングを保つために行われる。〕

(C3-L34)
The device 16 is split, or partitioned internally, by phase leg, i.e., by pairs of the transistors 14 consisting of an upper transistor for providing a positive phase signal and a lower transistor for providing a corresponding negative phase signal. For example, a 3-Phase power inverter having six transistors 14 is grouped into three pairs of transistors 14. The Gating commands for each pair of power transistors 14 must interact to insure safe, reliable operation.
Dead Time Generation circuits 28 perform this front end protection feature by preventing the simultaneous conduction of two transistors 14 paired together.
〔装置16は、相の脚、すなわち、正相信号を供給する上側トランジスタと、対応する逆相信号を供給する下側トランジスタとからなるトランジスタ14(複数)のペアーによって、内部的に分割されされている。例えば、6個のトランジスタ14を有する3相パワーインバータは、トランジスタ14の3つのペアーにグループ分けされる。パワートランジスタ14のペアの各々のためのゲーティングコマンド(複数)は、安全で信頼性の高い動作を保証するために相互に作用する必要がある。デッドタイム生成回路28は、2つのペアートランジスタ(複数)14が同時に導通することを防止をすることにより、このフロントエンド保護機能を実行する。〕

(C3-L44)
This is the result of the fact that the threshold of the power device is usually not symmetrically located between the applied ON-state and OFF-state Gate drive voltages, and the transistor turn-on and turn-off delays are not usually symmetrical. Thus, without an explicit delay between commanding one of the transistors 14 OFF and the other transistor 14 ON,
both transistors 14 may conduct for a short time resulting in a failure.
〔これは、パワーデバイスの閾値は、通常、加えられるON状態とOFF状態のゲートドライブ電圧の間に対称的に位置しておらず、そして、トランジスタのターンオン遅延とターンオフ遅延が通常対称的ではないという事実の結果である。このように、トランジスタ(複数)14の一方をOFF,他方をONする命令の間の明示的な遅延なくしては、両トランジスタ(複数)14は、短時間導通して失敗に至ることになる。〕

(C3-L53)
Dead Time Generation circuits 28 provide the following functions:
1. Ignore an input command that tries to turn both transistors 14 ON at the same time;
2. Always lock out, for a short period (defined as the "deadtime"), the turn ON of one transistor 14 whenever the other transistor 14 turns OFF; and
3. Never lock out the turn ON of a transistor 14 when it is not necessary.
〔デッドタイム生成回路28は、以下の機能を提供します。
1.同時に両方のトランジスタ14をオンにしようとする入力コマンドを無視する;
2.他方のトランジスタ14がOFFになるときはいつでも、常に、短い期間(“デッドタイム”と定義される)一方のトランジスタ14のターンONをロックアウトし、そして
3.それが必要でないときには、トランジスタ14のターンONはロックアウトしない。〕

(C3-L62)
A schematic diagram of an exemplary Dead Time Generation circuit 28 is shown in FIG. 3 for one phase leg. For the complete device 10, however, a total of three-copies of this circuit 28 would be required. The upper and lower switch commands for one phase leg, AU and AL, are first brought into the circuit 28 through 2-stage digital filters 30. This synchronizes the external commands with a system clock CLK and rejects any short term noise due to ground bounce or pickup on the command inputs.
〔例示的な、1相脚分のデッドタイム生成回路28の概略図を図3に示す。しかしながら、完全な装置10については、この回路28の3つのコピーの合計が必要となる。
上側と下側の1相脚分のスイッチコマンド(複数)であるAU,ALは、まず、2-ステージデジタルフィルタ30を介して回路28に入力される。
これは、外部コマンドをシステムクロックCLKに同期して、コマンド入力(複数)上のグランドバウンスやピックアップに起因するいかなる短期間ノイズも除去する。〕

(C4-L4)
A cross conduction lockout logic 32 treats an AUIn=ALIn=HI condition, a normally invalid command, exactly the same as an AUIn=ALIn=LO condition.
〔クロス導通ロックアウトロジック32は、AUIn=ALIn=HIの状態を、通常無効なコマンドと扱うもので、AUIn=ALIn=LOの状態もまったく同様である。〕

(C4-L28)
Returning now to FIG. 2, the drive signals, DrvAU and DrvAL, generated by Dead Time Generation circuit 28 are then frequency shift keyed (FSK'd) by PWM Interface 26 to transfer a command signal to a transformer driver/receiver 42
associated with each of the transformers 18. The FSK function may be accomplished utilizing a divider 46 as shown in FIG. 4 for each transistor 14.
The output frequency is set equal to the input frequency, CLK, if the input, CMD, to the divider 46 is HI (or ON), while the output frequency is set equal to half the input frequency if the input to the divider 46 is LO (or OFF). That is, ON commands are modulated at a first frequency, e.g., 10 MHz, while OFF commands are modulated at a second frequency, e.g., 5 MHz.
〔ここで図2に戻る。デッドタイム生成回路28によって生成された駆動信号、DｒｖAUとDｒｖALは、その後、PWMインタフェース26により周波数シフト変調されて、コマンド信号をその各々が変圧器18に関連する1つの変圧器ドライバ/レシーバ42へと転送する。そのFSK(周波数シフト変調)機能は、各トランジスタ14に対して、図4に示すように、1つの分周器46を利用して達成することができる。分周器46への入力CMDがHI(又はLO)であれば、出力周波数は入力周波数CLKに等しく設定され、分周器46への入力がLO(又はOFF)であれば、出力周波数は入力周波数の半分に等しく設定される。それは、ONコマンドが第1周波数、例えば、10MHｚで変調され、OFFコマンドが第2の周波数、例えば、5MHｚで変調される。〕

(C4-L43)
The constant operation of the transformer 18, either at 5 MHz or 10 MHz, allows for a small and inexpensive transformer that only needs to carry the average load current (typically 20-50 mA), rather than a peak load current (typically 2-5 A). The constant operation of the transformer 18 also allows for the power supply to always be active. A further benefit of the constant operation is that the fault protection and feedback communication circuits (described in greater detail below) can operate at all times, including when the power switching transistors 14 are OFF.
〔変圧器18の、5MHｚかもしくは10MHｚでの定常的な動作は、ピーク負荷電流(典型的には、2-5A)ではなく、むしろ平均負荷電流(典型的には、20-50mA)を運ぶことのできる小型で安価な変圧器を許容する。変圧器18の定常的動作は、また、電源を常にアクティブにすることを許容する。変圧器18の定常的動作の更なる利点は、障害保護とフィードバック通信回路(以下に詳細に説明する)が、パワースイッチングトランジスタ14がOFFである場合を含めて、いつも動作可能であることである。〕

(C4-L53)
The receivers 42 associated with each transformer 18 monitor the feedback paths from the secondary circuits 20 for status and fault information packets,
as will be described in greater detail below, and transmit the data to a fault decoder 44. Fault decoder 44 decodes the fault information sent by secondary circuits 20 and combines them to present summary information to the microcontroller 12.
〔各変圧器18に関連付けられたレシーバ(複数)42は、以下でより詳細に説明するように、状態(status)と障害情報パケットを得るため、2次回路(複数)20からのフィードバックパスを監視し、そのデータを障害デコーダ44に送信する。障害デコーダ44は、2次回路20によって送信されたその障害情報をデコードしそれらを結合し、マイクロコントローラ12に対して合計情報を提供するようにする。〕

(C4-L60)
The reverse communication function of the primary circuit 16 is illustrated via an exemplary circuit shown in FIG. 4. Reverse communication from the secondary circuits 20 consists of a serial pulse stream. The first positive edge at this input triggers a sequential enabler 48 which sequentially enables three 3-bit shift registers 50. The three copies of the 3-bit encoded fault status word are stored in these registers. The three sets of data are compared in MISCOM comparator 52 and any miscompare is latched and presented as a miscommunication fault, MISCOM. If there are no miscompares, the data is passed to decoder 44 which then decodes the three sets of fault signals.
〔1次回路16の逆方向通信機能は、図4に示される例示的な回路を介して図示されている。2次回路20からの逆方向の通信はシリアルパルスストリームで構成される。この入力において最初の正のエッジは、3つの3ビットシフトレジスタ50を順次エネーブルするシーケンシャルイネーブラ48をトリガする。・・・・〕

(C5-L5)
Turning now to FIG. 5, there is shown a schematic diagram of an exemplary secondary circuit 20 associated with one of the transistors 14, a total of which six are required for a 3-phase power inverter. It should be understood, however, that the present invention is not limited to separate secondary circuits 20 for each transistor 14, but may be combined into one large circuit. The power supply for the secondary circuits 20, including the supply currents for both the IC's associated with the secondary circuits 20 and the drive currents for the transistors 14, is sourced from the primary circuit 16 through isolation transformers 18.
〔ここで図5に戻ると、3相パワーインバータには合計で6つが必要であるトランジスタ14(複数)の1つ、に関連付けられた、例示的な1つの2次回路20の概略図が示されている。しかしながら、本発明は、1つ1つのトランジスタ14用の分離された2次回路20に限定されるものではなく、1つの大きな回路に組み合わせることができると理解されるべきである。2次回路20に関連付けられるICのための供給電流とトランジスタ14のための駆動電流の両方のための供給電流を含む2次回路20用の電源供給は、絶縁変圧器18を通して1次回路16から供給される。〕

(C5-L16)
Secondary circuit 20 includes a diode rectifying circuit for converting the AC signal on the primary side 22 of transformer 18 to a DC signal of a second voltage potential based on the first and second load signals and the turns ratio between the primary side 22 and the secondary side 24, respectively.
〔2次回路20は、変圧器18の1次側22のAC信号を、第1及び第2の負荷信号と1次側22と2次側24間の巻線比とのそれぞれに基づいて第2の電圧電位のDC信号に変換するための1つのダイオード整流回路を含んでいる。〕

(C5-L23)
The AC signal from transformer secondary winding 24 is received by receiver 56 (a frequency detector), and, based on the frequency of the signal, receiver 56 determines whether it is ON or OFF. The output of receiver 56 is passed to an AND gate 58 along with an output from under voltage detector 60. Under voltage detector 60 monitors the power supply from a 5 V regulator 62 to make sure the regulator 62 is working. Under voltage detector 60 also monitors the power from the DC bias potential to transistor drive buffer 64 to make sure that transistor 14 can be properly controlled. If there is no fault with the power supply from regulator 62 and there is a signal, AND gate 58 will pass a signal to amplifier 64 for driving the transistor 14.
〔変圧器の2次巻線24からのAC信号は、受信器56(周波数検出器)によって受信され、そして、その信号の周波数に基づいて、受信器56は、それがONかOFFであるかを決定する。受信器56の出力は、低電圧検出器60からの出力と一緒にANDゲート58に渡される。低電圧検出器60は、5Vレギュレータ62からの電源(電力供給)をモニターしてレギュレータ62が動作していることを確認する。低電圧検出器60は、また、そのDCバイアス電位からトランジスタドライブバファ64への電力をモニターして、トランジスタ14が適切に制御されているかを確認する。レギュレータ62からの電源供給に障害がなく、そして信号が存在すれば、トランジスタ14を駆動するためにANDゲート58は増幅器64に信号を渡す。〕

(C5-L36)
Secondary circuit 20 further includes circuitry for detecting various faults.
For example, a desaturation detector 66 detects a short circuit in the transistor 14 by sensing the voltage at the transistor 14 via a resistive divider Rdivider. Over current detector 68 detects various over current conditions via over current resistor Roc. An over current condition may be due to one of the following: motor winding shorts, motor phase to neutral shorts, current sensor failure/degradation, and unstable current regulator. Furthermore, over temperature detector 70 detects an over temperature condition via temperature sensor Rot.
〔2次回路20は、さらに、様々な障害を検出するための回路を含む。例えば、不飽和化検出器66は、抵抗分割Rdividerを介してトランジスタ14における電圧を検出することによってトランジスタ14における短絡を検出する。過電流検出器68は、過電流抵抗Rocを介して様々な過電流状態を検出する。過電流状態は、次のうちの1つに起因するかも知れない:モーター巻線の短絡、モータ相中性短絡、電流センサの障害/劣化、不安定な電流レギュレータ。また、過温度検出器70は、温度センサーRotを介して過温度状態を検出する。〕

(C5-L47)
Each of the faults are passed to a fault encoder 72 for encoding and then to transmitter 74 for modulating into a pulse stream, as will be described in greater detail below.
〔以下でより詳細に説明するように、障害の各々は、エンコードする障害エンコーダ72に渡され、その後、パルス・ストリームに変調する送信器74に渡される。〕

(C5-L50)
In a preferred embodiment, the secondary circuit 20 is split between two integrated circuits (ICs), one optimized for 30 V operating voltages that are capable of directly driving the output power transistors 14, i.e., high voltage section; and the other optimized for small feature size, fast logic functions, i.e., low voltage section. The low voltage section contains all of the forward and reverse communication logic, the fault processing and encoding, and the general housekeeping chores. The high voltage section handles the under voltage lockout and power-up protection features, the short circuit detection, and the Gate drive output buffer function.
〔好ましい実施形態では、2次回路20は、2つの集積回路(ICｓ)に分けられる-その1つは、直接出力パワートランジスタ14を駆動することが可能な30V動作電圧に最適化されたもの、すなわち、高電圧セクションと、他の1つは、小さな特徴的サイズで高速ロジック用に最適化された、すなわち、低電圧セクションである。低電圧セクションは、順方向および逆方向のすべての通信ロジック、障害処理とエンコーディング、そして一般的な雑用を含んでいる。高電圧セクションは、低電圧ロックアウト、パワーアップ保護機能、短絡検出、及びゲートドライブ出力バファ機能を扱う。〕

(C5-L62)
In a second preferred embodiment, the secondary circuits 20 may be placed on a single integrated circuit, chosen as a compromise between the need for a 20-30 V circuit, such as the buffer amplifier 64, and logic circuit density/feature size with the intention of reducing overall cost by minimizing package pin count and cost.
〔第2の好ましい実施形態では、2次回路20は、パッケージピン数とコストを最小にすることによって全体のコストを低減することを意図して、例えばバファアンプ64のような20-30V回路の必要性と、ロジック(回路)の高密度/特徴・サイズとの間の妥協点として選択された単一の集積回路上に置くことができる。〕

(C6-L1)
A schematic diagram of the low voltage section of the secondary circuit 20 is shown in FIG. 6. A level shifter 76 shifts the high voltage square wave on the output terminals of the transformer 18 to a 5 VDC level clock for all internal circuits.
Frequency detector (or receiver) 56 monitors the input voltage from level shifter 76. When the input frequency drops below a predetermined value, the output goes LO, indicating that the CLOCK is at the low frequency value and that CMD=OFF. This signal is latched into the first FF of a 2-stage digital filter 78, which commands the Gate driver to turn the power transistor 14 OFF. If the output of frequency detector 56 has not transitioned LO by the next rising edge of CLOCK, it must be at the high frequency value, which means that CMD=ON. This signal is then passed through filter 78 which commands the Gate driver to turn the power transistor 14 ON.
〔2次回路20の低電圧セクションの概略図が図6に示される。レベルシフタ76は、トランス18の出力端子上の高電圧の方形波を、すべての内部回路用に5VDCレベルクロックにシフトする。周波数検出器(又は受信器)56は、レベルシフタ76からの入力電圧をモニタする。入力周波数が所定値より下に落ちると、その出力はLOとなって、CLOCKが低周波数値でありCMD=OFFであることを示す。この信号は、それから、第1のFFである2ステージデジタルフィルタ78-ゲート・ドライバにパワートランジスタ14をオフにするよう指令する2ステージデジタルフィルタ78-にラッチされる。周波数検出器56の出力がCLOCKの次の立ち上がりエッジによって未だLOに遷移していないときは、それは、CMD=ONを意味する高周波値である。そして、この信号は、ゲートドライバにパワートランジスタ14をONさせるよう指令するフィルタ78を通過する。〕

(C6-L17)
Overcurrent detection is provided at two levels. The first alerts the microcontroller 12 that currents exceeding rated values have been detected. This fault enunciates OC1, which simply transmits an OC1 error to the primary circuit 16 without taking any other action. This fault is intended to alert the microcontroller 12 that operation outside normal limits has occurred.
The second fault is designed for catastrophic error protection. It trips at a higher current, typically at twice the rated current, and enunciates OC2. This fault is transmitted to the primary circuit 16 while local circuitry latches the occurrence and shuts down the power transistor 14.
〔過電流検出は、2つのレベルで与えられる。その第1は、定格値を超えた電流が検出されたことをマイクロコントローラ12に警告する。この障害(fault)は、OC1を宣言するもので、それは、単に他のいかなるアクションをとることなく、1次回路16へOC1エラーを送信する。この障害は、正常範囲外の動作が発生したことをマイクロコントローラ12に警告することを意図している。
その第2は、致命的なエラー保護用に設計されている。それは、より高い電流でトリップし、典型的には2倍の定格電流で、OC2を宣言する。この障害は1次回路16に伝達される一方、ローカル回路はその発生をラッチし、パワートランジスタ14をシャットダウンする。〕

(C6-L35)
OT detector 83 compares the resistance of temperature sensitive resistor Rot a reference value and passes an output to a 2-stage digital filter 87 describing a safe or unsafe condition.
〔OT検出器83は、基準値と感温抵抗体Rotの抵抗値と参照値を比較し、安全又は危険状態を意味する出力を2ステージデジタルフィルタ87に渡す。〕

(C6-L45)
To reduce both the number of data bits sent over the communication path and the latency delay, the fault information from synchronous filter 94 is encoded via fault encoder 72. All five faults, undervoltage (UV), short circuit (SC), overover current (OC2), overcurrent (OC1) and over temperature (OT), are combined into a single 3-bit data word.
Because all faults are not equal, the encoder may utilize a priority network so that high priority faults take precedence over lower priority faults, and only the highest priority fault is transmitted. The priority network may be defined as:
・・・・・
〔通信経路を介して送られるデータビット数と待ち時間遅延の両方を低減するために、同期フィルタ94からの障害情報は障害エンコーダ72を介してエンコードされる。全部で5つの障害、低電圧障害(UV)、短絡(SC)、過電流(OC2)、過電流(OC1)と過温度は、3ビットの1データワードに結合される。
全ての障害が等しくないので、エンコーダは、優先度の高い障害が優先順位の低い障害よりも優先されるように、優先ネットワークを利用することができ、優先順位が最も高い障害だけが送信される。優先ネットワークは次にように定義することができる。
・・・・・〕

(C6-L66)
Transmission of fault information from the secondary circuits 20 back to the primary circuit 16 via transformer 18 may be accomplished by one of several methods. In one embodiment, the transformer driver/receiver circuit 42 periodically stops transmitting pulses to transformer 18.
Frequency detector 56 detects this inactivity and provides a separate communications trigger output.
This output then triggers transmitter 96 to begin a transmission event, which sends the triplet of encoded fault information as previously defined.
〔変圧器18を介して2次回路20から1次回路16に戻る障害情報の送信は、いくつかの方法の1つによって達成することができる。一実施形態では、変圧器ドライバ/レシーバ回路42は、周期的に、変圧器18へのパルスの送信を停止する。周波数検出器56は、この非アクティブを検出し、分離された通信トリガ出力を提供する。この出力は、そして、送信器96をトリガして、前に定義したエンコードされた障害情報のトリプレット(3組)を送信する送信イベントを開始する。〕

(C7-L9)
During this period, driver/receiver 42 is watching for fault status feedback (since it initiated this event, it knows when to look) and receives the information as previously described. A free-running oscillator or phase locked loop (PLL) would be present in the secondary circuit 20 to maintain a clock (either synchronous or asynchronous, depending on the data encoding scheme employed) during this operation. Primary circuit 16 (driver/receiver 42) then resumes transmitting the normal carrier frequency once all bits have been received, or after a predetermined delay in the count of a miscommunication.
〔この期間中、ドライバ/レシーバ42は、障害の状態フィードバック(それがこのイベントを開始したので、いつ監視するかは分かる)を監視していて、前述のようにその情報を受信する。この動作中、クロック(採用エンコード方式に応じて、同期又は非同期のいずれか)を維持するために、2次回路20にフリーランニング発振器また位相ロックループ(PLL)が存在しているであろう。1次回路16(ドライバ/レシーバ42)は、その後、ひとたびすべてのビットを受信したら、又は通信エラーカウントにおいて所定の遅延の後、正常なキャリア周波数送信を再開する。〕

(C7-L20)
In an alternative embodiment, a synchronous circuit is added to secondary circuit 20 as part of the transmitter 96 so that short, synchronous "short circuits" are superimposed on the transformer secondary winding 24. Driver/receiver 42 then detects the synchronous "short circuits" by monitoring driver current draw and detecting the unique signature of their events. In this case, an independent oscillator or phase locked loop is not required on the secondary circuit 20 as the synchronous clock is always present in the signal on transformer secondary winding 24. In addition, because there is no interruption of the transmitted signal and all circuits are synchronous at all times, there is no interruption in feedback communications due to a state change in the command signal CMD.
〔代替的な実施形態においては、1の同期回路が送信器96の一部として2次回路20に加えられ、短い、同期する“短絡”が、変圧器の2次巻線24に重畳される。そして、ドライバ/レシーバ42は、ドライバ電流を監視し、それらのイベントのユニークなサインを検出することにより、同期する“短絡”を検出する。このケースでは、独立の発振器または位相ロックループは2次回路20には必要ない、なぜなら、同期クロックは変圧器の2巻線上の信号内に存在しているからである。加えて、送信信号の中断がなく、全ての回路がいつも同期していて、コマンド信号CMDの状態変化に起因するフィードバック通信において中断がない。〕

(C7-L34)
Other methods, both synchronous and asynchronous, are possible and may be used by those skilled in the art.
〔同期と非同期の両方を用いる他の方法も可能であり、当業者に使用されてもよい。〕

(C7-L37)
During the transmission period, the inputs to the synchronous filter 94 are disabled, ignoring changes in fault status until a complete transmission of the present error is completed. Once this transmission is complete, the transmitter 96 is retriggered.
〔送信期間中、同期フィルタ94への入力は、無効になっていて、障害状態における現在のエラーの完全な送信が完了するまで、障害の状態の変化を無視している。ひとたび、この送信が完了すると、送信器96は再トリガされる。〕

(C7-L42)
Because the primary circuit 16 must know when a transmission is about to occur, it must have some way of being triggered by the start of the transmission. This is accomplished by preceding the 3-bit encoded error signal by a single HI bit. In this way, a positive transition always starts a transmission event, and the receiver 42 (FIG. 2) can simply stand open, waiting for a transition to start it up.
〔1次回路16は、1つの送信がまさに発生しようとしているときを知っている必要があるから、送信の開始によってトリガされる何らかの方法を有しているいなければならない。これは、3ビットのエンコードされたエラー信号に先行する単一のHIビットにより達成される。この方法では、正への遷移は常に送信イベントを開始し、レシーバ42(図2)は、それをスタートするための遷移を待ちながら、受け入れ可能の状態であればよい。〕

(C7-L62)
Turning now to FIG. 7, there is shown a schematic diagram of the high voltage section of the secondary circuit 20. The low voltage circuits discussed in FIG. 6 require a 5 VDC power supply for proper operation. Coincidentally, the power transistors 14 require a -5 VDC Gate drive in the OFF state for proper noise immunity and reliable operation in modular packages. The rail to rail voltage required from the transformer 18 is then 15-(-5)=20 V (nom). Thus, low to high voltage level shifters 100 as well as high to low voltage level shifters 102 are utilized to shift the voltage levels accordingly.
〔ここで図7に戻ると、2次回路20の高電圧セクションの概略図が示されている。図6で考察される低電圧回路は、適切な動作のために5VDC電源を必要とする。偶然にも、パワートランジスタ14は、モジュラーパッケージ内における適切なノイズ耐性と信頼性の高い動作のためのOFF状態で-5VDCゲート駆動を必要とする。そこで、変圧器18から一定に調節される線路間電圧は15-(-5)=20V(公称値)である。したがって、低電圧から高電圧への電圧レベルシフタ100が、高電圧から低電圧への電圧レベルシフタ102と同様、電圧レベルのシフトに使用される。〕

(C8-L16)
The device 10 of the present invention provides (i) input to output and high side to low side isolation; (ii) bidirectional communications to send switch commands from the microcontroller 12 and to relay status and fault information to the microcontroller 12; (iii) a circuit at the gate of each power transistor 14 to drive and protect the transistor 14; and (iv) a floating power supply to provide the bias to the driver circuits. Thus, the device 10 provides a reduction in cost, an improvement in the reliability, and a reduction in size due to its extensive protection and diagnostic capabilities.
〔本発明の装置10は、
(i)入力と出力、ハイサイドとローサイドの分離;(ii)マイクロコントローラ12からスイッチコマンドを送信し、状態および障害情報をマイクロコントローラ12にリレー(中継)する双方向通信;(iii)トランジスタ14を駆動し、保護するための、各パワートランジスタ14のゲート回路と、(iｖ)その駆動回路にバイアスを提供するためのフローティング電源。
を提供する。このように、装置10は、その広範な保護および診断能力により、コスト削減、信頼性の向上、及び小型化を提供する。〕

[2]刊行物2に記載された発明(以下、「引用発明」という。)

ア 概要
《絶縁ゲートドライバ装置10》
刊行物2には、名称を「パワースイッチング素子のための絶縁ゲ-トドライバ」とするものが図1?7と共に記載されており、図1,前掲(C2-L48)にはその全体が「絶縁ゲートドライバ装置10」と示されている。
前掲ABSTRACT(p1),(C1-L48),(C2-L48),(C2-L59),(C5-L5),図1,図5等によれば、「絶縁ゲートドライバ装置10」は、1次回路16,複数の変圧器18,複数の2次回路20を備え、マイクロコントローラ12と複数のトランジスタ14をインターフェースするものであり｛(C2-L48)｝、
その概要は、前掲(C1-L48)によれば、
1次回路16は、「第1の電圧電位の電圧源を有する1次回路であって、制御信号に基づいてコンスタントに第1および第2負荷信号を生成するために該電圧源を開閉(switch)する1次回路」であり、「第1負荷信号は、トランジスタを動作状態にする(enable)ために第1の周波数で変調し、第2負荷信号は、トランジスタを不動作状態にする(disable)ために第1の周波数と異なる第2の周波数で変調するものである」1次回路であり、
複数の変圧器は、複数のトランジスタ「に対応する高周波変圧器」であって、その「各々は、1次回路と通信(in communication with)しており、1次側は第1および第2負荷信号のうちの1つを受信し、1次側は、第1および第2負荷信号のうちのその1つを、対応する第2の電圧電位の第1および第2負荷信号の1つに変換する、そのような1次側と2次側を有している」複数の変圧器であり、
2次回路は、変圧器の各々と対応する各トランジスタの間に結合された2次回路であって、各トランジスタに第2の電圧電位にバイアス電源を提供し、各トランジスタ14を第1及び第2負荷信号に基づいて動作状態,不動作状態にする(enable,disable)ための2次回路である。
(→引用発明のｐ)
《インバータ、トランジスタ14,2次回路20》
前掲(C3-L34)「装置16は、相の脚、すなわち、正相信号を供給する上側トランジスタと、対応する逆相信号を供給する下側トランジスタとからなるトランジスタ14(複数)のペアーによって、内部的に分割されている。例えば、6個のトランジスタ14を有する3相パワーインバータは、トランジスタ14の3つのペアーにグループ分けされる。」、
前掲(C5-L5)「ここで図5に戻ると、3相パワーインバータには合計で6つが必要であるトランジスタ14(複数)の1つ、に関連付けられた、例示的な1つの2次回路20の概略図が示されている。」,及び前掲(C3-L62)によれば、
図1に示されるトランジスタ14は、1相の脚をなす上側トランジスタと下側トランジスタからなる1ペアを3組合計6つのトランジスタを有する3相インバータにおける該合計6つのトランジスタのいずれの1つにも該当するものと理解され、同様に、2次回路20も、変圧器18も各トランジスタ14に対応して存在するから合計6つあり、そのような3相パワーインバータに用いる絶縁ゲートドライバ装置10を引用発明として認定することとする。(→引用発明のｐ)

そして、図1のトランジスタ14として、6つのトランジスタのうち、3相インバータにおける上記任意の1相の脚の上側トランジスタ14である場合を想定すると共に、この上側トランジスタ14、及び、これに対応しこれに結合された2次回路20、及び当該2次回路20に対応しこれに結合された変圧器18、および、この上側トランジスタ14の駆動動作に関連する1次回路16に着目し、これらについて、以下、その詳細を認定することとする。(→引用発明のｐ)

イ 《1次回路16》
1次回路16は、「デッドタイム生成回路28」を有する「PWMインタフェース26」と「変圧器ドライバ/レシーバ42」を有している(図2)ものであるところ、
前掲(C2-L66)「1次回路16は、トランジスタ14に、(複数の)変圧器18を介して(複数の)トランジスタ14のそれぞれのために、信号コマンドと同様にバイアス電源も提供する。1次回路16は、マイクロコントローラ12によって送信された制御信号に基づいて、第1および第2負荷信号を生成するため、第1電圧電位の電圧源をコンスタントに開閉(switch)する。第1負荷信号はトランジスタを動作状態にする(enable)するために第1の周波数で変調し、第2負荷信号はトランジスタを不動作状態にする(disable)するための第2の周波数で変調する。第1及び第2負荷信号は、異なる周波数で変調する。」、
前掲(C4-L28)「デッドタイム生成回路28によって生成された駆動信号、DｒｖAUとDｒｖALは、その後、PWMインタフェース26により周波数シフト変調されて、コマンド信号をその各々が変圧器18に関連する1つの変圧器ドライバ/レシーバ42へと転送する。そのFSK(周波数シフト変調)機能は、各トランジスタ14に対して、図4に示すように、1つの分周器46を利用して達成することができる。分周器46への入力CMDがHI(又はLO)であれば、出力周波数は入力周波数CLKに等しく設定され、分周器46への入力がLO(又はOFF)であれば、出力周波数は入力周波数の半分に等しく設定される。それは、ONコマンドが第1周波数、例えば、10MHｚで変調され、OFFコマンドが第2の周波数、例えば、5MHｚで変調される。」、
前掲(C3-L12)「変圧器18は、1次側22、2次側24の巻数比に応じて、1次回路からの電源供給電圧を昇圧する。このように、変圧器18は、第1及び第2負荷信号を第2の電圧電位に生成する。」、
図2,図3,図4によれば、
デッドタイム生成回路28によって生成された駆動信号、DｒｖAU (これが、1相分の上側トランジスタ14を駆動するための駆動信号であることは、明らかである)は、PWMインタフェース26により周波数シフト変調されて、変圧器ドライバ/レシーバ42へ転送し変圧器18の1次側22に入力されるのであるから、
1次回路16は、マイクロコントローラ12によって送信された制御信号に基づいて、変圧器18を介してトランジスタ14に信号コマンドと同様にバイアス電源を提供するよう、第1電圧電位の電圧源をコンスタントに開閉(switch)して第1及び第2負荷信号からなる周波数シフト変調された第1電圧電位の負荷信号を変圧器18の1次側22に入力するものといえ、
第1負荷信号は、トランジスタを動作状態にする(enable)、すなわち、ON状態にするために第1の周波数(例えば10MHｚ)で変調された第1電圧電位の信号であり、第2負荷信号は トランジスタを不動作状態にする(disable)する、すなわち、OFF状態にするために第2の周波数(例えば5MHｚ)で変調された第1電圧電位の信号である。

以上によれば、1次回路16は、マイクロコントローラ12によって送信された制御信号に基づいて、トランジスタ14に信号コマンドと同様にバイアス電源も提供するよう、第1電圧電位の電圧源をコンスタントに開閉(switch)して、第1及び第2負荷信号からなる周波数シフト変調された第1電圧電位の負荷信号を変圧器18の1次側22に入力するものであって、
第1負荷信号は、1相分の上側トランジスタ14を動作状態にする(enable)、すなわち、ON状態にするための第1の周波数(例えば10MHｚ)で変調された第1電圧電位信号であり、
第2負荷信号は、同トランジスタ14を不動作状態にする(disable)する、すなわち、OFF状態にするための第2の周波数(例えば5MHｚ)で変調された第1電圧電位信号である。 (→引用発明のｑ)

エ 《変圧器18》
前掲(C3-L12)「変圧器18は、1次側22、2次側24の巻数比に応じて、1次回路からの電源供給電圧を昇圧する。このように、変圧器18は、第1及び第2負荷信号を第2の電圧電位に生成する。」によれば、変圧器18は、1次回路16からの、上記第1及び第2負荷信号からなる周波数シフト変調された第1電圧電位の負荷信号を昇圧して第2の電圧電位の第1及び第2負荷信号とするものである。 (→引用発明のｒ)

オ 《2次回路20,障害情報のフィードバック》

オ-1 《ダイオード整流回路》
図5の54は、2次回路20の「ダイオード整流回路」であり、「変圧器18の1次側22のAC信号を、第1及び第2の負荷信号と1次側22と2次側24間の巻線比とのそれぞれに基づいて第2の電圧電位のDC信号に変換する」｛(C5-L16)｝ものである。 (→引用発明のｓ)

オ-2 《トランジスタ14の駆動、2次回路20の電源供給》
例示的な1つの2次回路20を示す図5の回路図によれば、トランジスタ14はドライブバファ64により駆動されるところ、
前掲(C1-L48)の「装置は、さらに、変圧器の各々と対応する各トランジスタの間に結合された2次回路-各トランジスタに第2の電圧電位にバイアス電源を提供し、各トランジスタ14を第1及び第2負荷信号に基づいて動作状態,不動作状態にする(enable,disable)ための2次回路-を含む。」、
前掲(C3-L17)の「2次回路20は、各ゲートドライバ電力を各トランジスタ14に供給して、しかるべくトランジスタ14を動作状態,不動作状態にする(enable,disable)ため、 第2の電圧電位の第1及び第2負荷信号を各々のトランジスタ14に転送する。」、
前掲(C5-L23)の「変圧器の2次巻線24からのAC信号は、受信器56(周波数検出器)によって受信され、そして、その信号の周波数に基づいて、受信器56は、それがONかOFFであるかを決定する。受信器56の出力は、低電圧検出器60からの出力と一緒にANDゲート58に渡される。低電圧検出器60は、5Vレギュレータ62からの電源(電力供給)をモニターしてレギュレータ62が動作していることを確認する。低電圧検出器60は、また、そのDCバイアス電位からトランジスタドライブバファ64への電力をモニターして、トランジスタ14が適切に制御されているかを確認する。レギュレータ62からの電源供給に障害がなく、そして信号が存在すれば、トランジスタ14を駆動するためにANDゲート58は増幅器64に信号を渡す。」、
前掲(C5-L5)の「2次回路20に関連付けられるICのための供給電流とトランジスタ14のための駆動電流の両方のための供給電流を含む2次回路20用の電源供給は、絶縁変圧器18を通して1次回路16から供給される。」、
そして、図5から、ドライブバファ(増幅器)64は、変圧器18の2次巻線24からのAC信号に由来するANDゲート58からの「信号」を受けるとともに、ダイオード整流器54の出力側の第2の電圧電位のDC信号を電源供給として受けていることが見てとれること、
5Vレギュレータ62は、ダイオード整流器54の出力側の第2の電圧電位のDC信号を入力としていることが見てとれ、ダイオード整流器54の出力側の第2の電圧電位のDC信号を入力としこれから安定した5VDCの電源(電力供給)出力が得られるよう制御する回路といいえること、
からすれば、
2次回路20中の、変圧器18の2次巻線24からのAC信号である第2の電圧電位の第1及び第2負荷信号を受信し、その信号の周波数に基づいて、受信器56は、それがONかOFFであるかを決定する受信器56(周波数検出器)、低電圧検出器60、及びANDゲート58を用いて、
ダイオード整流器54の出力側の第2の電圧電位のDC信号を入力としこれから安定した5VDCの電源(電力供給)出力が得られるよう制御する5Vレギュレータ62からの電源供給に障害がなく、トランジスタ14が適切に制御されているとき、ダイオード整流器54の出力側の第2の電圧電位のDC信号を電源供給として受ける(2次回路20の)ドライブバファ64に信号を渡し、ドライブバファ64は、受信器56(周波数検出器)の上記決定にしたがいトランジスタ24をON駆動状態(動作状態)またはOFF駆動状態(不動作状態)とする、ということができる。(→引用発明のｔ)

また、上記のとおり、
2次回路20に関連付けられるICのための供給電流とトランジスタ14のための駆動電流の両方のための供給電流を含む2次回路20用の電源供給は、絶縁変圧器18を通して1次回路16から供給される。
(→引用発明のｕ)

オ-3 《障害検出、障害情報のフィードバック》
同じく2次回路20を示す図5の回路図、特にそこに示される「不飽和化検出器66」、「過電流検出器68」、「過温度検出器70」、
前掲(C3-L17)の「また、2次回路20は、トランジスタ14と2次回路20に関連する様々な障害を検出し、それを変圧器18を介して1次回路16に転送するための、障害検出回路を含む。」、
前掲(C5-L36)の「2次回路20は、さらに、様々な障害を検出するための回路を含む。例えば、不飽和化検出器66は、抵抗分割Rdividerを介してトランジスタ14における電圧を検出することによってトランジスタ14における短絡を検出する。過電流検出器68は、過電流抵抗Rocを介して様々な過電流状態を検出する。過電流状態は、次のうちの1つに起因するかも知れない:モーター巻線の短絡、モータ相中性短絡、電流センサの障害/劣化、不安定な電流レギュレータ。また、過温度検出器70は、温度センサーRotを介して過温度状態を検出する。」、
前掲(C4-L53)「各変圧器18に関連付けられたレシーバ(複数)42は、以下でより詳細に説明するように、状態(status)と障害情報パケットを得るため、2次回路(複数)20からのフィードバックパスを監視し、そのデータを障害デコーダ44に送信する。障害デコーダ44は、2次回路20によって送信されたその障害情報をデコードしそれらを結合し、マイクロコントローラ12に対して合計情報を提供するようにする。」、
前掲(C6-L45)「通信経路を介して送られるデータビット数と待ち時間遅延の両方を低減するために、同期フィルタ94からの障害情報は障害エンコーダ72を介してエンコードされる。全部で5つの障害、低電圧障害(UV)、短絡(SC)、過電流(OC2)、過電流(OC1)と過温度は、3ビットの1データワードに結合される。・・・優先順位が最も高い障害だけが送信される。」、
前掲(C5-L47)の「以下でより詳細に説明するように、障害の各々は、エンコードする障害エンコーダ72に渡され、その後、パルス・ストリームに変調する送信器74に渡される。」
によれば、
2次回路20は、「短絡」,「過電流状態」,「過温度状態」等の障害情報を検出し生成する「障害検出回路」を備え、
2次回路20は、また、検出した障害情報を3ビットの1データワードにエンコードする「障害エンコーダ72」、エンコードされた障害情報を「変圧器18を介して1次回路16に転送」する「送信器74」を備えること、
変圧器18に関連付けられた一次回路16の「レシーバ42」は、当該エンコードされた障害情報を受信し、そのデータを1次回路16の障害デコーダ44に送信すること、 (→引用発明のｖ)
以上は明らかである。

オ-4 《障害情報のフィードバック送受信方法》
変圧器18を介して2次回路20から1次回路16に戻る障害情報を送信する手法として、
(i)変圧器ドライバ/レシーバ回路42が、周期的に変圧器18へのパルスの送信を停止し、停止期間中に2次回路20からエンコードされた障害情報を一次回路16に送信し、すべてのビットを受信するか所定の遅延の後、正常なキャリア周波数送信を再開する手法であって、この送信動作期間中、クロックを維持するために、2次回路20にフリーランニング発振器また位相ロックループ(PLL)が必要とされる手法｛一実施形態,(C6-L66)(C7-L9)｝、又は、
(ii)そのようにパルス送信を停止することなく、同期情報等を変圧器の2次巻線24に重畳して行う手法｛代替的な実施形態,(C7-L20)｝、又は、
(iii)同期と非同期の両方を用いる他の手法｛(C7-L34)等｝
が採られる。 (→引用発明のｗ)

オ-5 《2次回路20のIC具体構成》
図5に例示される2次回路20の具体構成について、前掲(C5-L50)(C5-L62),詳しくは、図6・前掲(C6-L1)(C6-L17)(C6-L45),図7・(C7-L62)等に説明されており、
2次回路20は、
(i)「順方向および逆方向のすべての通信ロジック、障害処理とエンコーディング」を含む、「適切な動作のために5VDC電源を必要とする」(C7-L62)「低電圧セクション」(詳細は図6)と、
「パワーアップ保護機能、短絡検出、及びゲートドライブ出力バファ機能を扱う高電圧セクション」(図7)の「2つの集積回路(ICｓ)」に分けたもの、又は、
(ii)バファアンプ64のような20-30V回路の必要性と、ロジック(回路)の高密度/特徴・サイズとの間の妥協点として選択された単一の集積回路としたものである。 (→引用発明のｘ)

カ 以上を総合すると、本願発明と対比する引用発明として、下記の発明を認定することができる。

ｐ:1次回路16,6つの変圧器,6つの2次回路を備え、マイクロコントローラ12と、1相の脚をなす上側トランジスタと下側トランジスタからなる1ペアを3組合計6つのトランジスタを有する3相インバータにおける該合計6つのトランジスタ14をインターフェースする、3相パワーインバータに用いる絶縁ゲートドライバ装置10であって、
1次回路16は、第1の電圧電位の電圧源を有する1次回路であって、制御信号に基づいてコンスタントに第1および第2負荷信号を生成するために該電圧源を切り替える1次回路であり、第1負荷信号は、トランジスタを動作状態にする(enable)ために第1の周波数で変調し、第2負荷信号は、トランジスタを不動作状態にする(disable)ために第1の周波数と異なる第2の周波数で変調するものである1次回路であり、
6つの変圧器は、各トランジスタ14に対応する高周波変圧器18であって、その各々は、1次回路と通信(in communication with)しており、1次側は第1および第2負荷信号のうちの1つを受信し、1次側は、第1および第2負荷信号のうちのその1つを、対応する第2の電圧電位の第1および第2負荷信号の1つに変換する、そのような1次側と2次側を有している変圧器であり、
6つの2次回路は、変圧器の各々と対応する各トランジスタの間に結合された2次回路であって、各トランジスタに第2の電圧電位にバイアス電源を提供し、各トランジスタ14を第1及び第2負荷信号に基づいて動作状態,不動作状態にする(enable,disable)ための2次回路であり、
1相の脚の上側トランジスタ14、及び、これに対応しこれに結合された2次回路20、及び当該2次回路20に対応しこれに結合された変圧器18、および、この上側トランジスタ14の駆動に関連する1次回路16の詳細は次のｑ?ｘのようである、絶縁ゲートドライバ装置10。

ｑ:1次回路16は、マイクロコントローラ12によって送信された制御信号に基づいて、トランジスタ14に信号コマンドと同様にバイアス電源も提供するよう、第1電圧電位の電圧源をコンスタントに開閉(switch)して、第1及び第2負荷信号からなる周波数シフト変調された第1電圧電位の負荷信号を変圧器18の1次側22に入力するものであって、
第1負荷信号は、1相分の上側トランジスタ14を動作状態にする(enable)、すなわち、ON状態にするための第1の周波数(例えば10MHｚ)で変調された第1電圧電位信号であり、
第2負荷信号は、同トランジスタ14を不動作状態にする(disable)する、すなわち、OFF状態にするための第2の周波数(例えば5MHｚ)で変調された第1電圧電位信号であり、
ｒ:変圧器18は、1次回路16からの、上記第1及び第2負荷信号からなる周波数シフト変調された第1電圧電位の負荷信号を昇圧して第2の電圧電位の第1及び第2負荷信号とするものであり、
ｓ:2次回路20のダイオード整流回路54は、変圧器18の1次側22のAC信号を、第1及び第2の負荷信号と1次側22と2次側24間の巻線比とのそれぞれに基づいて第2の電圧電位のDC出力信号に変換するものであり、
ｔ:2次回路20中の、変圧器18の2次巻線24からのAC信号である第2の電圧電位の第1及び第2負荷信号を受信し、その信号の周波数に基づいて、受信器56は、それがONかOFFであるかを決定する受信器56(周波数検出器)、低電圧検出器60、及びANDゲート58を用いて、
ダイオード整流器54の出力側の第2の電圧電位のDC信号を入力としこれから安定した5VDCの電源(電力供給)出力が得られるよう制御する5Vレギュレータ62からの電源供給に障害がなく、トランジスタ14が適切に制御されているとき、ダイオード整流器54の出力側の第2の電圧電位のDC信号を電源供給として受ける(2次回路20の)ドライブバファ64に信号を渡し、ドライブバファ64は、受信器56(周波数検出器)の上記決定にしたがいトランジスタ24をON駆動状態(動作状態)またはOFF駆動状態(不動作状態)とするものであり、
ｕ:2次回路20に関連付けられるICのための供給電流とトランジスタ14のための駆動電流の両方のための供給電流を含む2次回路20用の電源供給は、絶縁変圧器18を通して1次回路16から供給されるものであり、
ｖ:2次回路20は、短絡,過電流状態,過温度状態等の障害情報を検出し生成する障害検出回路、検出した障害情報を3ビットの1データワードにエンコードする障害エンコーダ72、エンコードされた障害情報を変圧器18を介して1次回路16に転送する送信器74を備え、
変圧器18に関連付けられた一次回路16のレシーバ42は、当該エンコードされた障害情報を受信し、そのデータを一次回路16の障害デコーダ44に送信するものであり、
ｗ:変圧器18を介して2次回路20から1次回路16に戻る障害情報を送信する手法は、
ｗ1:変圧器ドライバ/レシーバ回路42が、周期的に変圧器18へのパルスの送信を停止し、停止期間中に2次回路20からエンコードされた障害情報を一次回路16に送信し、すべてのビットを受信するか所定の遅延の後、正常なキャリア周波数送信を再開する手法であって、この送信動作期間中、クロックを維持するために、2次回路20にフリーランニング発振器また位相ロックループ(PLL)が必要とされる手法、又は、
ｗ2:そのようにパルス送信を停止することなく、同期情報等を変圧器の2次巻線24に重畳して行う手法、又は、
ｗ3:同期と非同期の両方を用いる他の方法
が採られ、
ｘ:2次回路20は、
ｘ1:順方向および逆方向のすべての通信ロジック、障害処理とエンコーディングを含む、適切な動作のために5VDC電源を必要とする低電圧セクション(図6)と、パワーアップ保護機能、短絡検出、及びゲートドライブ出力バファ機能を扱う高電圧セクション(図7)の2つの集積回路(ICｓ)に分けたもの、又は、
ｘ2:バファアンプ64のような20-30V回路の必要性と、ロジック(回路)の高密度/特徴・サイズとの間の妥協点として選択された単一の集積回路としたものである。

[3]本願発明と引用発明との対比(対応関係)

(1)本願発明(構成要件の分説)
本願発明は、以下のように要件A?Dに分説することができる。

記(本願発明、分説)
A:ハイサイドトランジスタドライバであって、
B:ハイサイドトランジスタの所望の状態を示す埋め込み信号を含む電力入力信号を生成する送信器モジュールと、
C:前記電力入力信号を受信し、該電力入力信号を変換して前記電力入力信号より高い電圧を有する出力信号を生成する変換器モジュールと、
D:該ハイサイドトランジスタドライバの高電圧側に設けられた第1の受信器モジュールであり、前記出力信号及び前記電力入力信号を受信し、前記出力信号及び前記電力入力信号に基づいて前記ハイサイドトランジスタをオン状態とオフ状態との間で遷移させ、状態信号を生成する、該第1の受信器モジュールと、
E:該ハイサイドトランジスタドライバの前記高電圧側に設けられており、前記状態信号を前記変換器モジュールを介して該ハイサイドトランジスタドライバの低電圧側に伝送する伝送モジュールであり、該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して前記状態信号を伝送する、該伝送モジュールと、
F:該ハイサイドトランジスタドライバの前記低電圧側に設けられた第2の受信器モジュールであり、前記状態信号を受信する、該第2の受信器モジュールと、
を備える
A:ハイサイドトランジスタドライバ。

(2)本願発明と引用発明との対比(対応関係)
本願発明の各構成要件について、引用発明と対応する。

ア 要件Aについて
A「ハイサイドトランジスタドライバであって,」,「ハイサイドトランジスタドライバ。」

引用発明は、ｐの「1次回路16,6つの変圧器,6つの2次回路を備え、マイクロコントローラ12と、1相の脚をなす上側トランジスタと下側トランジスタからなる1ペアを3組合計6つのトランジスタを有する3相インバータにおける該合計6つのトランジスタ14をインターフェースする、3相パワーインバータに用いる絶縁ゲートドライバ装置10」であって、「1相の脚の上側トランジスタ14、及び、これに対応しこれに結合された2次回路20、及び当該2次回路20に対応しこれに結合された変圧器18、および、この上側トランジスタ14の駆動動作に関連する1次回路16の詳細は次のｑ?ｘのようである、絶縁ゲートドライバ装置10」は、
上記下線を施した「3相インバータ」における「1相の脚の上側トランジスタ14」を「ドライブ」する「ドライバ」といえるところ、
当該「1相の脚の上側トランジスタ14」は、高電圧側に配されるものであるから「ハイサイドトランジスタ」といい得るものであり、
したがって、引用発明も「ハイサイドトランジスタドライバ」ということができ、要件Aにおいて本願発明と相違しない。

イ 要件Bについて
B「ハイサイドトランジスタの所望の状態を示す埋め込み信号を含む電力入力信号を生成する送信器モジュールと、」(を備え)

引用発明のｑの、「1次回路16」が「変圧器18の1次側22に入力する」とする「マイクロコントローラ12によって送信された制御信号に基づいて、トランジスタ14に信号コマンドと同様にバイアス電源も提供するよう、第1電圧電位の電圧源をコンスタントに開閉(switch)して、第1及び第2負荷信号からなる周波数シフト変調された第1電圧電位の負荷信号」であって「第1負荷信号は、1相分の上側トランジスタ14を動作状態にする(enable)、すなわち、ON状態にするための第1の周波数(例えば10MHｚ)で変調された第1電圧電位信号であり、
第2負荷信号は、同トランジスタ14を不動作状態にする(disable)する、すなわち、OFF状態にするための第2の周波数(例えば5MHｚ)で変調された第1電圧電位信号」である信号は、
「ハイサイドトランジスタ」といい得る「トランジスタ14」の、「所望の状態」といい得る「動作状態」すなわち「ON状態」又は「不動作状態」すなわち「OFF状態」を示す電力入力信号といえ、また、上記「周波数シフト変調された第1電圧電位の負荷信号」はこれらの状態が「埋め込まれた信号」ともいい得るものである。
したがって、「1次回路16」は、「ハイサイドトランジスタの所望の状態を示す埋め込み信号を含む電力入力信号を生成」しているといえ、また、同信号を、変圧器18を介して2次回路20へ「送信」しているともいえるから、そのような「送信モジュール」を含んでいるということができる。
すなわち、引用発明の「一次回路16」は、「ハイサイドトランジスタの所望の状態を示す埋め込み信号を含む電力入力信号を生成する送信器モジュール」を含んでいるということができる。
したがって、引用発明は要件Bにおいて本願発明と相違しない。

ウ 要件Cについて
C「前記電力入力信号を受信し、該電力入力信号を変換して前記電力入力信号より高い電圧を有する出力信号を生成する変換器モジュールと、」(を備え)

本願発明でいう「変換器モジュール」とは、明細書の記載「変換器モジュール102は、変圧器106及び整流器108を含む。」(段落【0029】)及び図4A・図6に照らせば、変圧器と整流器を合わせたものを含んでいうものであるところ、
引用発明のｒの「1次回路16からの、上記第1及び第2負荷信号からなる周波数シフト変調された第1電圧電位の負荷信号を昇圧して第2の電圧電位の第1及び第2負荷信号とする」「変圧器18」と、
ｓの「変圧器18の1次側22のAC信号を、第1及び第2の負荷信号と1次側22と2次側24間の巻線比とのそれぞれに基づいて第2の電圧電位のDC出力信号に変換する」「2次回路20のダイオード整流回路54」を合わせたものは、
前記電力入力信号(周波数シフト変調された第1電圧電位の負荷信号)を受信し、「該電力入力信号を変換して前記電力入力信号より高い電圧を有する出力信号」といいえる「第2の電圧電位のDC出力信号」に変換する「モジュール」ということができる。
すなわち、引用発明の「変圧器18」と「ダイオード整流回路54」を合わせたものは、要件Cで特定する「変換器モジュール」といえ、引用発明は要件Cにおいて本願発明と相違しない。

エ 要件Dについて
D「該ハイサイドトランジスタドライバの高電圧側に設けられた第1の受信器モジュールであり、前記出力信号及び前記電力入力信号を受信し、前記出力信号及び前記電力入力信号に基づいて前記ハイサイドトランジスタをオン状態とオフ状態との間で遷移させ、状態信号を生成する、該第1の受信器モジュールと、」(を備え)

エ-1 「前記出力信号及び前記電力入力信号に基づいて前記ハイサイドトランジスタをオン状態とオフ状態との間で遷移させ、状態信号を生成する、」、「状態信号」について

上記「状態信号」とは、
その具体について、本願明細書中には「状態信号は、短絡状態、過熱状態、及び変換器モジュールに繋がる変圧器の極性のうちの少なくとも一つを示す」(段落【0009】【0015】【0021】),「パターン認識受信器モジュール114は、ハイサイドトランジスタ回路100のハイサイドの種々の状態を検出する回路(図示せず)を含む。例えば、パターン認識受信器モジュール114は、短絡状態及び過熱状態を含む」(段落【0036】)と記載されているだけであって、「前記出力信号及び前記電力入力信号に基づいて生成する状態信号」は全く記載されていないことに照らせば、
「前記出力信号及び前記電力入力信号に基づいて状態信号を生成」するとする「状態信号」ではなく(「前記出力信号及び前記電力入力信号に基づいて生成する状態信号」はなく)、(ハイサイドの種々の状態を検出する回路により検出した)「短絡状態」や「過熱状態」の「状態信号」を含んでいうものである(このことは、【請求項6】に「前記状態信号が、短絡状態、過熱状態、及び前記変換器モジュールに繋がる変圧器の極性のうちの少なくとも一つを示す、請求項1に記載のハイサイドトランジスタドライバ。」と記載してしていることからも明らかである。)と理解されるところ、
それは、引用発明のｖで「2次回路20」が備える「障害検出回路」が検出し生成するとする「短絡」,「過温度状態」、及びそれらの「障害情報」と相違しない。

エ-2 「前記出力信号及び前記電力入力信号を受信し、前記出力信号及び前記電力入力信号に基づいて前記ハイサイドトランジスタをオン状態とオフ状態との間で遷移させ、」る「該第1の受信器モジュール」について

引用発明のｔに着目するに、引用発明のｔの「2次回路20中の」、「受信器56(周波数検出器)」,「ANDゲート58」,「ドライブバファ64」を合わせた『回路部分』(「低電圧検出器60」も含めてもかまわない)は、少なくとも
(i)「変圧器18の2次巻線24からのAC信号である第2の電圧電位の第1及び第2負荷信号を受信」するものであり、また、
(ii)「前記出力信号」といい得る「ダイオード整流器54の出力側の第2の電圧電位のDC信号」「を電源供給として受ける」ものであるから、これを「受信する」といえ、
また、これらに基づいて「前記ハイサイドトランジスタ」といい得る「トランジスタ24」「をON駆動状態(動作状態)またはOFF駆動状態(不動作状態)」とするものといえるところ、
上記(i)のAC信号は、変圧器18により昇圧される前の「1次回路16からの、上記第1及び第2負荷信号からなる周波数シフト変調された第1電圧電位の負荷信号」を昇圧したものにすぎないから、
昇圧前の「1次回路16からの、上記第1及び第2負荷信号からなる周波数シフト変調された第1電圧電位の負荷信号」を「受信し」これに「基づいて」「トランジスタ24」「をON駆動状態(動作状態)またはOFF駆動状態(不動作状態)」とするものということができる。
したがって、引用発明ｔの上記『回路部分』は、
要件Dでいう上記「前記出力信号及び前記電力入力信号を受信し、前記出力信号及び前記電力入力信号に基づいて前記ハイサイドトランジスタをオン状態とオフ状態との間で遷移させ、」る「第1の受信器モジュール」ということができるものである。

エ-3 そして、上記エ-1で検討した引用発明の「2次回路20」が備える「障害検出回路」を上記『回路部分』に加えたものを、新たに『回路部分』とすれば、その『回路部分』は、
要件Dでいう「状態信号を生成する」「第1の受信器モジュール」といい得るものとなり、かつ、要件Dの「該ハイサイドトランジスタドライバの高電圧側に設けられた」を満たすものである。

エ-4 まとめ
以上によれば、引用発明は要件Dにおいても本願発明と相違しない。

オ 要件Eについて
E「該ハイサイドトランジスタドライバの前記高電圧側に設けられており、前記状態信号を前記変換器モジュールを介して該ハイサイドトランジスタドライバの低電圧側に伝送する伝送モジュールであり、該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して前記状態信号を伝送する、該伝送モジュールと、」(を備え)
引用発明のｖの、「2次回路20」の「送信器74」は、
「エンコードされた障害情報を変圧器18を介して1次回路16に転送する」ものであり、上記エ-1での検討結果からその「障害情報」は「前記状態信号」といい得るものであるから、
要件Eでいう「該ハイサイドトランジスタドライバの前記高電圧側に設けられており、前記状態信号を前記変換器モジュールを介して該ハイサイドトランジスタドライバの低電圧側に伝送する伝送モジュール」ということができ、この点、本願発明と相違しない。
もっとも、「伝送モジュール」の「伝送」が、「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して」行う、とはしておらず、この点、相違が認められる。

カ 要件Fについて
F「該ハイサイドトランジスタドライバの前記低電圧側に設けられた第2の受信器モジュールであり、前記状態信号を受信する、該第2の受信器モジュールと、を備える」

引用発明のｖの「変圧器18に関連付けられた一次回路16のレシーバ42は、当該エンコードされた障害情報を受信し、そのデータを一次回路16の障害デコーダ44に送信する」とする「レシーバ42」、又は、これに「障害デコーダ44」を合わせたものは、
これまでの検討結果を踏まえれば、「該ハイサイドトランジスタドライバの前記低電圧側に設けられた第2の受信器モジュールであり、前記状態信号を受信する、該第2の受信器モジュール」といい得るものであり、
したがって、引用発明は要件Fにおいて本願発明と相違しない。

[4]一致点、相違点
以上の対比結果によれば、本願発明と引用発明との一致点、相違点は次のとおりであることが認められる。

[一致点]
A ハイサイドトランジスタドライバであって、
B ハイサイドトランジスタの所望の状態を示す埋め込み信号を含む電力入力信号を生成する送信器モジュールと、
C 前記電力入力信号を受信し、該電力入力信号を変換して前記電力入力信号より高い電圧を有する出力信号を生成する変換器モジュールと、
D 該ハイサイドトランジスタドライバの高電圧側に設けられた第1の受信器モジュールであり、前記出力信号及び前記電力入力信号を受信し、前記出力信号及び前記電力入力信号に基づいて前記ハイサイドトランジスタをオン状態とオフ状態との間で遷移させ、状態信号を生成する、該第1の受信器モジュールと、
E’該ハイサイドトランジスタドライバの前記高電圧側に設けられており、前記状態信号を前記変換器モジュールを介して該ハイサイドトランジスタドライバの低電圧側に伝送する伝送モジュールと、
F:該ハイサイドトランジスタドライバの前記低電圧側に設けられた第2の受信器モジュールであり、前記状態信号を受信する、該第2の受信器モジュールと、
を備える
A:ハイサイドトランジスタドライバ。

[相違点]
上記E’の「伝送モジュール」の「伝送」が、
本願発明では、「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して」行う、とするのに対して、
引用発明では、そのようにして行う、とはしていない点。

[5]相違点等の判断

《相違点克服の容易性》
上記相違点は、引用発明の「送信器74」(伝送モジュール)の「伝送」が「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して」行う、とすること(以下、「相違点の克服」という)で克服されて、引用発明は本願発明に至るところ、
係る「相違点の克服」の容易想到性について検討する。

ア 「送信器74」の電源について検討するに、
「送信器74」は2次回路20に含まれ、ｕ「2次回路20に関連付けられるICのための供給電流とトランジスタ14のための駆動電流の両方のための供給電流を含む2次回路20用の電源供給は、絶縁変圧器18を通して1次回路16から供給される」のであるから、
「送信器74」は、変圧器18の2次側からその電源供給を受けることは明らかであるところ、
技術常識からすれば、「送信器74」の電源エネルギーは、ｓの「2次回路20のダイオード整流回路54の出力である第2の電圧電位のDC出力信号」、すなわち、本願発明でいう「該ハイサイドトランジスタドライバの前記高電圧側」を、その源として使用するものと普通に想定される。(なぜなら、変圧器18の2次巻線24側、ダイオード整流回路54の入力端は、周波数シフト変調されたAC信号であって、その電源として適さないものであるからである。)
ところが、ｗ「変圧器18を介して2次回路20から1次回路16に戻る障害情報を送信する手法」として、ｗ1「変圧器ドライバ/レシーバ回路42が、周期的に変圧器18へのパルスの送信を停止し、停止期間中に2次回路20からエンコードされた障害情報を一次回路16に送信し、すべてのビットを受信するか所定の遅延の後、正常なキャリア周波数送信を再開する手法であって、この送信動作期間中、クロックを維持するために、2次回路20にフリーランニング発振器また位相ロックループ(PLL)が必要とされる手法」を採る場合、
その送信期間中、変圧器18の2次側のAC信号である「第2の電圧電位の第1及び第2負荷信号」は停止中断され、その中断期間中「ダイオード整流回路54の出力である第2の電圧電位のDC出力信号」も消滅してしまう。
したがって、かかる停止中断期間中も「ダイオード整流回路54の出力である第2の電圧電位のDC出力信号」のエネルギーを保持する必要があることは自明であり、そのために「キャパシタ」を用いることも当業者に自明であることから、「ダイオード整流回路54の出力である第2の電圧電位のDC出力信号」のエネルギーを保持するキャパシタを設けることは、当業者が容易に想到し得ることである。
そしてそのように設けた「キャパシタ」は、「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタ」といえ、そのように「キャパシタ」を設ければ、「送信器74」は、上記「停止中断期間」中、中断前に「キャパシタ」に蓄積されたエネルギを使用して障害情報を「伝送」することができるようになることも自明である。(なお、3ビットの障害情報を数回程度伝送する期間であればそのエネルギーは足りると想定される。)
以上によれば、引用発明の「送信器74」(伝送モジュール)の「伝送」が「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して」行う、とすることは、当業者が容易に想到し得ることである。

イ また、ｗ「変圧器18を介して2次回路20から1次回路16に戻る障害情報を送信する手法」として、ｗ1の手法を採らない場合でも(例えば、ｗ2「そのようにパルス送信を停止することなく、同期情報等を変圧器の2次巻線24に重畳して行う手法」を採る場合等)、以下で見るように、上記「相違点の克服」は、当業者の容易想到である。
〈理由〉
2次回路20は、
ｘ1「順方向および逆方向のすべての通信ロジック、障害処理とエンコーディングを含む、適切な動作のために5VDC電源を必要とする低電圧セクション(図6)と、パワーアップ保護機能、短絡検出、及びゲートドライブ出力バファ機能を扱う高電圧セクション(図7)の2つの集積回路(ICｓ)に分けたもの、又は、」
ｘ2「バファアンプ64のような20-30V回路の必要性と、ロジック(回路)の高密度/特徴・サイズとの間の妥協点として選択された単一の集積回路としたもの」
であるところ、
「送信器74」は、2次回路20に含まれるものであるから、
2次回路20を構成する単一IC、または、5VDC電源を必要とする低電圧セクション(「送信器74」は「通信ロジック」である)のICに含まれるものであり、
そのいずれの場合においても、ICは、ｓの「2次回路20のダイオード整流回路54の出力である第2の電圧電位のDC出力信号」(本願発明でいう「該ハイサイドトランジスタドライバの前記高電圧側」)を、その電源供給の源とするものと普通に想定されることは、前述と同様である。
そして、一般に、ICは通常リップルの少ない安定したDC電圧源を要するものであるのに対し、上記源である「ダイオード整流回路54の出力である第2の電圧電位のDC出力信号」はDC(直流)ではあるものの単に整流しただけであるから脈動しリップルが多いことから、
その源である「2次回路20のダイオード整流回路54の出力である第2の電圧電位のDC出力信号」からICの電源入力端に至る経路中のどこか(同経路中のどこであっても「該ハイサイドトランジスタドライバの前記高電圧側」であることは明かである。)に、脈動リップルを低減し平滑する素子を用いてリップルの少ないDC電圧源を作り出す必要があることは自明であり、そのような素子の典型が「キャパシタ」をであることから、そこに「キャパシタ」を設けてリップルの少ないDC電圧源を作り出すことは当業者の常である。
設ける位置としては、例えば、ダイオード整流回路54の出力端や、5Vレギュレータ62内やその入力又は出力端(例えば「低電圧セクション」ICの場合)等に設けることが当業者に普通に想定される。
そして、そのような経路中に設けた「キャパシタ」は、「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタ」といえ、ICは、同「キャパシタ」に蓄積されたエネルギを使用して動作することになり、結果、ICに含まれる「送信器74」も、同「キャパシタ」に蓄積されたエネルギを使用して「伝送」動作することになり、上記「相違点」は克服される。

すなわち、引用発明の「送信器74」(伝送モジュール)の「伝送」が「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して」行う、とすることは、当業者が容易に想到し得ることである。

ウ また、上記ア、イでみた自明性に加えて、以下にみるように、査定に引用された前記刊行物1(米国特許第5272398号明細書)に記載された技術からみれば、なおのこと、上記「相違点の克服」は、当業者が容易に想到し得ることである。

〈刊行物1記載技術〉
刊行物1には、
Fig2の波線(Fig1では三角形)で示される第1ドライバ4(first driver4)は、Fig1に示される2つのMOSFET2,3からなるインバータ(inverter)の1脚(leg)における、上側、すなわち、高電位側のMOSFET2を駆動するドライバ(したがって、本願発明でいう「ハイサイドトランジスタドライバ」といい得る)を、
コマンドパワー信号P(Fig3のPWMがH期間中の方形波クロック信号CLと、PWMがL期間中の方形波クロック信号CLの分周信号CLnからなるコマンドパワー信号P)をパルス変圧器(pulse transformer)50の1次側に入力し、
その2次側では、パルス変圧器50から、変換されたコマンドパワー信号が整流器52に提供され、整流され変換されたコマンドパワー信号U1が第1のヒステリシス比較器(first hysteresis comparator)54に入力される｛From the pulse transformer 50, a transformed, command power signal is provided to a rectifier 52. The rectified, transformed command power signal U1 is then provided to a first hysteresis comparator 54.(4カラム1?5行)｝ようにし、
『第1のヒステリシス比較器54から増幅器(amplifier)60までの回路部分』｛(U1)-該第1のヒステリシス比較器54-(U2)-積分器(integrator)56-(U3)-第2のヒステリシス比較器(second hysteresis comparator)58-増幅器(amplifier)60｝で、PWMのL期間中のCLnに対応するパルス(71,73,75,77)を除去して、CL72→74→76→78→UGSとしたFig2の駆動信号UGS(MOSFET2をON状態とする駆動信号)を作成する一方、
同『回路部分』への電源供給は、
PWMのH期間中のクロック信号CLに対応する2次側パルスの他に、PWMのL期間中の分周クロック信号CLnに対応する2次側パルスを、回復信号(refresh signal)として、2次側回路への電源を供給するキャパシタ62｛A capacitor 62 is provided across the rectifier 52 for providing voltage to the secondary side of the driver 4.(3カラム37行)｝に導入するように構成し、
主として、PWMのL期間中にクロック信号CLがないことに起因する上記『回路部分』への供給電源電圧の低減を防止しようとする技術
が記載されている。

ここで、キャパシタ62は、上記のとおり、2次側回路への電源を供給するものであって、PWMのH期間中、クロック信号CLによってエネルギーを蓄積すると共に放電して整流後の脈動を減じ平滑して上記「回路部分」の電源としてその動作に使用すると共に、PWMのL期間中は、その電圧を維持するとともに分周クロック信号CLnで充電(エネルギーを蓄積)して電圧を回復し、次回の上記『回路部分』の動作に備えるものであることは当業者に自明である。
上記刊行物1記載技術は、2次側の上記『回路部分』が1次側へ信号を伝送するものではない点では引用発明とは異なるが、
インバータのハイサイドトランジスタのドライバ装置における、1次側と2次側を分離する変圧器の1次側からコマンドパワー信号(「ハイサイドトランジスタの所望の状態を示す埋め込み信号を含む電力入力信号」と言いえることは明らかである)を入力し、これに基づいて、2次側において、同トランジスタの駆動信号を作成すると共に同駆動信号を作成する2次側回路(上記『回路部分』)のDC電源を生成する点では引用発明と共通しているのであり、
そして、同じく2次側である引用発明の「送信器74」も、より安定した平滑されたDC電源の方が好ましいことは自明であることから、
2次側回路のDC電源を生成するために用いる刊行物1記載のキャパシタを、引用発明の「送信器74」用のDC電源の生成に適用する動機付けがあるということができる。
そうすると、上記ア、イで前述したように、引用発明の「送信器74」用のDC電源として普通に想定される「ダイオード整流回路54の出力である第2の電圧電位のDC出力信号」、すなわち、ダイオード整流器54の出力側(「ハイサイドトランジスタドライバの前記高電圧側」)に「キャパシタ」を設けることは、当業者が容易に想到し得るというべきであり、そのように「キャパシタ」を設ければ、「送信器74」(伝送モジュール)の「伝送」が「キャパシタ」に蓄積されたエネルギを使用して行うことになることは前記のとおりである。
すなわち、引用発明の「送信器74」(伝送モジュール)の「伝送」が「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して」行う、とすることは、刊行物2及び上記刊行物1記載技術に基づいて当業者が容易に想到し得ることである。

《本願発明の容易想到性》
以上のとおり、引用発明を出発点として、上記「相違点の克服」をすることで、本願発明の構成に達するところ、同克服は、刊行物2,又は刊行物2及び刊行物1に基づいて当業者が容易になし得ることであるから、本願発明は刊行物2、又は刊行物2及び刊行物1に基づいて当業者が容易に想到し得たものである。

【第4】むすび
以上のとおり、本願の請求項1に係る発明は、上記刊行物2に記載された発明,又は刊行物2及び刊行物1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
それ故、本願の他の請求項について検討するまでもなく、本願は拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2013-11-06 
結審通知日 2013-11-12 
審決日 2013-11-27 
出願番号 特願2006-229479(P2006-229479)
審決分類 P 1 8・ 121- Z (H03K)
最終処分 不成立  
前審関与審査官 栗栖 正和  
特許庁審判長 乾 雅浩
特許庁審判官 石井 研一
関谷 隆一
発明の名称 高電圧ハイサイドトランジスタドライバ  
代理人 池田 正人  
代理人 山田 行一  
代理人 野田 雅一  
代理人 城戸 博兒  

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