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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1286937
審判番号 不服2012-25702  
総通号数 174 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-06-27 
種別 拒絶査定不服の審決 
審判請求日 2012-12-26 
確定日 2014-04-16 
事件の表示 特願2007- 50765「半導体メモリ素子及びその駆動方法」拒絶査定不服審判事件〔平成20年 1月24日出願公開、特開2008- 16169〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成19年2月28日(パリ条約による優先権主張2006年6月30日、大韓民国)の出願であって、平成23年11月11日付けの拒絶理由通知に対して、平成24年2月14日に意見書及び手続補正書が提出されたが、同年8月22日付けで拒絶査定がなされ、これに対して、同年12月26日に拒絶査定を不服とする審判請求がなされるとともに手続補正書が提出され、平成25年6月14日付けの審尋に対して回答書が提出されなかったものである。


第2.補正却下の決定
[補正却下の決定の結論]
平成24年12月26日に提出された手続補正書によりなされた手続補正(以下「本件補正」という。)を却下する。

[理由]
1.本件補正の内容
本件補正は、特許請求の範囲と明細書を補正するものであり、その内容は以下のとおりである。

〈補正事項1〉
本件補正前の請求項1に、「前記制御手段」が「前記第2感知増幅器イネーブル信号に応答して、電源電圧ライン駆動制御信号及び接地電圧ライン駆動制御信号を出力する駆動制御手段」と「前記電源電圧ライン駆動制御信号及び前記接地電圧ライン駆動制御信号に応答して、前記ビットライン感知増幅手段の電源ライン及び接地ラインを駆動する電源ライン駆動手段」とを備えるとの事項を追加して、本件補正後の請求項1とする。

〈補正事項2〉
本件補正前の請求項2を削除し、これに伴い、本件補正前の請求項3?7を繰り上げて、本件補正後の請求項2?6とするともに、本件補正前の請求項3?6が引用する請求項の項番を補正して、本件補正後の請求項2?5とする。

〈補正事項3〉
本件補正前の請求項7の「ビットライン感知増幅器をディセーブルさせる」との事項を、「ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせる」と補正して、本件補正後の請求項6とする。

〈補正事項4〉
補正事項1及び補正事項3の補正に伴い、明細書の段落【0023】及び【0025】を削除するとともに、明細書の段落【0024】及び【0026】を補正する。

2.新規事項の有無
(1)補正事項1について
補正事項1は、本願の願書に最初に添付した明細書の段落【0013】及び【0014】の記載と、本願の願書に最初に添付した図面の図2の記載に基づいていると認められる。
したがって、補正事項1は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものである。

(2)補正事項2について
補正事項2が、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたことは、明らかである。

(3)補正事項3について
補正事項3は、本願の願書に最初に添付した明細書の段落【0014】及び【0057】の記載と、本願の願書に最初に添付した図面の図2及び図7の記載に基づいていると認められる。
したがって、補正事項3は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものである。

(4)補正事項4について
前記「(1)補正事項1について」及び「(3)補正事項3について」の検討から、補正事項4が、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたことは、明らかである。

(5)新規事項の有無の検討のまとめ
以上から、本件補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するとはいえないものである。
よって、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項の規定に適合する。

3.補正目的の適否
特許請求の範囲の補正に関する補正事項1?3につき、その補正目的について検討する。

(1)補正事項1について
補正事項1は、本件補正前の請求項1における「該ビットライン感知増幅手段を制御する制御手段」が、本件補正後の請求項1においては、「前記第2感知増幅器イネーブル信号に応答して、電源電圧ライン駆動制御信号及び接地電圧ライン駆動制御信号を出力する駆動制御手段」と「前記電源電圧ライン駆動制御信号及び前記接地電圧ライン駆動制御信号に応答して、前記ビットライン感知増幅手段の電源ライン及び接地ラインを駆動する電源ライン駆動手段」とを「備え」ることを限定するものである。
したがって、補正事項1は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下、「特許法第17条の2第4項」という。)の第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(2)補正事項2について
補正事項2は、本件補正前の請求項2の削除と、当該削除に伴う他の請求項の形式的な補正を目的とするものである。
したがって、補正事項2は、特許法第17条の2第4項の第1号に掲げる請求項の削除を目的とするものに該当する。

(3)補正事項3について
補正事項3は、本件補正前の請求項7の「ビットライン感知増幅器をディセーブルさせる」との事項に「の電源電圧端と接地電圧端とを同時に」の記載を追加して、本件補正後の請求項6においては、「ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせる」ことを限定するものである。
したがって、補正事項3は、特許法第17条の2第4項の第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(4)補正目的の適否のまとめ
以上から、本件補正は、特許法第17条の2第4項に規定する要件を満たす。

4.独立特許要件
以上のとおり、本件補正は、特許法第17条の2第4項の第2号に掲げる特許請求の範囲の減縮を目的とする補正を含んでいる。
そこで、次に、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、その請求項6に係る発明について検討する。

(1)補正発明
本件補正後の請求項6に係る発明(以下「補正発明」という。)は、平成24年12月26日に提出された手続補正書によって補正された特許請求の範囲の請求項6に記載される、次のとおりのものである。

「アクティブコマンド信号に応答して、ビットライン感知増幅器をイネーブルさせるステップと、
書き込みコマンド信号に応答して、書き込み動作期間における所定期間に一時的に前記ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせるステップと、
前記所定期間の後、再び前記ビットライン感知増幅器をイネーブルさせるステップと、
プリチャージコマンド信号に応答して、前記ビットライン感知増幅器をディセーブルさせるステップと
を含み、
書き込み動作期間において、前記ビットライン感知増幅器が、書き込みコマンド信号に対応するカラム選択信号がアクティブになる以前にディセーブルされることを特徴とする半導体メモリ素子の駆動方法。」

(2)引用例の記載と引用発明
(2-1)引用例1の記載
原査定の根拠となった拒絶理由通知に「文献1」として引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特開平03-165398号公報(以下「引用例1」という。)には、「ダイナミックRAMの読み出し回路」(発明の名称)に関して、第1図?第13図とともに、次の記載がある(下線は、参考のため、当審において付したもの。以下、他の刊行物についても同様である。)。

ア 発明の属する技術分野
a.「産業上の利用分野
本発明はダイナミックRAMの読み出し回路に関するものである。」(第2頁下左欄第18?20行)

イ 従来の技術
b.「従来の技術
従来のダイナミックRAMの読み出し回路を第10図を参照して説明する。第10図において、1および2はそれぞれNMOS型およびPMOS型のフリップフロップ型センスアンプ、3は列スイッチ、4はワード線、5はメモリセル、6は列アドレスデコード回路、7,8はそれぞれフリップフロップ型センスアンプ1,2の共通電圧供給線、9,10は、共通電圧供給線7,8をそれぞれ接地線GND、電源線Vccに接続するスイッチ、11は入出力データ線である。
列スイッチ3は、メモリセル5が接続されたビット線対50と入出力データ線11とを、列アドレスコード回路6からの列スイッチ制御線60を通じた列アドレスに応じて選択的に接続する。
また、スイッチ9,10は、センスアンプ1,2を活性化する、つまり電圧を供給するためのスイッチで、これらのスイッチ9,10は制御線SEN、SEPに接続され、それぞれセンスアンプ1および2と電圧供給源との接続を制御する。」(第2頁下右欄第1?20行)

c.「従来は、上記のような構成において以下の順序で読み出しおよび書き込み動作が行われていた。初めに第11図の読み出しサイクル時から説明する。まず時間ｔ_(0)において、行アドレスにより選択されたワード線4が立ち上がる。次に時間ｔ_(1)においてビット線対50にメモリセル5に蓄積されていた電荷が読み出され電位変動を生ずる。次いで時間ｔ_(2)においてNMOS型のセンスアンプ1の共通電圧供給線7がスイッチ9を介して接地線GNDと接続され、ビット線対50の電荷が引き抜かれ始める。さらに時間ｔ_(3)においてPMOS型のセンスアンプ2の共通電圧供給線8がスイッチl0を介して電源線Vccと接続され、ビット線対50に電荷を充電し始める。そして時間ｔ_(4)において、増幅されたビット線対50間の電位差を列アドレスにより選択された列スイッチ3を介して入出力データ線11に送出する。これが出力データとなり出力バッファを通して外部に出力される。
次に第12図の書き込みサイクル時について説明する。まず時間ｔ_(0)において行アドレスにより選択されたワード線4が立ち上がる。次に時間ｔ_(1)においてビット線対50にメモリセル5に蓄積された電荷が読み出され電位変動を生ずる。次いで時間ｔ_(2)においてNMOS型のセンスアンプ1の共通電圧供給線7がスイッチ9を介して接地線GNDと接続され、ビット線対50の電荷が引き抜かれ始める。さらに時間ｔ_(3)においてPMOS型のセンスアンプ2の共通電圧供給線8がスイッチ10を介して電源線Vccと接続され、ビット線対50に電荷を充電し始める。そして時間ｔ_(4)において、増幅されたビット線対50間の電位差に対して、列アドレスにより選択された列スイッチ3を介して入出力データ線11から入力データを書き込むことによりその電位差を打ち消し、反転データを書き込む。」(第3頁上左欄第3行?同頁上右欄第19行)

ウ 発明が解決しようとする課題
d.「上記従来のダイナミックRAMの読み出し回路において1/2Vccセンス方式を用いると、センスアンプ1および2の動作電圧は小さくなることになる。具体的には、1/2Vccセンス方式を用いると、Vccが3.3ｖであるからプリチャージ電圧は1.65Vとなる。」(第3頁下左欄第7?13行)

e.「さらにまた、書き込みサイクル時には、P型のフリップフロップ型センスアンプ2とは反対の極性をもつN型の列スイッチ3を介しての書き込みデータが既にその反対のデータを増幅してしまっているビット線を反転させる必要があるため、N型の列スイッチ3の電流駆動能力よりも小さなP型のフリップフロップ型センスアンプトランジスタしか設計できず、低い電位のビット線の増幅遅延を救済できないという問題点がある。
……(中略)……
そこで本発明は、上述の問題点を解決してビット線増幅遅延を少なくすることができるダイナミックRAMの読み出し回路を提供することを目的とする。」(第4頁上左欄第13行?同頁上右欄第15行)

エ 実施例
f.「実施例3
次に本発明の第3の実施例におけるダイナミックRAMの読み出し回路の構成と動作を第4図および第5図を参照して説明する。
本実施例の場合、P型センスアンプ活性化信号80が、書き込みサイクル内において、ある期間、不活性信号になるように電圧供給源から間隙的に遮断する制御回路15を設けた以外は従来例と同様である。
本実施例3によれば、第5図に示すように、書き込みサイクル時は、列スイッチ3が選ばれて入力データがビット線対50の電位を反対の論理レベルにする際に、N型のMOS FETから構成される列スイッチ3とは反対の極性をもつP型のフリップフロップ型のセンスアンプ2がある期間、不活性になるので、その間に容易に書き込みを行なうことができる。この方法によれば読み出しサイクル時のP型のフリップフロップ型センスアンプ2のトランジスタの電流駆動能力を列スイッチ3の電流駆動能力と無関係に大きくできるので、N型のフリップフロップ型センスアンプ1で増幅できない低い電位のビット線も早期に増幅でき、従来例のような孤立した“0”読み出しビット線増幅が大きく遅延する不具合を防止することができる。なお、複数のセンスアンプ1,2は、CMOS型のフリップフロップ回路としてもよい。」(第5頁上右欄第18行?同頁下右欄第4行)

オ 図面
g.前記「実施例3」を示すダイナミックRAMの読み出し回路の回路図である第4図には、
・列スイッチ6は、列アドレスデコード回路6からの制御線60によって供給される制御信号によって制御されること、
・共通電圧供給線8と電源線Vccとを接続/遮断するスイッチ10は、制御信号「SEP」と、多段に接続されたインバータを介して供給される制御信号「RD/WT」とによって制御されること、
が図示されている。

h.前記「実施例3」の動作を示すタイミング波形図である第5図には、
・「書き込みサイクル」において、「P型センスアンプ活性化信号(80)」は、まず活性化され、その後に一時的に不活性になった後に、再び活性化されること、
・前記「書き込みサイクル」が終了する際に前記「P型センスアンプ活性化信号(80)」は不活性になること、
が図示されている。

i.なお、前記第5図によれば、
・前記「書き込みサイクル」において、前記「P型センスアンプ活性化信号(80)」が一時的に不活性になるタイミングは、「列スイッチ制御線(60)」が立ち上がるタイミングより早いこと、
・前記「列スイッチ制御線(60)」が立ち下がった後に、前記「P型センスアンプ活性化信号(80)」が不活性になること、
が見受けられる。

j.第10図の従来例における書き込みサイクル時の動作を示すタイミング波形図である第12図には、2つのセンスアンプ駆動信号は、一旦活性化されると、列スイッチ制御信号とともに不活性になるまで、活性化されていることが図示されている。

(2-2)引用発明
ア fの「P型センスアンプ活性化信号80が、書き込みサイクル内において、ある期間、不活性信号になる……以外は従来例と同様である。」、cの「第12図の書き込みサイクル時について説明する。まず時間ｔ_(0)において行アドレスにより選択されたワード線4が立ち上がる。次に時間ｔ_(1)においてビット線対50にメモリセル5に蓄積された電荷が読み出され電位変動を生ずる。次いで時間ｔ_(2)においてNMOS型のセンスアンプ1の共通電圧供給線7がスイッチ9を介して接地線GNDと接続され、ビット線対50の電荷が引き抜かれ始める。さらに時間ｔ_(3)においてPMOS型のセンスアンプ2の共通電圧供給線8がスイッチ10を介して電源線Vccと接続され、ビット線対50に電荷を充電し始める。」という各記載、及び、hの「書き込みサイクル」において「P型センスアンプ活性化信号(80)」は、まず活性化され、その後に一時的に不活性になったという第5図の図示内容から、引用例1には、「書き込みサイクル」において、「行アドレスにより選択されたワード線4が立ち上が」った後に、「NMOS型のセンスアンプ1の共通電圧供給線7がスイッチ9を介して接地線GNDと接続」され「PMOS型のセンスアンプ2の共通電圧供給線8がスイッチ10を介して電源線Vccと接続」されるステップが記載されている。

イ bの「1および2はそれぞれNMOS型およびPMOS型のフリップフロップ型センスアンプ、3は列スイッチ、4はワード線、5はメモリセル、6は列アドレスデコード回路、7,8はそれぞれフリップフロップ型センスアンプ1,2の共通電圧供給線、9,10は、共通電圧供給線7,8をそれぞれ接地線GND、電源線Vccに接続するスイッチ、11は入出力データ線である。」及び「列スイッチ3は、メモリセル5が接続されたビット線対50と入出力データ線11とを、列アドレスコード回路6からの列スイッチ制御線60を通じた列アドレスに応じて選択的に接続する。」、cの「書き込みサイクル時について……時間ｔ_(4)において、増幅されたビット線対50間の電位差に対して、列アドレスにより選択された列スイッチ3を介して入出力データ線11から入力データを書き込むことによりその電位差を打ち消し、反転データを書き込む。」、fの「P型センスアンプ活性化信号80が、書き込みサイクル内において、ある期間、不活性信号になるように電圧供給源から間隙的に遮断する制御回路15を設けた以外は従来例と同様である。」及び「本実施例3によれば、第5図に示すように、書き込みサイクル時は、列スイッチ3が選ばれて入力データがビット線対50の電位を反対の論理レベルにする際に、N型のMOS FETから構成される列スイッチ3とは反対の極性をもつP型のフリップフロップ型のセンスアンプ2がある期間、不活性になるので、その間に容易に書き込みを行なうことができる。」という各記載から、引用例1には、「書き込みサイクル時」は、「列アドレスデコード回路6」「からの列スイッチ制御線60を通じた列アドレス」の制御信号に応じて制御される「列スイッチ3が選ばれて入力データがビット線対50の電位を反対の論理レベルにする際」に、「PMOS型のセンスアンプ2」が「ある期間、不活性になる」ように、前記「PMOS型のセンスアンプ2」の「共通電圧供給線」8を「電源線Vcc」から「間隙的に遮断する」ステップが記載されている。

ウ hのように、第5図には、「書き込みサイクル」においては、「P型センスアンプ活性化信号(80)」は、まず活性になり、その後に一時的に不活性になった後に、再び活性になることが、図示されている。
また、cの「次いで時間ｔ_(2)においてNMOS型のセンスアンプ1の共通電圧供給線7がスイッチ9を介して接地線GNDと接続され、ビット線対50の電荷が引き抜かれ始める。……そして時間ｔ_(4)において、増幅されたビット線対50間の電位差に対して、列アドレスにより選択された列スイッチ3を介して入出力データ線11から人力データを書き込むことによりその電位差を打ち消し、反転データを書き込む。」、fの「P型センスアンプ活性化信号80が、書き込みサイクル内において、ある期間、不活性信号になる……以外は従来例と同様である。」という各記載、及び、jの、2つのセンスアンプ駆動信号は、一旦活性化されると、列スイッチ制御信号とともに不活性になるまで活性化されているという図示内容から、「NMOS型のセンスアンプ1」は、「時間ｔ_(2)において」活性になった後は、「P型のフリップフロップ型のセンスアンプ2がある期間、不活性」になっている期間も、前記「ある期間」の後も、活性であると認められる。
したがって、引用例1には、「書き込みサイクル」において、前記「ある期間」の後は、前記「NMOS型のセンスアンプ1」とともに「PMOS型のセンスアンプ2」を「活性」にするステップが記載されている。

エ fの「P型センスアンプ活性化信号80が、書き込みサイクル内において、ある期間、不活性信号になる……以外は従来例と同様である。」という記載、hの、「書き込みサイクル」が終了するときに前記「P型センスアンプ活性化信号(80)」は不活性になるという図示内容、及び、jの、2つのセンスアンプ駆動信号は列スイッチ制御信号とともに不活性になるという図示内容から、引用例1には、「書き込みサイクル」が終了するときに、「NMOS型のセンスアンプ1」及び「PMOS型のセンスアンプ2」を不活性にするステップが記載されていると認められる。

オ そして、前記fから、引用例1には、ダイナミックRAMの書き込みサイクルにおける駆動方法が記載されていると認められる。

カ 以上のア?オから、引用例1には、次の発明(以下「引用発明」という。)が記載されていると認められる。

「ダイナミックRAMの書き込みサイクルにおいて、
行アドレスにより選択されたワード線4が立ち上がった後に、NMOS型のセンスアンプ1の共通電圧供給線7をスイッチ9を介して接地線GNDと接続し、PMOS型のセンスアンプ2の共通電圧供給線8をスイッチ10を介して電源線Vccと接続するステップと、
列アドレスデコード回路6からの列スイッチ制御線60を通じた列アドレスの制御信号に応じて制御される列スイッチ3が選ばれて、入力データがビット線対50の電位を反対の論理レベルにする際に、前記PMOS型のセンスアンプ2がある期間、不活性になるように、前記PMOS型のセンスアンプ2の共通電圧供給線8を電源線Vccから間隙的に遮断するステップと、
前記ある期間の後は、前記NMOS型のセンスアンプ1とともに前記PMOS型のセンスアンプ2を活性にするステップと、
前記書き込みサイクルが終了するときに、前記NMOS型のセンスアンプ1及び前記PMOS型のセンスアンプ2を不活性にするステップと、
を備えることを特徴とするダイナミックRAMの書き込みサイクルにおける駆動方法。」

(2-3)引用例2の記載
原査定の根拠となった拒絶理由通知に「文献2」として引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特開平11-126481号公報(以下「引用例2」という。)には、「半導体記憶装置」(発明の名称)に関して、図1?図8とともに、次の記載がある。

a.「【0003】図1は、従来の半導体記憶装置の一部概略図である。この図には、メモリセル領域MCRとその周辺回路とが示されている。……(中略)……
【0006】上記の構成の半導体記憶装置の動作は、スタンバイ状態からアクティブ状態になると、先ずローアドレスが入力されてワード線WLが選択され、所定時間後に活性化するタイミング信号TWLZに応答して、センスアンプSAが活性化される。その後、コラムアドレスが供給されると共に、読み出しまたは書き込みのコマンドに応じて、センスアンプにより検出されたデータがデータバスアンプで増幅されて読み出されるか、或いは、外部からの書き込みデータに応じてデータバスアンプによりビット線対を介してメモリセルに書き込まれる。書き込みの場合は、コラムゲート選択信号CLにより選択されないビット線対に対しては、センスアンプにより増幅された電位でメモリセルへの再書き込みが行われる。」

b.「【0047】図6は、図5の動作を示す信号波形図である。スタンドバイ状態で、データバス線対DBX/Zは共にクランプ回路20によりHレベルに維持されている。アクティブ状態にて、ロー・アドレス・ストローブ信号/RASに同期して供給されるコマンドがアクティブの場合、同時に供給されるローアドレスにより選択されたワード線WLが立ち上がる。その結果、メモリセルMCのトランジスタが導通し、ビット線対BLX、BLZに微小な電圧差が生成される。今仮に、ビット線BLXのほうが電気的に高いレベルにあるとする。
【0048】そこで、ビット線WLの立ち上がりから所定の時間後に生成されるタイミング信号TWLZの立ち上がりにより、ラッチイネーブル生成回路15は、活性化信号LEZ、LEXをそれぞれHレベル、Lレベルに駆動する。その結果、センスアンプSAの活性化トランジスタN10、P10は共に導通し、ビット線対の電圧差が検出され、Hレベル側センスアンプPSAのトランジスタP11によりビット線BLXはHレベルに引き上げられ、Lレベル側センスアンプNSAのトランジスタN12によりビット線BLZはLレベルに引き下げられる。
……(中略)……
【0051】読み出し動作の場合は、センスアンプSAはデータバス線DBX/Zを駆動する。より具体的には、図4中で示すデータバス線DBZをHレベルからLレベルに駆動する。そして、データバスアンプDBAMPの読み出しアンプ30が活性化され、データバス線DBX/Zの電位差が検出され、メインデータバス線MDBX/Zが更に駆動される。この時、センスアンプSAの活性化信号LEXの活性化が解除されても、Hレベルクランプ状態のデータバス線をLレベル側に駆動するセンスアンプNSAの活性化状態は解除されないので、読み出し動作時のセンスアンプSAによるデータバス線の駆動動作に何らの支障も与えない。」

c.動作タイミングチャート図を示す図6からは、コマンドが“Active”の場合に、制御信号“LEZ”及び“LEX”のパルスがハイに遷移すること、その後、コマンドが“Write”ないし“Read”の場合に、各種の制御信号により書き込み動作ないし読み出し動作が行われることが、見て取れる。

(2-4)引用例3の記載
原査定の根拠となった拒絶理由通知に「文献4」として引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特開平11-339474号公報(以下「引用例3」という。)には、「半導体記憶装置」(発明の名称)に関して、図1?図9とともに、次の記載がある。

a.「【0038】続いて、時刻ｔ1で制御信号(コラムアドレスストローブ信号)CSがLレベルからHレベルへ移行すると、コラム選択スイッチ4の制御端子の電位がLレベルからHレベルへ移行することになり、コラム選択スイッチ4が活性化し、つまりトランスファゲートであるN型トランジスタ4N1,4N2がオンとなり、これによってビット線対BIT,XBITが入出力線対DL,XDLに接続される。
【0039】このとき、入出力線対DL,XDLにメモリセル1の記憶データとは反転したデータが入力されるので、コラム選択スイッチ4のN型トランジスタ4N1,4N2を含むライトバッファ5のN型トランジスタ(図示せず)によるビット線BITのHレベルをLレベルに書き換える能力が、センスアンプドライバ3のN型トランジスタを含むセンスアンプ2のN型トランジスタによるビット線XBITのLレベルをラッチする能力より勝ることによって、時刻ｔ2でビット線対BIT,XBITの電位が反転する。
【0040】ここで、センスアンプドライバ3のN型トランジスタの制御端子に加える制御信号SNN1を、ビット線対BIT,XBITが増幅されるセンス動作開始後(図2の時刻ｔ0)、コラム選択スイッチ4の制御端子に加える制御信号CSが活性化する以前(図2の時刻ｔ1)に非活性化する制御を行うことで、センスアンプ2のN型トランジスタの駆動能力を低下させる。この制御は、図示しない制御手段によって行われる。
【0041】このように、センスアンプ2のN型トランジスタ2N1,2N2の駆動能力を低下させた後、ライトバッファ5のN型トランジスタがビット線BITのHレベルを反転させるため、従来のビット線対BIT,XBITの反転速度(図9の時刻ｔ1から時刻ｔ6)よりも速く、その結果、データ書き込み時間は短縮される。
【0042】以上のように、第1の実施の形態によれば、データ書き込み動作時に、コラム選択スイッチ4がオンとなる以前にセンスアンプドライバ3のN型トランジスタ3N1をオフにするようにセンスアンプドライバ3を制御手段により制御したので、データ書き込み動作時におけるセンスアンプ2のラッチ能力を弱めることができ、データ書き込み動作時におけるビット線対BIT,XBITの電位の反転速度を速くすることが、データ書き込み時間を短縮することができる。しかも、データ書き込み時間を短縮するために、センスアンプ2中のN型トランジスタ2N1,2N2の能力を小さくする必要はないので、センス動作時間が長くなったり、誤動作を起こすことなく、またコラム選択スイッチ4のN型トランジスタ4N1,4N2の能力を大きくする必要はないので、データ読み出し動作時に誤動作を招くことはない。」

(3)対比
(3-1)補正発明と引用発明との対比
補正発明と引用発明とを対比する。

ア 本願明細書の、段落【0008】には「図2は、図1のビットライン感知増幅器アレイ及び感知増幅器制御部の回路構成を示す図である。」と、段落【0010】には「感知増幅器24は、プルアップ電源ライン、すなわち、RTOラインに接続された2個のプルアップPMOSトランジスタと、プルダウン電源ライン、すなわち、SBラインに接続された2個のプルダウンNMOSトランジスタとが交差接続されたラッチ構造を有する。」と記載されている。したがって、補正発明の「ビットライン感知増幅器」は、実施形態においては、「プルアップ電源ライン」に「接続された2個のプルアップPMOSトランジスタ」と「プルダウン電源ライン」に「接続された2個のプルダウンNMOSトランジスタ」とが「交差接続されたラッチ構造」を有する「感知増幅器24」である。
これに対して、引用発明は「NMOS型のセンスアンプ1」と「PMOS型のセンスアンプ2」を有する。
ここで、「(2-1)引用例1の記載」の「b」で摘記したように、引用例1においては「1および2はそれぞれNMOS型およびPMOS型のフリップフロップ型センスアンプ」とも記載されるように、引用発明の「NMOS型のセンスアンプ1」と「PMOS型のセンスアンプ2」はフリップフロップ型の「センスアンプ」である。そして、引用発明の実施例の回路図である第4図からは、NMOS型のセンスアンプ1とPMOS型のセンスアンプ2とは、これらを1つの回路として見ると、本願の図2に示された感知増幅器24と同一構成の回路で形成されていることが理解できる。
してみれば、引用発明の「NMOS型のセンスアンプ1」と「PMOS型のセンスアンプ2」とを併せたアンプは、補正発明の「ビットライン感知増幅器」に相当する。

イ そうすると、引用発明において「NMOS型のセンスアンプ1の共通電圧供給線7をスイッチ9を介して接地線GNDと接続し、PMOS型のセンスアンプ2の共通電圧供給線8をスイッチ10を介して電源線Vccと接続する」ことは、補正発明において「ビットライン感知増幅器をイネーブルさせる」ことに相当する。
したがって、引用発明の「行アドレスにより選択されたワード線4が立ち上がった後に、NMOS型のセンスアンプ1の共通電圧供給線7をスイッチ9を介して接地線GNDと接続し、PMOS型のセンスアンプ2の共通電圧供給線8をスイッチ10を介して電源線Vccと接続するステップ」と、補正発明の「アクティブコマンド信号に応答して、ビットライン感知増幅器をイネーブルさせるステップ」とは、「ビットライン感知増幅器をイネーブルさせるステップ」である点で共通する。

ウ 引用発明の「書き込みサイクル」は、補正発明の「書き込み動作期間」に相当する。
そして、引用発明において「前記PMOS型のセンスアンプ2の共通電圧供給線8を電源線Vccから間隙的に遮断する」ことと、補正発明において「前記ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせる」こととは、「前記ビットライン感知増幅器の電源電圧端」を「ディセーブルさせる」点で共通する。
したがって、引用発明の「書き込みサイクル」において「列アドレスデコード回路6からの列スイッチ制御線60を通じた列アドレスの制御信号に応じて制御される列スイッチ3が選ばれて、入力データがビット線対50の電位を反対の論理レベルにする際に、前記PMOS型のセンスアンプ2がある期間、不活性になるように、前記PMOS型のセンスアンプ2の共通電圧供給線8を電源線Vccから間隙的に遮断するステップ」と、補正発明の「書き込みコマンド信号に応答して、書き込み動作期間における所定期間に一時的に前記ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせるステップ」とは、「書き込み動作期間における所定期間に一時的に前記ビットライン感知増幅器の電源電圧端」を「ディセーブルさせるステップ」である点で共通する。

エ 前記ア及びイから、引用発明の「前記ある期間の後は、前記NMOS型のセンスアンプ1とともに前記PMOS型のセンスアンプ2を活性にするステップ」は、補正発明の「前記所定期間の後、再び前記ビットライン感知増幅器をイネーブルさせるステップ」に相当する。

オ 引用発明において「前記NMOS型のセンスアンプ1及び前記PMOS型のセンスアンプ2を不活性にする」ことは、補正発明において「前記ビットライン感知増幅器をディセーブルさせる」ことに相当する。
したがって、引用発明の「前記書き込みサイクルが終了するときに、前記NMOS型のセンスアンプ1及び前記PMOS型のセンスアンプ2を不活性にするステップ」と、補正発明の「プリチャージコマンド信号に応答して、前記ビットライン感知増幅器をディセーブルさせるステップ」とは、「前記ビットライン感知増幅器をディセーブルさせるステップ」である点で共通する。

カ 引用発明の「列スイッチ3」を「制御」する「列アドレスデコード回路6からの列スイッチ制御線60を通じた列アドレスの制御信号」は、補正発明の「カラム選択信号」に相当する。
そして、引用発明において「前記PMOS型のセンスアンプ2の共通電圧供給線8を電源線Vccから間隙的に遮断する」ことと、補正発明において「前記ビットライン感知増幅器」が「ディセーブルされる」こととは、「前記ビットライン感知増幅器」の少なくとも一部が「ディセーブルされる」点で共通する。
してみれば、引用発明の「書き込みサイクル」において「列アドレスデコード回路6からの列スイッチ制御線60を通じた列アドレスの制御信号に応じて制御される列スイッチ3が選ばれて、入力データがビット線対50の電位を反対の論理レベルにする際に、前記PMOS型のセンスアンプ2がある期間、不活性になるように、前記PMOS型のセンスアンプ2の共通電圧供給線8を電源線Vccから間隙的に遮断する」ことと、補正発明の「書き込み動作期間において、前記ビットライン感知増幅器が、書き込みコマンド信号に対応するカラム選択信号がアクティブになる以前にディセーブルされること」とは、「書き込み動作期間において、前記ビットライン感知増幅器」の少なくとも一部が「カラム選択信号がアクティブになる」際に「ディセーブルされる」点で共通する。

キ また、引用発明の「ダイナミックRAMの書き込みサイクルにおける駆動方法」は、補正発明の「半導体メモリ素子の駆動方法」に相当する。

(3-2)一致点及び相違点
そうすると、補正発明と引用発明との一致点と相違点は、次のとおりとなる。

《一致点》
「ビットライン感知増幅器をイネーブルさせるステップと、
書き込み動作期間における所定期間に一時的に前記ビットライン感知増幅器の電源電圧端をディセーブルさせるステップと、
前記所定期間の後、再び前記ビットライン感知増幅器をイネーブルさせるステップと、
前記ビットライン感知増幅器をディセーブルさせるステップと
を含み、
書き込み動作期間において、前記ビットライン感知増幅器の少なくとも一部が、カラム選択信号がアクティブになる際にディセーブルされることを特徴とする半導体メモリ素子の駆動方法。」

《相違点1》
補正発明は「アクティブコマンド信号に応答して」ビットライン感知増幅器をイネーブルさせるのに対して、引用発明は「行アドレスにより選択されたワード線4が立ち上がった後に」NMOS型のセンスアンプ1の共通電圧供給線7をスイッチ9を介して接地線GNDと接続し、PMOS型のセンスアンプ2の共通電圧供給線8をスイッチ10を介して電源線Vccと接続する点。

《相違点2》
補正発明は「書き込みコマンド信号に応答」して一時的に「前記ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせる」のに対して、引用発明は「列アドレスデコード回路6からの列スイッチ制御線60を通じた列アドレスの制御信号に応じて制御される列スイッチ3が選ばれ」たことにより「前記PMOS型のセンスアンプ2の共通電圧供給線8を電源線Vccから」間隙的に「遮断する」点。

《相違点3》
補正発明は「プリチャージコマンド信号に応答して」前記ビットライン感知増幅器をディセーブルさせるのに対して、引用発明は「前記書き込みサイクルが終了するとき」に前記NMOS型のセンスアンプ1及び前記PMOS型のセンスアンプ2を不活性にする点。

《相違点4》
補正発明においては、書き込み動作期間に「前記ビットライン感知増幅器」が「書き込みコマンド信号に対応する」カラム選択信号がアクティブになる「以前に」ディセーブルされるのに対して、引用発明においては、書き込みサイクルに、列アドレスデコード回路6からの列スイッチ制御線60を通じた列アドレスの制御信号に応じて制御される「列スイッチ3が選ばれて、入力データがビット線対50の電位を反対の論理レベルにする際」に「前記PMOS型のセンスアンプ2」が「不活性になる」点。

(4)判断
(4-1)相違点1について
ア 引用例2には、「(2-3)引用例2の記載」において、「a」で摘記したように「従来の半導体記憶装置」の「動作」として「スタンバイ状態からアクティブ状態になると、先ずローアドレスが入力されてワード線WLが選択され、所定時間後に活性化するタイミング信号TWLZに応答して、センスアンプSAが活性化される。」と記載されているとともに、「b」で摘記したように「アクティブ状態にて、ロー・アドレス・ストローブ信号/RASに同期して供給されるコマンドがアクティブの場合、同時に供給されるローアドレスにより選択されたワード線WLが立ち上がる。その結果」として「ビット線WLの立ち上がりから所定の時間後に生成されるタイミング信号TWLZの立ち上がりにより、ラッチイネーブル生成回路15は、活性化信号LEZ、LEXをそれぞれHレベル、Lレベルに駆動する。その結果、センスアンプSAの活性化トランジスタN10、P10は共に導通し」と記載されている。
そして、図6の動作タイミングチャート図には、前記「b」で摘記したとおりに、“Active”のコマンドである場合に、制御信号“LEZ”及び“LEX”のパルスがハイレベルに遷移するという態様が示されている。

イ すなわち、引用例2には、書き込み動作ないし読み出し動作の初めに、「コマンドがアクティブ」になると、ワード線を立ち上げるとともに、その結果として「センスアンプ」を活性化することが記載されている。
そして、上記の事項は、以下に示す周知例1にも記載され、半導体メモリの駆動方法において常套手段である。

ウ したがって、引用発明において、「コマンドがアクティブ」になったことに応答して、「行アドレスにより選択されたワード線4が立ち上」げるとともに、「NMOS型のセンスアンプ1の共通電圧供給線7をスイッチ9を介して接地線GNDと接続し、PMOS型のセンスアンプ2の共通電圧供給線8をスイッチ10を介して電源線Vccと接続する」ことは、当業者であれば、当然になし得たものと認められる。

エ 周知例1:特開2003-196983号公報
本願の優先権主張の日前に日本国内で頒布された刊行物である前記周知例1には、「半導体記憶装置」(発明の名称)に関して、図9、図10とともに、次の記載がある。
a.「【0006】図10は、図9に示したDRAMの書込動作を示すタイムチャートである。スタンバイ状態では、ワード線WLが非選択レベルの「L」レベルにされてメモリセルMCが非活性化され、ライト列選択線WCSLが非選択レベルの「L」レベルにされてライト列選択ゲート50が非導通にされている。また、イコライザ60は活性化されてビット線対BL,/BLがビット線プリチャージ電位VCC/2にプリチャージされ、センスアンプ活性化信号SPL,SNLが中間レベルVCC/2にされてセンスアンプ55が非活性化されている。また、信号WDEは「H」レベルにされているものとする。
【0007】第1に、アクティブコマンドACTおよび行アドレス信号RAが与えられ、イコライザ60が非活性化されるとともに、行アドレス信号RAに応じた行のワード線WLが選択レベルの「H」レベルに立上げられる。ワード線WLが選択レベルの「H」レベルにされると、そのワード線WLに対応する各メモリセルMCが活性化され、各ビット線対BL,/BL間にそのメモリセルMCの記憶データに応じた極性の微小電位差が発生する。次いでセンスアンプ活性化信号SPL,SNLがそれぞれ「H」レベルおよび「L」レベルにされてセンスアンプ55が活性化され、ビット線対BL,/BL間の電位差が電源電圧VCCに増幅される。」

(4-2)相違点2及び相違点4について
ア 相違点2及び相違点4は、いずれも、「書き込み動作期間」(引用発明の「書き込みサイクル」)における、「ビットライン感知増幅器」(引用発明の「NMOS型のセンスアンプ1」と「PMOS型のセンスアンプ2」とを併せたアンプ)に対する制御に関する相違点である。
一方、これらの相違点には、いずれも、前記「ビットライン感知増幅器」の何をどのように制御するかに関する制御内容の相違点と、前記「ビットライン感知増幅器」を何を契機として、いつ制御するかに関する制御タイミングの相違点とが、それぞれ、混在している。

イ そこで、相違点2及び相違点4を、前記「ビットライン感知増幅器」に対する前記制御内容の相違と、前記「ビットライン感知増幅器」に対する前記制御タイミングの相違とで区分して、以下の2つの相違点に整理して検討する。

《相違点2’》
補正発明は、書き込み動作期間において、所定期間に一時的に、「前記ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせる」、すなわち、「前記ビットライン感知増幅器」が「ディセーブルされる」のに対して、引用発明においては、「前記PMOS型のセンスアンプ2の共通電圧供給線8を電源線Vccから」間隙的に「遮断する」ことで「前記PMOS型のセンスアンプ2」がある期間「不活性になる」点。

《相違点4’》
補正発明は、書き込み動作期間において、「書き込みコマンド信号に応答して」、前記「書き込みコマンド信号に対応する」カラム選択信号がアクティブになる「以前に」ビットライン感知増幅器をディセーブルさせるのに対して、引用発明は、書き込みサイクルにおいて、「列アドレスデコード回路6からの列スイッチ制御線60を通じた列アドレスの制御信号に応じて制御される列スイッチ3が選ばれて、入力データがビット線対50の電位を反対の論理レベルにする際」にPMOS型のセンスアンプ2を不活性にする点。

(4-2-1)相違点2’について
ア 引用例1の第4図を参照すると、PMOS型のセンスアンプ2は、互いのソースが共通接続された上下2つのPMOSトランジスタからなり、各PMOSトランジスタは、それぞれ、ドレインがビット線対50の一方のビット線に接続され、ゲートが前記ビット線対50の他方のビット線に接続されるとともに、前記共通接続された各ソースがスイッチ10を介して電源線Vccと接続されていることが図示されている。
一方、NMOS型のセンスアンプ1の上下2つのNMOSトランジスタは、ゲートとドレインが、前記PMOS型のセンスアンプ2の前記2つのPMOSトランジスタと同じ接続形態で接続されているものの、共通接続された各ソースが、スイッチ9を介して接地線GNDが接続されていることが図示されている。
したがって、たとえば、ビット線対50の上側のビット線の電位が閾値電圧より小さくなると、そのゲートが前記上側のビット線に接続されたPMOS型のセンスアンプ2の下側のPMOSトランジスタがオンすることで、ビット線対50の下側のビット線の電位がVcc方向に引き上げられ、これにより、そのゲートが前記下側のビット線に接続されたNMOS型のセンスアンプ1の上側のNMOSトランジスタがオンして、前記上側のビット線の電位が更にGND方向に引き下げられることで、ビット線の電位を増幅していると認められる。
また、たとえば、ビット線対50の上側のビット線の電位が閾値電圧より大きくなると、そのゲートが前記上側のビット線に接続されたNMOS型のセンスアンプ1の下側のNMOSトランジスタがオンすることで、ビット線対50の下側のビット線の電位がGND方向に引き下げられ、これにより、そのゲートが前記下側のビット線に接続されたPMOS型のセンスアンプ2の上側のPMOSトランジスタがオンして、前記上側のビット線の電位が更にVcc方向に引き上げられることで、ビット線の電位を増幅していると認められる。

イ ここで、「(2-1)引用例1の記載」には、「エ 実施例」の「f」で摘記したように「従来例のような孤立した“0”読み出しビット線増幅が大きく遅延する不具合を防止することができる。」と記載されている。
したがって、引用発明は、「書き込みサイクル」の「入力データがビット線対50の電位を反対の論理レベルにする際」に、「ある期間」は「前記PMOS型のセンスアンプ2の共通電圧供給線8を電源線Vccから間隙的に遮断する」ことで、「ビット線対50」の上側のビット線の電位が閾値電圧より小さく、そのゲートが前記上側のビット線に接続された前記「PMOS型のセンスアンプ2」の下側のPMOSトランジスタがオンしても、前記「ビット線対50」の下側のビット線の電位を「電源線Vcc」の電位方向に引き上げさせないことにより、前記「PMOS型のセンスアンプ2」が増幅し維持しようとしている「論理レベル」とは「反対の論理レベル」に、「ビット線対50」の「電位」を反転させるように駆動する際に生じる「遅延」を防止していると認められる。

ウ ところで、引用発明は、「書き込みサイクル」において、「行アドレスにより選択されたワード線4が立ち上がった後に、NMOS型のセンスアンプ1の共通電圧供給線7をスイッチ9を介して接地線GNDと接続し、PMOS型のセンスアンプ2の共通電圧供給線8をスイッチ10を介して電源線Vccと接続」している。
この状態で、前記「ビット線対50」の上側のビット線の電位が閾値電圧より大きければ、そのゲートが前記上側のビット線に接続された「NMOS型のセンスアンプ1」の下側のNMOSトランジスタがオンするから、前記「ビット線対50」の下側のビット線の電位は、前記「NMOS型のセンスアンプ1」により「接地線GND」の電位方向に引き下げられている。
すなわち、引用発明においては、「入力データがビット線対50の電位を反対の論理レベルにする際」は、「前記PMOS型のセンスアンプ2がある期間、不活性に」なっても、この「期間」に「NMOS型のセンスアンプ1」は活性になっているから、前記「反対の論理レベルにする」ために「入力データ」により「ビット線対50」に加わる駆動力に抗する駆動力が、前記「NMOS型のセンスアンプ1」により「ビット線対50」に加わることとなる。
したがって、引用発明において、「NMOS型のセンスアンプ1」が「ある期間」に活性になっていることは、「入力データがビット線対50の電位を反対の論理レベルにする際」の妨げとなるから、「書き込みサイクル」における遅延の一因となることは、明らかである。

エ ここで、「書き込みサイクル」における「書き込み」動作をより短縮することは、半導体メモリにおける普遍的な技術課題である。
そして、半導体メモリの技術分野において、書き込みを高速化するために、書き込みサイクルにおいて、センスアンプの電源電圧端と接地電圧端とを同時にディセーブルすることは、以下に示す周知例2及び周知例3に記載されるように、本願の優先権主張の日前に既に周知技術であった。

オ 以上のア?エから、「書き込みサイクル」における「書き込み」をより短縮させるために、引用発明の「書き込みサイクル」において、「前記PMOS型のセンスアンプ2の共通電圧供給線8」を「ある期間」「電源線Vccから」間隙的に「遮断する」とともに、「NMOS型のセンスアンプ1の共通電圧供給線7」も前記「ある期間」「接地線GND」から間隙的に「遮断する」ことで、引用発明の「NMOS型のセンスアンプ1」と「PMOS型のセンスアンプ2」とを併せたアンプを前記「ある期間」「不活性」にすることは、当業者が容易に想到し得たものと認められる。

カ 周知例2:特開平08-335392号公報
本願の優先権主張の日前に日本国内で頒布された刊行物である前記周知例2には、「半導体メモリ用センスアンプ回路」(発明の名称)に関して、図1?図6とともに、次の記載がある
a.「【0008】
【実施例】
第1の実施例
図1は、本発明の第1の実施例を示すセンスアンプ回路の回路図である。センスアンプ回路10は、従来と同様に、メモリセルアレイ1中のメモリセルに対するアクセスを行うために、センスラッチドライバで生成された駆動電位を該センスラッチドライバの出力線P1及びP2を介して与え、メモリセルに接続された第1のビット線BLと第2のビット線BL/の電位をそれぞれ所望の電位に駆動するものである。本実施例のセンスアンプ回路の特徴は、第1及び第2のデータバスDB,DB/上のデータをビット線BL,BL/に逆転送する際に、転送開始から所定の時間が経過するまで、駆動電位の供給を遮断して、無駄な消費電流の発生を防ぐようにしている。センスアンプ回路10は、第1及び第2のスイッチング素子である2個のPMOS11,12と、第3及び第4のスイッチング素子である2個のNMOS13,14を備えている。PMOS11,12は、2つのビット線BL,BL/間に直列に接続され、各PMOS11,12の接続点が出力線P1に接続されている。PMOS11のゲートにはビット線BLが接続され、PMOS12のゲートにはビット線BL/が接続されている。ビット線BLとビット線BL/は、相補的の電位をとるので、各PMOS11,12は相補的にオン、オフする構成であり、オン状態のときにビット線BLまたはビット線BL/を出力線P1に接続するようになっている。各NMOS13,14も、ビット線対BL,BL/間に直列に接続され、NMOS13,14の接続点が出力線P2に接続されている。NMOS13のゲートにはビット線BLが接続され、NMOS14のゲートには、ビット線BL/が接続されている。各NMOS13,14は相補的にオン、オフする接続であり、オン状態のときにビット線BLまたはビット線BL/を出力線P2に接続するようになっている。
【0009】各出力線P1,P2は、センスラッチドライバ15で生成された第1及び第2の駆動電位V1,V2をそれらビット線BL,BL/に与える構成である。即ち、センスラッチドライバ15は、第1及び第2の駆動電位V1,V2を生成し、それら電位V1,V2を出力線P1,P2に供給する機能を有している。一方、ビット線BLはNMOS16を介して第1のデータバスDBに接続され、ビット線BL/はNMOS17を介して第2のデータバスDB/に接続されている。NMOS16,17のゲートには、アドレスデコーダ8からの選択信号aが入力される接続である。このセンスアンプ回路10には、さらに、制御信号発生手段であるワンショットパルス発生器20が設けられている。ワンショットパルス発生器20は、ライト信号Wとデコーダイネーブル信号DEとから書込み開始を検出し、その書込み開始から所定の期間“H”となる制御信号SCを生成する機能を有している。」

b.「【0011】次に、図1のセンスアンプ回路の動作を説明する。メモリセルから読出されたデータをデータバスDB,DB/に転送する場合、ワンショットパルス発生器20からの制御信号SCのレベルは“L”レベルとなっている。そのため…(中略)…各ビット線BL,BL/がNMOS16,17を介してデータバスDB,DB/にそれぞれ接続される。これにより、メモリセルの格納データがデータバスDB,DB/に転送される。
【0012】図5は図1のセンスアンプ回路の動作を示す波形図であり、各データバスDB,DB/上のデータをビット線BL,BL/に逆転送する場合を示している。ライト動作を指示するライト信号Wが“H”の状態でデコーダイネーブル信号DEが“H”になると、それをワンショットパルス発生器20が検出し、制御信号SCのレベルを“H”にする。よって、各PMOS31a,32a、NMOS31b,32bがオフ状態となる。例えば図5のように、各ビット線BL,BL/の電位が、センスラッチドライバ15により、出力線P1,P2を介して“L”,“H”にそれぞれ駆動されているとする。また、データバスDB,DB/のレベルが、それぞれ“H”,“L”であるとする。ここで、選択信号aが“H”となると、各NMOS16,17は共にオン状態となり、各ビット線BL,BL/がデータバスDB,DB/にそれぞれ接続され、ビット線BLのレベルが上昇を開始すると共に、ビット線BL/のレベルが降下を開始する。即ち、各ビット線BL,BL/はデータバスDB,DB/の電位で駆動される。続いて、各ビット線BL,BL/の電位変化が開始してから遅延素子24で設定された時間Δｔ経過したとき、ワンショットパルス発生器20は、制御信号SCを“L”にする。この時間Δｔは、各ビット線BLの電位がビット線BL/の電位を越える時間に相当する。制御信号SCが“L”になると、各PMOS31a,32a、NMOS31b,32bが、すべてオン状態となり、各ビット線BL,BL/は、センスラッチドライバ15からの駆動電位V1,V2によって駆動される。
【0013】以上のように、この第1の実施例では、ワンショットパルス発生器20と、PMOS31a,32a、NMOS31b,32b、及びインバータ33で構成される遮断手段を設けている。そして、ライト動作時に、時間Δｔの間、出力線P1,P2とセンスラッチドライバ15とを遮断する構成となっている。そのため、センスラッチドライバ15から、データバスDB,DB/に流れる無駄な電流がなくなり、低消費電力化が可能となっている。また、無駄な電流の発生がなく、センスラッチドライバ15の駆動能力を高めるだけで書込み動作の高速化を実現できるので、例えば、データバスDB,DB/に接続された図示しないライトバッファのドライバのディメンジョンを小さくすることができ、パターン面積の縮小化が可能となる。」

キ 周知例3:特開平07-085669号公報
本願の優先権主張の日前に日本国内で頒布された刊行物である前記周知例3には、「半導体記憶装置」(発明の名称)に関して、図1?図6とともに、次の記載がある
a.「【0039】さて、このように構成されたDRAMの書き込み動作を図4に従って説明する。通常、DRAMはセル情報の記憶保持動作を行うために、センスアンプ1を常時一定周期で動作させている。そして、センスアンプ活性化信号φS は書き込み動作時においても一定周期でHレベルとなり、センスアンプ1が活性化されている。
【0040】この状態で、ライトアンプ活性化信号φW がHレベルとなると、センスアンプ駆動回路5から出力される駆動信号φA ,φB がフローティングレベルとなるため、センスアンプ1は不活性状態となる。
【0041】一方、Hレベルのライトアンプ活性化信号φW に基づいて、ライトアンプ3に入力された書き込みデータφDATAがデータバスDB,バーDBに出力され、データバスDB,バーDBに出力された書き込みデータがコラム選択信号φY で選択されたビット線BL,バーBLに出力される。そして、ビット線BL,バーBLに出力された書き込みデータがワード線WLにより選択された記憶セルに書き込まれる。
【0042】このとき、センスアンプ1は不活性状態であるので、ビット線BL,バーBLに読み出されているセル情報と、ライトアンプ3から出力される書き込みデータとが相補関係にある場合にも、ライトアンプ3によりビット線BL,バーBLの電位が速やかに反転されて、当該書き込みデータが選択された記憶セルに書き込まれる。
【0043】従って、ライトアンプ3によりビット線BL,バーBLの電位を反転させるために要する書き込み時間ｔ2は例えば約2?3nｓとなって、前記従来例の書き込み時間ｔ1に対し半分程度となる。
【0044】以上のようにこのDRAMでは、書き込み動作時にはセンスアンプ1を不活性状態とすることができるので、書き込み速度を向上させることができる。また、センスアンプ1のラッチデータをセンスアンプ活性状態のまま反転させる必要もないので、消費電力を低減することができる。」

b.「【0046】前記センスアンプ7の具体的構成を図6に従って説明すると、PチャネルMOSトランジスタTr8,Tr9と、NチャネルMOSトランジスタTr10 ,Tr11 とは、前記従来例と同様なフリップフロップ構成のセンスアンプを構成する。」

(4-2-2)相違点4’について
ア 引用例2には、「(2-3)引用例2の記載」において、「a」で摘記したように「従来の半導体記憶装置」の「動作」として、「その後、コラムアドレスが供給されると共に、読み出しまたは書き込みのコマンドに応じて、センスアンプにより検出されたデータがデータバスアンプで増幅されて読み出されるか、或いは、外部からの書き込みデータに応じてデータバスアンプによりビット線対を介してメモリセルに書き込まれる。書き込みの場合は、コラムゲート選択信号CLにより選択されないビット線対に対しては、センスアンプにより増幅された電位でメモリセルへの再書き込みが行われる。」と記載されている。
したがって、引用例2には、「書き込みのコマンドに応じて」、コラムゲート選択信号CLにより選択されたコラムゲートを制御することにより「外部からの書き込みデータ」を「ビット線対」に「書き込」むことが記載されている。
そして、上記の事項は、以下に示すように前記周知例1にも記載され、半導体メモリの書き込み動作の制御方法としては、常套手段である。

イ ここで、引用発明の「列スイッチ3」を「制御」する「列アドレスの制御信号」は、「列アドレスデコード回路6」からのものである。そして、上記のように、「書き込みのコマンドに応じて」、「列アドレスの制御信号」を生成することが常套手段である。
したがって、引用発明において、「書き込みのコマンドに応じて」、「列アドレスの制御信号」を生成し、この「列アドレスの制御信号」に応じて「選ばれ」た「列スイッチ3」を「制御」すること、そして、前記「列アドレスの制御信号」を生成する「列アドレスデコード回路6」の動作を「書き込みのコマンド」に基づかせること、すなわち、「列スイッチ3」を「制御」する「列アドレスの制御信号」を「書き込みのコマンド」に対応させることは、当業者であれば、当然になし得たものと認められる。

ウ さて、引用例3には、「(2-4)引用例3の記載」において摘記したように、書き込み動作時に、「ビット線対BIT,XBITが増幅されるセンス動作開始後(図2の時刻ｔ0)、コラム選択スイッチ4の制御端子に加える制御信号CSが活性化する以前(図2の時刻ｔ1)に非活性化する制御を行うことで、センスアンプ2のN型トランジスタの駆動能力を低下させる」と、「従来のビット線対BIT,XBITの反転速度(図9の時刻ｔ1から時刻ｔ6)よりも速く、その結果、データ書き込み時間は短縮される」だけでなく、「データ書き込み時間を短縮するために、センスアンプ2中のN型トランジスタ2N1,2N2の能力を小さくする必要はないので、センス動作時間が長くなったり、誤動作を起こすことな」くなることが記載されている。

エ この、書き込み動作期間において、書き込み時間を短縮するとともに、書き込みを誤動作なく十分な信頼性で実行することは、引用発明においても、当然に要求される技術課題であると認められる。

オ 以上から、引用発明の「書き込みサイクル」において、「書き込みのコマンドに応じて」、当該「書き込みのコマンド」に対応する「列アドレスの制御信号」を生成し、この「列アドレスの制御信号」に応じて「選ばれ」た「列スイッチ3」を「制御」する際に、前記「列アドレスの制御信号」を活性化させる以前に、「センスアンプ」を「不活性にする」ことで、「書き込み」時間を短縮させるだけでなく、前記「書き込み」の動作を誤動作なく十分な信頼性で実行させようとすることは、当業者が容易に想到し得たものと認められる。

カ 「(4-1)相違点1について」の「エ」で示した前記周知例1には、次の記載がある。
a.「【0006】図10は、図9に示したDRAMの書込動作を示すタイムチャートである。…(中略)…
【0008】第2に、ライトコマンドWRTおよび列アドレス信号CAが与えられ、その列アドレス信号CAに応じた列のライト列選択線WCSLが選択レベルの「H」レベルに立上げられてその列のライト列選択ゲート50が導通し、その列のビット線対BL,/BLとライトデータ線対WDL,/WDLとが結合される。ライトデータ線WDL,/WDLは、予め、書込データ信号に従ってたとえば「L」レベルおよび「H」レベルにそれぞれされている。したがって、選択された列のビット線BL,/BLのレベルはそれぞれライトデータ線WDL,/WDLのレベルに書換えられる。選択されなかった列のビット線BL,/BLのレベルは、そのまま保持される。ライト列選択線WCSLは、所定時間経過後に非選択レベルの「L」レベルに立下げられる。」

(4-3)相違点3について
ア 前記周知例1には、書き込み動作において、外部からのデータでビット線対の電位が書き換えられた後に、前記書き込み動作の終わりの処理として、プリチャージコマンドに応答してセンスアンプを不活性にすることが記載されている。
そして、上記の事項は、前記周知例1に「従来の技術」として記載されるように、半導体メモリの駆動方法において常套手段であると認められる。

イ したがって、引用発明において、「前記書き込みサイクルが終了するとき」に、プリチャージコマンドに応答して「NMOS型のセンスアンプ1」及び「PMOS型のセンスアンプ2」を「不活性にする」ことは、当業者であれば、当然になし得たものと認められる。

ウ 「(4-1)相違点1について」の「エ」で示した前記周知例1には、次の記載がある。
a.「【0002】
【従来の技術】図9は、従来のダイナミックランダムアクセスメモリ(以下、DRAMと称す)の要部を示す回路ブロック図である。…(中略)…
【0006】図10は、図9に示したDRAMの書込動作を示すタイムチャートである。…(中略)…
【0009】第3に、プリチャージコマンドPREが与えられ、ワード線WLが非選択レベルの「L」レベルに立下げられてメモリセルMCが非活性化され、センスアンプ活性化信号SPL,SNLが中間レベルVCC/2にされてセンスアンプ55が非活性化され、イコライザ60が活性化されてビット線対BL,/BLがビット線プリチャージ電位VBLにされる。このようにして、データ信号の書込が行なわれる。」

(5)独立特許要件の検討のまとめ
以上のとおり、前記相違点1?4’は、引用例に記載の発明、周知技術及び常套手段から当業者が容易に想到し得た範囲に含まれる程度のものである。
したがって、補正発明は、引用例に記載された発明、周知技術及び常套手段に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

5.小括
以上のとおりであるから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3.本願発明について
1.本願発明
以上のとおり、本件補正(平成24年12月26日に提出された手続補正書による手続補正)は却下されたので、本願の請求項1?7に係る発明は、平成24年2月14日に提出された手続補正書によって補正された明細書、特許請求の範囲又は図面の記載からみて、その特許請求の範囲の請求項1?7に記載されたとおりのものであり、そのうち、請求項7に係る発明(以下「本願発明」という。)は、次のとおりである。

「アクティブコマンド信号に応答して、ビットライン感知増幅器をイネーブルさせるステップと、
書き込みコマンド信号に応答して、書き込み動作期間における所定期間に一時的に前記ビットライン感知増幅器をディセーブルさせるステップと、
前記所定期間の後、再び前記ビットライン感知増幅器をイネーブルさせるステップと、
プリチャージコマンド信号に応答して、前記ビットライン感知増幅器をディセーブルさせるステップと
を含み、
書き込み動作期間において、前記ビットライン感知増幅器が、書き込みコマンド信号に対応するカラム選択信号がアクティブになる以前にディセーブルされることを特徴とする半導体メモリ素子の駆動方法。」

2.引用例の記載と引用発明
引用例1?3の記載については、前記「第2.補正却下の決定」の「4.独立特許要件」の「(2)引用例の記載と引用発明」において、それぞれ、「(2-1)引用例1の記載」、「(2-3)引用例2の記載」及び「(2-4)引用例3の記載」で摘記したとおりであり、引用発明については、同「(2-2)引用発明」において認定したとおりである。

3.対比・判断
前記「第2.補正却下の決定」の「3.補正目的の適否」における「(3)補正事項3について」で検討したように、本件補正後の請求項6に係る発明(すなわち、補正発明)は、本件補正前の請求項7に係る発明(すなわち、本願発明)に対し、「ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせる」ことを限定したものである。
逆に言えば、本願発明は、補正発明から、上記の限定をなくしたものである。
そして、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記「第2.補正却下の決定」の「4.独立特許要件」において検討したとおり、引用例に記載された発明、周知技術及び常套手段に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同じ理由により、引用例に記載された発明、周知技術及び常套手段に基づいて当業者が容易に発明をすることができたものである。


第4.結言
以上のとおり、本願発明は、引用例に記載された発明、周知技術及び常套手段に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2013-11-12 
結審通知日 2013-11-19 
審決日 2013-12-02 
出願番号 特願2007-50765(P2007-50765)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 堀田 和義  
特許庁審判長 鈴木 匡明
特許庁審判官 西脇 博志
小野田 誠
発明の名称 半導体メモリ素子及びその駆動方法  
代理人 特許業務法人三枝国際特許事務所  

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