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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1286938 |
| 審判番号 | 不服2013-48 |
| 総通号数 | 174 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2014-06-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2013-01-04 |
| 確定日 | 2014-04-16 |
| 事件の表示 | 特願2007- 18225「プログラムセルの数によってプログラム電圧を調節する半導体メモリ装置及びそのプログラム方法」拒絶査定不服審判事件〔平成19年 8月16日出願公開、特開2007-207418〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は、平成19年 1月29日(パリ条約による優先権主張2006年 2月 3日、韓国)の出願であって、平成24年 4月26日付けで拒絶理由が通知され、同年 8月14日に意見書及び手続補正書が提出されたが、同年 8月31日付けで拒絶査定され、これを不服として、平成25年 1月 4日に審判請求がされるとともに特許請求の範囲を補正する手続補正書が提出されたものである。 第2 補正の却下の決定 平成25年 1月 4日に提出された手続補正書による補正(以下「本件補正」という。)についての補正の却下の決定 [補正の却下の決定の結論] 本件補正を却下する。 [理由] 1 本件補正の内容 本件補正は、特許請求の範囲を補正するものであり、特許請求の範囲の請求項1についての補正の内容は、以下のとおりである。 〈補正事項〉 請求項1についての本件補正は、平成24年 8月14日に提出された手続補正書による本件補正前の補正(以下「補正前」という。)の請求項1に係る発明に、「前記プログラムセルカウンタのカウント値が多いほど前記プログラム電圧のレベルを高くする」との構成を追加するものである。 2 補正の目的の適否及び新規事項の有無 上記補正事項は、出願当初明細書の【0028】の「プログラム電圧発生回路140はプログラムセルカウンタ130から提供されるカウント信号CNTに応答して、メモリセルアレイ110に印加するプログラム電圧Vｐgmのレベルを調節する。プログラム電圧発生回路140はプログラムセルの数が多いほどプログラム電圧Vｐgmのレベルを高く設定する。」との記載を根拠に、補正前の請求項1に、「前記プログラムセルカウンタのカウント値が多いほど前記プログラム電圧のレベルを高くする」との構成を追加する、限定的な減縮を行うものであり、出願当初明細書に記載された事項の範囲内においてなされた補正であることは明らかである。 したがって、本件補正は、特許法17条の2第3項に規定する要件を満たし、平成18年法律55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第4項2号に規定する要件を満たす。 そこで、以下、本件補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか(平成18年法律55号改正附則3条第1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法第126条5項の規定を満たすか)否かについて、請求項1に係る発明について検討する。 3 独立特許要件を満たすか否かの検討 (1)本願補正発明 本件補正後の請求項1に係る発明(以下「本願補正発明」という。)は、次のとおりである。 「【請求項1】 メモリセルアレイと、 前記メモリセルアレイに同時にプログラムされるメモリセルの数によって、前記メモリセルアレイに印加するプログラム電圧を異にするプログラム電圧発生回路と、 前記プログラムされるメモリセルの数を数えるプログラムセルカウンタとを含み、 前記プログラムされるメモリセルの数は、書き込みデータのうちのデータ‘0’の数に対応し、 前記プログラムセルカウンタのカウント値が多いほど前記プログラム電圧のレベルを高くする ことを特徴とする半導体メモリ装置。」 (2)原査定の拒絶の理由の概要と引用文献の表示 ア 拒絶の理由の概要 「この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 ・・(略)・・引用文献2には、一度にプログラムされるメモリセルの数をカウンタで数えることが記載されている。引用文献1記載の「レベル検出器331」をカウンタに代えることは当業者にとって格別困難なことではない。 したがって、本願請求項2係る発明は、引用文献1、2に記載された発明に基づいて当業者が容易に発明をすることができたものである。」(拒絶理由理由通知書) 「引用文献2には「制御回路504は、データ・バス326のデータ・パターンを解釈するデータ・パターン・モニタ508を含む。所与のデータ・パターンからデータ・パターン・モニタ508は一度にプログラムされる選択されたメモリ・セルの数を決定する。一実施形態では、データ・パターン・モニタ508は、バス326上のデータ・パターン内にある高ビットまたは低ビットの数をカウントするカウンタである」(第22頁第20行乃至第25行、第5図等参照。)と記載されている。 そして、引用文献1には「フラッシュメモリのプログラミングされていないセルは、データ"1"値を有する。メモリセルにデータ"0"をプログラムする」(段落【0003】参照。)と記載されているから、引用文献1記載の発明に引用文献2記載の「カウンタ」を適用する際にプログラムされる「データ"0"」のメモリセル数をカウントすることに格別の困難性はない。 したがって、本願請求項1?12、15?19に係る発明は、引用文献1、2に記載された発明に基づいて当業者が容易に発明をすることができたものである。」(拒絶査定の備考)) イ 引用された引用文献 原査定の拒絶の理由に引用された引用文献は3件有り、そのうち上記引用文献1及び2は、それぞれ、引用文献1として、特開2005-327455号公報、引用文献2として、特表2001-517350号公報である。 (3)引用刊行物の記載事項 ア 原査定の拒絶の理由で引用文献1として引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開2005-327455号公報(以下「刊行物1」という。)には、「昇圧電圧発生回路及びその方法」(発明の名称)に関して、図1?10とともに、次の記載がある。 (なお、下線は、当審で付加したものである。以下同様。) (刊1ア)「【発明の詳細な説明】 【技術分野】 【0001】 本発明は、フラッシュメモリ装置に係り、特に、昇圧電圧を制御する回路及びその方法に関する。」 (刊1イ)「【背景技術】 【0002】・・(略)・・スプリットゲートセルタイプフラッシュメモリは、ソースサイドホットキャリアインジェクション方法によってプログラミングされる。・・(略)・・昇圧電圧がプログラム電流の供給に使用される。・・(略)・・ 【0003】 図1は、一般的なスプリットゲートフラッシュメモリのセルアレイを示す。フラッシュメモリのプログラミングされていないセルは、データ“1”値を有する。図1のM5でのように、メモリセルにデータ“0”をプログラムするために、ソースラインSLには昇圧電圧VPPが印加されており、ワードラインWL2には、昇圧電圧よりやや低い電圧が印加されている。ビットラインBL1は、論理“0”レベルに連結されており、A1に活性化電圧を印加することでパストランジスタP1は動作する。前記で適用された電圧によってメモリセルM5は動作し、プログラミング電流IがソースSL側からビットラインBL1側に流れる。プログラミング電流Iによって発生したホットキャリアがスプリットゲートに注入され、メモリセルM5をプログラミングさせる。多くのセルを同時にデータ“0”にプログラミングしようとすれば、多くの数字のセルがソースラインに共通的に連結されるため、全体プログラミング電流を増加させねばならず、大きな負荷のためにソースラインSLの電圧レベルは低くなることがある。そのような条件を満足させるには、ソースラインSLに印加されている昇圧電圧VPPが大きくならなければならない。しかし、昇圧電圧VPPが大きくなれば、データ“0”とプログラミングされるメモリセルの数字が少ない状況でも、該当状況で必要とされるものより更に多量の注入電流が流れる。そのような場合には、プログラミングされるメモリセルは、高い昇圧電圧VPPとプログラミング電流とによって、多量のストレスを受ける。また、ストレスを受けたメモリセルの動作寿命も短くなる。 【0004】・・(略)・・そのような一般的な昇圧電圧発生回路では、セルアレイの間でデータ“0”とプログラミングされるセルの個数が異なると、メモリセルアレイのそれぞれのセルが高い注入電流から不要なストレスを受けやすい。 したがって、多様な量のセルをプログラムするに適したプログラミング電流を供給するために、昇圧電圧を制御できる回路及び方法が要求される。」 (刊1ウ)「【発明の開示】 【発明が解決しようとする課題】 【0005】 本発明が達成しようとする技術的課題は、プログラム効率を向上させ、且つメモリセルストレスを減少させるメモリ装置の昇圧電圧発生回路を提供することにある。・・(略)・・ 【課題を解決するための手段】 【0006】 前記技術的課題を達成するための本発明の実施例に係るメモリ装置に使用される回路は、複数のプログラミング入力信号を受けて、前記プログラミング入力信号がアクティブであるかを検出し、アクティブであるプログラミング入力信号の個数によって多様なウェイトの検出信号を出力するレベル検出器と、前記レベル検出器から出力された前記検出信号を受けて、前記検出信号の多様なウェイトに比例する多様な電圧レベルを有する発生信号を出力する信号発生器と、前記発生信号によってバイアスソースの電圧レベルを制御する電圧昇圧器と、を含む。 【0007】・・(略)・・ 【0009】 前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、一つである。 前記バイアスソースは、前記フラッシュメモリをプログラムするために電流の供給に使用される。 前記バイアスソースの電圧レベルは、前記アクティブのプログラミング入力信号の個数の増加に比例して共に増加する。 」 (刊1エ)「【発明を実施するための最良の形態】 【0019】・・(略)・・ 【0020】 図3は、本発明の実施例に係る昇圧電圧発生回路を示す。昇圧電圧発生回路300は、ポンプ制御回路31と、昇圧電圧及びプログラム入力検出回路(以下、“検出回路”という)33とを備える。・・(略)・・ 【0021】 検出回路33は、レベル検出器331と信号発生器333とを含む。レベル検出器331は、入力信号データDATA0ないしDATAnを受けて、DETｘ信号を出力する。ここで、DETｘ信号は、プログラムされたDATA0ないしDATAnの信号個数についてのウェイトを示す。信号発生器333は、DETｘ信号を受けてDETｘ信号のウェイトと昇圧電圧VPPのレベルとに比例する昇圧検出信号VDETを出力する。・・(略)・・ 【0022】 図4は、図3のレベル検出器331のブロック図である。レベル検出器331は、検出電圧発生器41と比較回路43とを含む。・・(略)・・ 【0023】・・(略)・・ 【0024】 図5は、本発明の実施例に係る典型的な信号発生器333の構造図を示す。信号発生器333は、それぞれレベル検出器331からの出力DETO1、DETO2、DETO3を受けるPMOSトランジスタPM2、PM3、PM4を含む。・・(略)・・ 【0026】 図6は、“0”とプログラムされたデータの個数が32個である時、検出回路33の動作について示している。・・(略)・・レベル検出器のあらゆる出力信号はハイになる。・・(略)・・ 【0027】・・(略)・・32個のセルが何れもプログラムされた状態で多量のプログラム電流が要求され、高い昇圧電圧VPPが要求される。ここで、VPPは、最も高い昇圧レベルに合わされる。 【0028】 図7は、“0”とプログラムされたデータの個数が24個である時、検出回路33の動作について示している。・・(略)・・DETO1とDETO2とはハイレバルであり、DETO3はローレベルである。・・(略)・・ 【0029】・・(略)・・24個のセルがプログラムされた状態で、32個のセルがプログラムされた状態よりは低いが、多少高い昇圧電圧VPPが要求される。ここで、VPPは、式(6)に記述されている電圧分配ネットワークによって供給される。 【0030】 図8は、“0”とプログラムされたデータの個数が16個である時、・・(略)・・DETO1はハイレバルであり、DETO2、DETO3はローレベルである。・・(略)・・ 【0031】・・(略)・・16個のセルがプログラムされた状態で、昇圧電圧は式(9)に記述されているように、最高と最低との電圧レベルの中間に位置する。 【0032】 図9は、“0”とプログラムされたデータの個数が8個である時、・・(略)・・レベル検出器331の出力信号DETO1ないしDETO3は、何れもローになる。・・(略)・・ 【0033】・・(略)・・ 【0034】・・(略)・・8個のセルにプログラム電流を供給するために、VPPは低いレベルになる。 【0035】 図10は、一般的な構造の昇圧電圧VPP1、一般的な構造のソースライン電圧VSL1、本発明の回路により発生する昇圧電圧VPP2、本発明の回路により発生するソースライン電圧VSL2についてのシミュレーション結果を示す。一般的な昇圧回路では“0”とプログラムされたDATAの個数と関係なく、昇圧電圧VPPはほぼ一定である。それに対し、“0”とプログラムされたDATAの個数が多くなるにつれて、ソースライン電圧SL1は減少する。一方、本発明では、既存昇圧回路とは逆の現象を表す。“0”とプログラムされたDATAの個数が多くなるにつれて、昇圧電圧VPP2は増加するが、ソースライン電圧VSL2は一定である。」 (刊1オ)図1、2には、一般的なスプリットゲートフラッシュメモリのセルアレイ及び昇圧電圧発生回路がそれぞれ示されており、図3には、刊行物1の実施例に係る昇圧電圧発生回路が示されている。 上記記載によれば、刊行物1には、次の発明(以下、「引用発明」という。)が記載されている。 「フラッシュメモリのプログラミングされていないセルは、データ“1”値を有し、フラッシュメモリセルにデータ“0”をプログラムするために、ソースラインに昇圧電圧が印加され、ワードラインには、昇圧電圧よりやや低い電圧が印加される、フラッシュメモリセルアレイと、 複数のプログラミング入力信号を受けて、前記プログラミング入力信号がアクティブであるかを検出し、アクティブであるプログラミング入力信号の個数によって多様なウェイトの検出信号を出力するレベル検出器と、 前記レベル検出器から出力された前記検出信号を受けて、前記検出信号の多様なウェイトに比例する多様な電圧レベルを有する発生信号を出力する信号発生器と、 前記発生信号によってバイアスソースの電圧レベルを制御する電圧昇圧器と有し、 前記バイアスソースは、前記フラッシュメモリをプログラムするために電流の供給に使用され、 前記バイアスソースの電圧レベルは、前記アクティブのプログラミング入力信号の個数の増加に比例して共に増加させることで、“0”とプログラムされたDATAの個数が多くなるにつれて、昇圧電圧が増加する フラッシュメモリ装置」 イ 原査定の拒絶の理由で引用文献2として引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特表2001-517350号公報(以下「刊行物2」という。)には、「プログラミングの変動性を除去するフラッシュ・メモリVDS補償技術」(発明の名称)に関して、次の記載がある。 (刊2ア)「発明の分野 本発明はメモリ・セルをプログラムすることに関する。より詳細には、本発明は、メモリ装置内のフラッシュ・メモリ・セルのプログラム時にソース電圧とドレイン電圧を補償する方法と回路に関する。」(6頁4?7行) (刊2イ)「制御回路504は、データ・バス326のデータ・パターンを解釈するデータ・パターン・モニタ508を含む。所与のデータ・パターンからデータ・パターン・モニタ508は一度にプログラムされる選択されたメモリ・セルの数を決定する。一実施形態では、データ・パターン・モニタ508は、バス326上のデータ・パターン内にある高ビットまたは低ビットの数をカウントするカウンタである。 データ・パターン・モニタ508は一度にプログラムされる選択されたメモリ・セルの数の指示を、バス528を介してソース電圧生成器512に渡す。」(22頁20?27行) ウ 本願の優先権主張日前に日本国内において頒布された刊行物である、特開2003-157679号公報(以下「刊行物3」という。)には、「不揮発性半導体記憶装置」(発明の名称)に関して、次の記載がある。 (刊3ア)「【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、不揮発性半導体記憶装置に関し、電気的にデータの書き換えが可能な不揮発性半導体メモリにおけるデータの書込みに関するものである。」 (刊3イ)「【0006】 【発明が解決しようとする課題】上記に示す従来の構成では、同時書込みメモリセル単位に書き込むデータが任意のパターンであっても昇圧回路の供給能力は一定であるため、書込みデータのパターンによって、同時書込みメモリセル単位中の1つのメモリセルに供給される電流はデータのパターンによって変動するため、書込みメモリセルのドレイン電圧が変動し、データのパターンによってメモリセルの書込み速度にばらつきが発生してしまう。 【0007】・・(略)・・ 【0009】例えばヴェリファイ機能を用いずに1パルスで書込みを実施する不揮発性半導体記憶装置においては、全ビット書込みを実施した際にも必要な書込みレベルに到達するように、昇圧電位と書込み時間を設定する必要がある。しかしながら、このようにして設定した昇圧電位と書込み時間では、同時書込みメモリセル中の1つのメモリセルのみに対して書込みを実施した際にはメモリセルに過剰なストレスを与えてしまい、不揮発性半導体記憶装置の信頼性実力の低下を招いてしまう。」 (刊3ウ)「【0034】図4は本発明の不揮発性半導体記憶装置の第2の実施の形態の全体構成を示すブロック図である。この不揮発性半導体記憶装置は、書込み時の電圧を発生する昇圧回路としてデータ入力レジスタ1のビット数と同一個数に分割した分割昇圧回路13とデータ入力レジスタ1中のデータパターンに応じて分割昇圧回路13の内の何個を動作するかを制御する電源調整回路14を採用している事である。 【0035】・・(略)・・ 【0036】以上のような構成において、次にその書込み動作を説明す・・(略)・・選択されたメモリセルに対して書込み動作に必要な高電圧を分割昇圧回路13からワード線WLとビット線BLに印加する。 【0037】本発明において従来の書込み動作と異なるのは電源調整回路14によって複数の昇圧回路からなる分割昇圧回路13の動作個数を制御することである。この電源調整回路14はデータ入力レジスタ1中のデータ中の書き込みデータ数をカウントし、その結果によって分割昇圧回路13の動作個数を決定、制御する。このことにより、1ビット当りのメモリセルに書き込み電圧を供給する昇圧回路13の個数を一定にすることができ、メモリセルのドレイン領域に印加される電圧を一定に制御する事ができる。」 (4)対比 ア 本願補正発明と引用発明との対比 (ア)引用発明の「フラッシュメモリセルアレイ」は、本願補正発明の「メモリセルアレイ」に相当する。 (イ)引用発明の「複数のプログラミング入力信号を受けて、前記プログラミング入力信号がアクティブであるかを検出し、アクティブであるプログラミング入力信号の個数によって多様なウェイトの検出信号を出力するレベル検出器」と、本願補正発明の「プログラムされるメモリセルの数を数えるプログラムセルカウンタ」とは、本願補正発明の「プログラムセルカウンタ」が「データ‘0’の数を数え、カウント信号(CNTi;iは自然数)をプログラム電圧発生回路240に提供」(本願出願当初明細書【0037】)するものであるから、「プログラムされるメモリセルの数に応じた信号を出力する検出器」である点で一致する。 (ウ)上記(イ)のように、引用発明の「レベル検出器」は、「プログラムされるメモリセルの数に応じた信号」を出力するものであり、引用発明の「レベル検出器から出力された前記検出信号を受けて、前記検出信号の多様なウェイトに比例する多様な電圧レベルを有する発生信号を出力する信号発生器と、前記発生信号によってバイアスソースの電圧レベルを制御する電圧昇圧器」において、「バイアスソースは、前記フラッシュメモリをプログラムするために電流の供給に使用され」るのであるから、引用発明の「信号発生器」及び「電圧昇圧器」は、本願補正発明の「前記メモリセルアレイに同時にプログラムされるメモリセルの数によって、前記メモリセルアレイに印加するプログラム電圧を異にするプログラム電圧発生回路」に相当する。 (エ)引用発明の「フラッシュメモリセルにデータ“0”をプログラムする」「複数のプログラミング入力信号」における「アクティブのプログラミング入力信号の個数」は、プログラムにより書き込まれるデータ“0”であるから、本願補正発明の「プログラムされるメモリセルの数は、書き込みデータのうちのデータ‘0’の数に対応」に相当する。 (オ)引用発明の「バイアスソースの電圧レベルは、前記アクティブのプログラミング入力信号の個数の増加に比例して共に増加させることで、“0”とプログラムされたDATAの個数が多くなるにつれて、昇圧電圧が増加する」ことと、本願補正発明の「プログラムセルカウンタのカウント値が多いほど前記プログラム電圧のレベルを高くする」こととは、「検出器で検出されたプログラムされるメモリセルの個数が多いほど前記プログラム電圧のレベルを高くする」点で一致する。 イ 一致点及び相違点 上記「ア(ア)」?「ア(オ)」から、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。 (ア) 一致点 「メモリセルアレイと、 前記メモリセルアレイに同時にプログラムされるメモリセルの数によって、前記メモリセルアレイに印加するプログラム電圧を異にするプログラム電圧発生回路と、 前記プログラムされるメモリセルの数に応じた信号を出力する検出器とを含み、 前記プログラムされるメモリセルの数は、書き込みデータのうちのデータ‘0’の数に対応し、 前記検出器で検出されたプログラムされるメモリセルの数が多いほど前記プログラム電圧のレベルを高くする ことを特徴とする半導体メモリ装置」 (イ) 相違点 本願補正発明は、「プログラムされるメモリセルの数を数えるプログラムセルカウンタ」を用いて、「プログラムセルカウンタのカウント値が多いほど前記プログラム電圧のレベルを高くする」のに対して、引用発明は、「アクティブであるプログラミング入力信号の個数によって多様なウェイトの検出信号を出力するレベル検出器」の出力を用いて、「アクティブのプログラミング入力信号の個数の増加に比例して」、「バイアスソースの電圧レベル」を「増加」させる点。 (5) 相違点の判断 ア 引用発明は、「アクティブのプログラミング入力信号の個数の増加に比例して」、「フラッシュメモリをプログラムするために電流の供給に使用され」る「バイアスソースの電圧レベル」を「増加」させている。 イ 前記「アクティブのプログラミング入力信号の個数」を用いて、その後の「バイアスソースの電圧レベル」の比例処理を行わせるために、刊行物1の記載事項(刊1エ)には、その実施例として、同時にプログラムされるための32個の「入力信号データDATA0ないしDATA31」からなるデータパターンの場合、「“0”とプログラムされたデータの個数」に応じて、例えば、「個数」が一番多い32個の場合、レベル検出器の「出力信号DETO1ないしDETO3」全てが「ハイレベル」となり、「個数」が少なくなるにつれ「ローレベル」が増える構成が開示されており、これは、32個のデータにおける「“0”とプログラムされたデータの個数」を、3つの信号線による信号の組み合わせとして「ハイ、ハイ、ハイ」、「ハイ、ハイ、ロー」、「ハイ、ロー、ロー」及び「ロー、ロー、ロー」の4つのパターンの信号の組み合わせを「ウエイト」と称して出力しているものである。 これは、上記「個数」を直接カウントしてはいないものの、その個数に応じて量子化されたパターン信号を出力しているものである。 ウ 引用発明においては、そもそも、「バイアスソースの電圧レベルは、前記アクティブのプログラミング入力信号の個数の増加に比例して共に増加させることで、“0”とプログラムされたDATAの個数が多くなるにつれて、昇圧電圧が増加」させることを行うものであるから、上記実施例の様な量子化されたパターン信号として出力することに限らず、「前記アクティブのプログラミング入力信号の個数」を直接利用することを示唆していることも当業者にとって、明らかである。 エ 一方、不揮発性メモリ装置の技術分野において、同時にプログラムされるセル数に応じて種々の処理を行う際に、同時にプログラムされるセルの数を検出するために、カウンタ(計数手段)を用いることは、上記刊行物2の記載事項(刊2イ)「データ・パターン・モニタ508は一度にプログラムされる選択されたメモリ・セルの数を決定する。一実施形態では、データ・パターン・モニタ508は、バス326上のデータ・パターン内にある高ビットまたは低ビットの数をカウントするカウンタである。」に記載されており、また、刊行物3の記載事項(刊3ウ)には、「電源調整回路14はデータ入力レジスタ1中のデータ中の書き込みデータ数をカウント」することが記載されているように、周知の技術手段である。 オ してみると、引用発明において、「アクティブであるプログラミング入力信号の個数によって多様なウェイトの検出信号を出力するレベル検出器」を、上記刊行物2、3等周知のカウンタを用いることで、「ウエイト」という形の出力を「カウント値(計数値)」として出力して、その後の比例処理に用いることは、当業者ならば容易に想到し得た事項であり、当該構成とすることによる格別顕著な効果を奏するものとも認められない。 (6) まとめ 以上のとおり、引用発明において、上記相違点に係る構成を採用することは、当業者が容易に想到できたものであり、本願補正発明は、刊行物1に記載された引用発明及び刊行物2、3に記載された周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により、特許出願の際独立して特許を受けることができないものである。 4 補正の却下の決定の結論 したがって、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 本願発明 1 上記「第2 補正の却下の決定」での検討のとおり、平成25年 1月 4日に提出された手続補正書による本件補正は却下されたので、本願の請求項1?19に係る発明は、補正前の請求項1?19に記載されたとおりのものであり、そのうち、請求項1に係る発明(以下「本願発明」という。)は、次のとおりである。 「【請求項1】 メモリセルアレイと、 前記メモリセルアレイに同時にプログラムされるメモリセルの数によって、前記メモリセルアレイに印加するプログラム電圧を異にするプログラム電圧発生回路と、 前記プログラムされるメモリセルの数を数えるプログラムセルカウンタとを含み、 前記プログラムされるメモリセルの数は、書き込みデータのうちのデータ‘0’の数に対応する ことを特徴とする半導体メモリ装置。」 2 引用刊行物の記載事項 刊行物1の記載事項及び刊行物2、3の記載事項については、前記「第2 3 (3)」のとおりである。 3 対比・判断 前記「第2 1」及び「第2 2」で検討したように、本願補正発明は、補正前の請求項1に係る発明に、「前記プログラムセルカウンタのカウント値が多いほど前記プログラム電圧のレベルを高くする」との構成を追加したものである。 そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記「第2 3」において検討したとおり、刊行物1に記載された引用発明及び刊行物2、3に記載された周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物1に記載された発明及び刊行物2、3に記載された周知技術に基づいて当業者が容易に発明をすることができたものである。 第4 結言 以上のとおり、本願発明は、刊行物1に記載された発明及び刊行物2、3に記載された周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により、特許を受けることができない。 したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2013-11-14 |
| 結審通知日 | 2013-11-19 |
| 審決日 | 2013-12-02 |
| 出願番号 | 特願2007-18225(P2007-18225) |
| 審決分類 |
P
1
8・
575-
Z
(G11C)
P 1 8・ 121- Z (G11C) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 園田 康弘 |
| 特許庁審判長 |
藤原 敬士 |
| 特許庁審判官 |
鈴木 匡明 西脇 博志 |
| 発明の名称 | プログラムセルの数によってプログラム電圧を調節する半導体メモリ装置及びそのプログラム方法 |
| 代理人 | 実広 信哉 |
| 代理人 | 渡邊 隆 |