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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1286954
審判番号 不服2013-17185  
総通号数 174 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-06-27 
種別 拒絶査定不服の審決 
審判請求日 2013-09-06 
確定日 2014-04-16 
事件の表示 特願2009-522906「相互接続構造体及びその製造方法」拒絶査定不服審判事件〔平成20年 2月 7日国際公開、WO2008/016740、平成21年12月24日国内公表、特表2009-545889〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1 手続の経緯

本願は,2007年5月18日(パリ条約による優先権主張外国庁受理2006年7月31日,アメリカ合衆国)を国際出願日とする出願であって,平成24年9月4日付けで拒絶理由が通知され,これに対して,同年12月11日に意見書が提出されるとともに、手続補正がされ,平成25年1月4日付けで最後の拒絶理由が通知され,これに対して,同年4月5日に意見書が提出されたが,同年4月24日付けで拒絶査定がされたところ,これに対して,同年9月6日に拒絶査定不服審判が請求されたものである。

2 本願発明

本願の請求項1?17に係る発明は,補正された明細書,特許請求の範囲及び図面の記載からみて,その特許請求の範囲の請求項1?17に記載されている事項により特定されるとおりのものであり,そのうちの請求項1に係る発明(以下「本願発明」という。)は,請求項1に記載されている事項により特定される以下のとおりのものである。
「層間誘電体(ILD)材料の層内に相互接続構造体を形成する方法であって,
前記ILD材料層内に1つ又は複数のビア開口部を生成することと,
前記1つ又は複数のビア開口部の少なくとも1つを覆う第1のライナを形成することと,
前記第1のライナで覆われている前記1つ又は複数のビア開口部の少なくとも1つの上部に,1つ又は複数のトレンチ開口部を生成することと,
前記1つ又は複数のトレンチ開口部の少なくとも1つ,及び,前記第1のライナの少なくとも一部を覆う第2のライナを形成することと,
を含み,
前記ビア開口部及び前記トレンチ開口部を導電性材料で充填することと,
前記導電性材料を前記ILD材料層の上面と同一平面になるように平坦化し,前記相互接続構造体を形成することと,
をさらに含み,
前記ビア開口部は前記第1及び第2のライナで覆われ,前記トレンチ開口部は前記第2のライナで覆われ,
前記第1のライナを形成する前に,前記ビア開口部をガウジングして,前記ILD材料層の下に位置する金属相互接続要素を露出することをさらに含む,
方法。」

3 引用例の記載,引用例に記載された発明及び周知例1,2の記載

ア 本願の優先権主張の日前に外国において頒布され,原査定の根拠となった平成25年1月4日付けの拒絶の理由において引用された国際公開第2004/114395号(以下「引用例」という。)には,「DUAL DAMASCENE INTERCONNECT STRUCTURES HAVING DIFFERENT MATERIALS FOR LINE AND VIA CONDUCTORS」(当審訳:ライン及びビア導体のための異なる材料を有するデュアル・ダマシン相互接続構造体)[発明の名称]に関して,図1,5とともに以下の記載がある(なお,下線は当合議体にて付加したものである。)。

(ア)「Technical Field
[001] This invention relates to the formation of back-end-of-line (BEOL) interconnect structures in integrated circuits. More particularly, this invention relates to new methods of forming dual damascene interconnect structures using materials for the vias or studs which are different from those used for the line conductors.」
(公報明細書1ページ4行?8行,段落[001])
(当審訳(対応する公表特許公報の特表2009-514186号公報を参考にした。)
:技術分野
[001]
本発明は,集積回路におけるバック・エンド・オブ・ライン(BEOL)相互接続構造体の形成に関する。より具体的には,本発明は,ライン導体のために用いられるものと異なる,ビア又はスタッドのための材料を用いてデュアル・ダマシン(dual damascene)相互接続構造体を形成する新規な方法に関する。)

(イ)「[048] The embodiment shown in Figure 2 may be formed using the method illustrated in Figures 5(a)-5(f). Again, the starting point for the method is a substrate comprising a first dielectric layer 10 having at least one first conductor 13 embedded therein. First conductor 13 has a top surface which is coplanar with a top surface of dielectric layer 10. As discussed previously, a hardmask layer 11 optionally may be deposited on dielectric layer 10, in which case the conductor 13 has a top surface coplanar with the top surface of hardmask layer 11. Optionally, a conductive liner 12 is disposed between conductor 13 and dielectric layer 10.
[049] The method begins with deposition of second dielectric layer 15 and, optionally, hardmask layers 16 and 17, as shown in Figure 5(a). At least one first opening 19' is formed in dielectric layer 15 and hardmask layers 16 and 17, thereby exposing first conductor 13, as shown in Figure 5(b). Opening 19' may be formed by any suitable technique, including conventional lithography and reactive ion etching (RIE).
[050] A liner 18 is then deposited on the bottom and sidewalls of opening 19', as shown in Figure 5(c). Liner 18 may also be deposited on hardmask layer 17. Liner 18 is preferably formed of titanium nitride, tantalum, tantalum nitride or tungsten, and preferably has a thickness of about 5 to 100 nm.
[051] Next, opening 19' is filled with a sacrificial material 22, such as anti-reflective coating (ARC), as shown in Figure 5(d). For example, a layer of ARC 22 may be deposited on liner 18 and in opening 19', then a layer of photoresist 23 may be deposited on ARC 22. Opening 21' is then formed in photoresist 23 and ARC 22, and this opening is transferred to liner 18 and hardmask layer 17.
[052] In Figure 5(e), photoresist 23 and ARC 22 are then stripped from the surface of the substrate, and ARC 22 is removed from opening 19'. The refractory metal liner 18 protects the low-k dielectric material 15 during resist strip. Liner 18 is then etched back from the surface of the substrate, and opening 21' is transferred to hardmask layer 16 and dielectric layer 15.
[053] Finally, a second liner 20 is deposited on the bottom and sidewalls of openings 19' and 21', and then these openings are filled with conductive material 21, as shown in Figure 5(f). Following deposition of liner material 20 and conductive material 21, the top surface of conductor 21 is made coplanar with the top surface of dielectric layer 15 or hardmask layer 16 using, for example, CMP. Note that the via or stud portion of the second conductor is surrounded on the bottom and sidewalls by a liner which is thicker than the liner surrounding the line conductor. In other words, the via or stud portion is surrounded by a dual thickness liner comprising first liner 18 and second liner 20, while the line conductor is surrounded only by second liner 20.」(公報明細書10ページ31行?11ページ28行,段落[048]?[053])
(当審訳:[048] 図5(a)乃至図5(f)に示される方法を用いて,図2に示される実施形態を形成することができる。また,この方法の開始点も,少なくとも1つの第1の導体13が内部に埋め込まれた第1の誘電体層10を含む基板である。第1の導体13の上面は,誘電体層10の上面と同一平面にある。前に説明されたように,任意に,ハードマスク層11を誘電体層10上に堆積させることができ,その場合,導体13の上面は,ハードマスク層11の上面と同一平面にある。任意に,導体13と誘電体層10との間に導電性ライナ12が配置される。
[049] 図5(a)に示されるように,この方法は,第2の誘電体層15,任意にハードマスク層16及び17の堆積で始まる。図5(b)に示されるように,誘電体層15,ハードマスク層16及び17内に少なくとも1つの第1の開口部19’が形成され,これにより第1の導体13が露出される。開口部19’は,従来のリソグラフィ及び反応性イオン・エッチング(RIE)等のいずれかの適切な技術によって形成することができる。
[050]次に,図5(c)に示されるように,ライナ18が,開口部19’の底部及び側壁上に堆積される。ライナ18は,ハードマスク層17上に堆積させることもできる。ライナ18は,窒化チタン,タンタル,窒化タンタル,又はタングステンで形成されることが好ましく,約5nmから100nmまでの厚さを有することが好ましい。
[051] 次に,図5(d)に示されるように,開口部19’が,反射防止コーティング(ARC)のような犠牲材料22で充填される。例えば,ARC22の層をライナ18上に及び開口部19’内に堆積させることができ,次に,フォトレジスト23の層をARC22上に堆積させることができる。次に,フォトレジスト23及びARC22内に開口部21’が形成され,この開口部は,ライナ18及びハードマスク層17に転写される。
[052] 図5(e)において,フォトレジスト23及びARC22が,基板の表面から剥離され,ARC22が開口部19’から除去される。レジストの剥離中,高融点金属ライナ18が,低k(low-k)の誘電体材料15を保護する。次に,ライナ18が,基板の表面からエッチバックされ,開口部21’は,ハードマスク層16及び誘電体層15に転写される。
[053] 最後に,図5(f)に示されるように,第2のライナ20が,開口部19’及び21’の底部及び側壁上に堆積され,これらの開口部は,導電性材料21で充填される。ライナ材料20及び導電性材料21の堆積に続いて,例えばCMPを用いて,導体21の上面が,誘電体層15又はハードマスク層16の上面と同一平面にされる。第2の導体のビア又はスタッド部分の底部及び側壁が,ライン導体を囲むライナより厚いライナで囲まれていることに注意されたい。言い換えれば,ビア又はスタッド部分は,第1のライナ18及び第2のライナ20を含む二重の厚いライナで囲まれており,ライン導体は,第2のライナ20だけで囲まれている。)

引用発明の認定
以上を総合すると,引用例には,以下の発明(以下「引用発明」という。)が記載されているものと認められる。

「第1の導体13が内部に埋め込まれた第1の誘電体層10を含む基板は,第1の導体13の上面と,誘電体層10の上面と同一平面に形成され,
第2の誘電体層15を堆積し,第2の誘電体層15に少なくとも1つの第1の開口部19’を形成し,第1の導体13を露出させ,
ライナ18を,開口部19’の底部及び側壁上に堆積し,
開口部19’を,反射防止コーティング(ARC)22で充填し,
フォトレジスト23の層をARC22上に堆積し,フォトレジスト23及びARC22内に開口部21’を形成し,
フォトレジスト23及びARC22が,基板の表面から剥離され,ARC22が開口部19’から除去され,ライナ18が,基板の表面からエッチバックされ,開口部21’が,ハードマスク層16及び誘電体層15に転写され,
第2のライナ20が,開口部19’及び21’の底部及び側壁上に堆積され,
開口部19’21’を,導電性材料21で充填し,
続いて,CMPを用いて,導電性材料21の上面が,誘電体層15の上面と同一平面にすることにより,
第2の導体のビア部分は,第1のライナ18及び第2のライナ20を含む二重の厚いライナで囲まれ,ライン導体は,第2のライナ20だけで囲まれた
相互接続構造体を形成する方法。」

イ 本願の優先権主張の日前に日本国内において頒布され,原査定の根拠となった平成25年1月4日付けの拒絶の理由において引用された特開2001-77195号公報(以下「周知例1」という。)には,「半導体装置」[発明の名称]に関して,図2とともに以下の記載がある。

(ア)「【0027】まず,図2に示すように,あらかじめ素子などが形成された図示省略したSi基板のような半導体基板上に下層配線1を形成する。次に,この下層配線1を覆うように基板全面に層間絶縁膜2を成膜する。次に,この層間絶縁膜2上にリソグラフィーにより所定形状のレジストパターン6を形成する。
【0028】次に,このレジストパターン6をマスクとしてドライエッチング法,具体的には例えば反応性イオンエッチング(RIE)法により層間絶縁膜2を下記条件でジャストエッチングまでエッチングし,接続孔4を形成する。
【0029】ガス流量: C_(4) F_(8) /Ar/CO/O_(2)=20/200/200/20sccm
圧力 : 5Pa
電力密度: 4.2W/cm^(2)接続孔4が形成されて下層配線1の上部が露出し,いわゆるオーバーエッチング条件になったときは,以下の条件でエッチングを行う。
【0030】ガス流量: C_(4) F_(8) /Ar/CO=30/200/200sccm
圧力 : 5Pa
電力密度: 3.5W/cm^(2)ここで,エッチングガスをC_(4) F_(8) /Ar/CO/O_(2) からC_(4) F_(8) /Ar/COに変更し,電力密度を4.2W/cm^(2) から3.5W/cm^(2) に低下させたのは,堆積物をエッチング面に堆積させながらエッチングを行うためであり,接続孔5の側壁に近い方ほどイオンの照射を受けないので,堆積物が取れにくく,エッチングが進まないからである。このため,接続孔4の内部の下層配線1に,上に開いた円錐状,すなわち逆円錐状の凹部1aが形成される。
【0031】次に,レジストパターン6を除去した後,図3に示すように,減圧CVD法によりWF_(6) ガスのシラン還元法と水素還元法との組み合わせで基板全面にW膜7を成膜し,接続孔4を埋める。
【0032】次に,化学的機械研磨(CMP)法によりW膜7を研磨することにより,接続孔4の内部にのみW膜7を残す。これによって,図4に示すように,接続孔4内にWからなるプラグ5が形成される。
【0033】次に,基板全面に例えばスパッタリング法によりAl合金膜を成膜した後,このAl合金膜をエッチングにより配線形状にパターニングする。これによって,図1に示すように,上層配線3が,プラグ5を介して下層配線1に接続されて形成される。
【0034】この後,図示は省略するが,上層の層間絶縁膜の形成などの必要な工程を実行し,目的とする半導体集積回路装置を製造する。
【0035】以上のように,この第1の実施形態によれば,接続孔4の内部の下層配線1に逆円錐状の凹部1aが形成されていることにより,プラグ5と下層配線1との接触面積を従来に比べて例えば2倍以上に大きくすることができ,したがってプラグ5と下層配線1との接触抵抗を従来に比べて1/2以下に低減することができる。このため,配線を伝播する信号の遅延や発熱を少なくすることができる。」

ウ 本願の優先権主張の日前に日本国内において頒布され,原査定の根拠となった平成25年1月4日付けの拒絶の理由において引用された特開2005-129677号公報(以下「周知例2」という。)には,「半導体装置およびその製造方法」[発明の名称]に関して,図3,4とともに以下の記載がある。

(ア)「【0019】
図3を参照して,通常の写真製版技術およびエッチング技術により,層間絶縁膜13に接続孔15(第1の孔)が開口される。これにより,接続孔15の底部に拡散防止膜11が露出する。次に,層間絶縁膜13に開口された接続孔15を介して接続孔15から露出する拡散防止膜11をエッチングすることにより,拡散防止膜11に接続孔15(第2の孔)が開口される。これにより,接続孔15の底部にCu膜9が露出する。ここで,拡散防止膜11をエッチングする際には,層間絶縁膜13よりも拡散防止膜11の方がエッチングされやすくなるような条件でエッチングが行なわれる。このため,拡散防止膜11をエッチングする際に,層間絶縁膜13はエッチングされずに拡散防止膜11のみがエッチングされる。その結果,拡散防止膜11にサイドエッチングが生じ,拡散防止膜11における接続孔15の壁面が層間絶縁膜13における接続孔15の壁面よりも外周側(図3中横方向)に削られる。つまり,拡散防止膜11における接続孔15の側面に凹部26が形成される。続いて,接続孔15内が洗浄され,接続孔15内に残った残渣などが除去される。ここで,接続孔15の開口の際には,接続孔15の底部およびその付近のCu膜9の表面には結晶性の乱れた銅結晶,酸化銅,および不純物を含んだCu膜(以下,ダメージ層)などが局所的に形成されている。Cu膜9の表面に形成されたこのようなダメージ層が,開口後に洗浄液により除去される。その結果,Cu膜9の表面には凹部16が形成される。凹部16は,接続孔15の底部から拡散防止膜11との界面にまで広がっている。
【0020】
図4を参照して,接続孔15から露出した下部配線6のCu膜9表面がスパッタにより部分的に除去される。Cu膜9表面から除去されたCuは,凹部26の全面と,凹部16の側部とに付着する。具体的には,Ar(アルゴン)を用いて0℃以上100℃以下,好ましくは50℃以下の温度でCu膜9のスパッタが行なわれる。また,好ましくはArおよびH(水素)を用いてスパッタが行なわれる。これにより,スパッタにより除去されたCu膜9が,凹部26の全面と,凹部16の側部とに再付着する。その結果,凹部26と,凹部16の側部とを埋めるように,接続孔15の側面にCu膜9aが形成される。続いて,通常の写真製版技術およびエッチング技術により,層間絶縁膜13が一定の深さまでエッチングされ,溝18が形成される。」

3 対比
以下に,本願発明と引用発明とを対比する。

ア 引用発明の
「第2の誘電体層15」及び「第1の開口部19’」は,各々本願発明の「ILD材料層」及び「ビア開口部」にそれぞれ相当する。
したがって,引用発明の「第2の誘電体層15を堆積し,第2の誘電体層15に少なくとも1つの第1の開口部19’を形成」することは,本願発明の「ILD材料層内に1つ又は複数のビア開口部を生成すること」に相当する。

イ 引用発明の「ライナ18」は,本願発明の「第1のライナ」に相当し,引用発明は,「ライナ18を,開口部19’の底部及び側壁上に堆積」させた結果として,引用例の図5(c)で「ライナ18」により開口部19’が覆われている態様が見て取れる。
したがって,引用発明の「ライナ18を,開口部19’の底部及び側壁上に堆積」することは,本願発明の「1つ又は複数のビア開口部の少なくとも1つを覆う第1のライナを形成すること」に相当する。

ウ 引用例の図5(e)を参照すると,「フォトレジスト23及びARC22内に開口部21’を形成」した後,「フォトレジスト23及びARC22が,基板の表面から剥離され,ARC22が開口部19’から除去され,ライナ18が,基板の表面からエッチバックされ,開口部21’が,ハードマスク層16及び誘電体層15に転写され」たことにより,「開口部19’の」上部に「開口部21’」が形成されていることが見て取れる。
そうすると,引用発明の「開口部21’」は,本願発明の「ビア開口部の」「上部」「のトレンチ開口部」に相当する。
したがって,引用発明の「開口部19’を,反射防止コーティング(ARC)22で充填し,フォトレジスト23の層をARC22上に堆積し,フォトレジスト23及びARC22内に開口部21’を形成」し,「フォトレジスト23及びARC22が,基板の表面から剥離され,ARC22が開口部19’から除去され,ライナ18が,基板の表面からエッチバック」することは,本願発明の「第1のライナで覆われている」「1つ又は複数のビア開口部の少なくとも1つの上部に,1つ又は複数のトレンチ開口部を生成すること」に相当する。

エ 引用発明の「第2のライナ20」は,本願発明の「第2のライナ」に相当し,引用例の図5(f)を参照すると,「第2のライナ20が,開口部19’及び21’の底部及び側壁上に堆積され」たことにより,「第2のライナ20」が「開口部21’」を覆うとともに,「開口部19’」内の「ライナ18」を覆っていることが見て取れる。
したがって,引用発明の「第2のライナ20が,開口部19’及び21’の底部及び側壁上に堆積され」ることは,本願発明の「前記1つ又は複数のトレンチ開口部の少なくとも1つ,及び,前記第1のライナの少なくとも一部を覆う第2のライナを形成すること」に相当する。

オ 引用発明の「導電性材料21」は,本願発明の「導電性材料」に相当し,また,引用発明の「CMPを用いて,導電性材料21の上面が,誘電体層15の上面と同一平面に」することは,「導電性材料21の上面が,誘電体層15の上面と」を平坦化していることにほかならない。
したがって,引用発明の「開口部19’21’を,導電性材料21で充填し,続いて,CMPを用いて,導電性材料21の上面が,誘電体層15の上面と同一平面に」して「相互接続構造体を形成する」ことは,本願発明の「前記ビア開口部及び前記トレンチ開口部を導電性材料で充填することと,前記導電性材料を前記ILD材料層の上面と同一平面になるように平坦化し,前記相互接続構造体を形成すること」に相当する。

カ 引用発明の「第2の導体」が「導電性材料21」を充填されて形成されたものを指すことは明らかであるから,引用発明の「第2の導体のビア部分」は,「開口部19’」に「導電性材料21」を充填されて形成された部分を指すこと及び引用発明の「ライン導体」が,「開口部21’」に「導電性材料21」を充填されて形成された部分を指すことは,当業者にとって明らかである。
そして,上記エに記載したとおり,図5(f)から,「第2のライナ20」が「開口部21’」を覆うとともに,「開口部19’」内の「ライナ18」を覆っていることが見て取れ,ライナが開口部を覆うことは,「導電性材料21」で形成された「ビア部分」及び「ライン導体」側から見ると,「ライナ」で「囲まれ」ていることに相違ない。
したがって,引用発明の「第2の導体のビア部分は,第1のライナ18及び第2のライナ20を含む二重の厚いライナで囲まれ,ライン導体は,第2のライナ20だけで囲まれ」ることは,本願発明の「前記ビア開口部は前記第1及び第2のライナで覆われ,前記トレンチ開口部は前記第2のライナで覆われ」ることに相当する。

キ 引用発明の「第1の導体13」は,「第1の誘電体層10」に「埋め込ま」れているものであり,「第1の誘電体層10」が「第2の誘電体層15」より下に位置していることは図5からも明らかであり,また,引用発明は,「第1の開口部19’を形成し」た時点,つまり,「ライナ18」を形成する前の時点で,「第1の導体13」が露出していることから,「ライナ18」を形成する前に「第1の導体13」を露出させていることは明らかである。
そうすると,「第1の開口部19’を形成し,第1の導体13を露出させ」ることを含む引用発明と,「第1のライナを形成する前に,前記ビア開口部をガウジングして,前記ILD材料層の下に位置する金属相互接続要素を露出すること」を含む本願発明とは,「第1のライナを形成する前に,」「開口部」の下に位置する「金属接続要素を露出」している点で一致する。

したがって,本願発明と引用発明とは,

(一致点)
「層間誘電体(ILD)材料の層内に相互接続構造体を形成する方法であって,
前記ILD材料層内に1つ又は複数のビア開口部を生成することと,
前記1つ又は複数のビア開口部の少なくとも1つを覆う第1のライナを形成することと,
前記第1のライナで覆われている前記1つ又は複数のビア開口部の少なくとも1つの上部に,1つ又は複数のトレンチ開口部を生成することと,
前記1つ又は複数のトレンチ開口部の少なくとも1つ,及び,前記第1のライナの少なくとも一部を覆う第2のライナを形成することと,
を含み,
前記ビア開口部及び前記トレンチ開口部を導電性材料で充填することと,
前記導電性材料を前記ILD材料層の上面と同一平面になるように平坦化し,前記相互接続構造体を形成することと,
をさらに含み,
前記ビア開口部は前記第1及び第2のライナで覆われ,前記トレンチ開口部は前記第2のライナで覆われ,
前記第1のライナを形成する前に,前記ILD材料層の下に位置する金属相互接続要素を露出することをさらに含む,
方法。」
である点で一致し,以下の点で相違する。

(相違点)
本願発明は,「ILD材料層の下に位置する金属相互接続要素を露出」させるのに「ビア開口部をガウジングして」いるのに対し,引用発明は,この点が特定されていない点。

4 判断
(1)相違点について
一般に,半導体装置における多層配線技術の分野において,異なる層の配線を接続するためのビアを形成するときに,接触抵抗の低減,信頼性の向上等のために,配線との接触面積を大きくするべく,下層配線層をガウジングすることは,例えば,周知例1,2等にも記載されているように,当業者における周知技術である。また,引用発明においては,周知例1,2と同様多層配線の接続に関する技術分野の発明であり、周知例と同様の課題を内在していることは、当業者にとって明らかである。そして,周知技術を適用したことによりライナーの付着が良くなるという効果は,当業者の予測の範囲内のものである。
したがって,引用発明において,上記周知技術を適用し,ILD材料層の下に位置する金属相互接続要素を露出させるときにビア開口部をガウジングすることは当業者が容易に想到し得た事項である。

(2)判断についてのまとめ
以上検討したとおり,本願発明は,当業者における周知技術を勘案することにより,引用発明に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

5 むすび
以上のとおり,本願の請求項1に係る発明は特許法第29条第2項の規定により特許を受けることができないものであるから,他の請求項に係る発明について検討するまでもなく,本願は拒絶をすべきものである。

よって,結論のとおり審決する。
 
審理終結日 2013-11-18 
結審通知日 2013-11-19 
審決日 2013-12-02 
出願番号 特願2009-522906(P2009-522906)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 瀧内 健夫  
特許庁審判長 藤原 敬士
特許庁審判官 西脇 博志
加藤 浩一
発明の名称 相互接続構造体及びその製造方法  
代理人 太佐 種一  
代理人 上野 剛史  

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