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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
管理番号 1288318
審判番号 不服2012-24722  
総通号数 175 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-07-25 
種別 拒絶査定不服の審決 
審判請求日 2012-12-13 
確定日 2014-06-04 
事件の表示 特願2002-508799「アクセス待ち時間が均一な高速DRAMアーキテクチャ」拒絶査定不服審判事件〔平成14年 1月17日国際公開、WO02/05281、平成16年 1月22日国内公表、特表2004-502267〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、2001年6月29日(パリ条約による優先権主張外国庁受理2000年7月7日 カナダ、パリ条約による優先権主張外国庁受理2000年7月7日 米国)を国際出願日とする出願であって、平成23年1月6日付けの拒絶理由通知に対して、同年6月24日に意見書及び手続補正書が提出され、平成24年2月28日付けの最後の拒絶理由通知に対して、同年6月4日に意見書及び手続補正書が提出されたが、同年8月28日付けで、同年6月4日に提出された手続補正書によりなされた補正が却下されるとともに拒絶査定がなされ、これに対し、同年12月13日に審判請求がなされるとともに手続補正書が提出されたものである。
そして、平成25年4月16日付けの審尋に対して、同年8月6日に回答書が提出されたものである。


第2.補正却下の決定

[補正却下の決定の結論]
平成24年12月13日に提出された手続補正書によりなされた手続補正(以下「本件補正」という。)を却下する。

[理由]
1.本件補正の内容
本件補正は、特許請求の範囲を補正するとともに、図1、図2、図7、図8、図12a、図12b、図13a及び図13bを補正するものであり、補正の内容は以下のとおりである。

〈補正事項1〉
本件補正前の請求項1の「前記制御信号の第1の遅延の後」との記載の前に、本件補正後の請求項1にあっては、「前記制御信号の第1のエッジから前記制御信号の第2のエッジの間に、」との記載を加入する。

〈補正事項2〉
本件補正前の請求項1の「ビット線等価回路」との記載を、本件補正後の請求項1にあっては「ビット線等化回路」と補正する。

〈補正事項3〉
本件補正前の請求項1の「前記制御信号の第1のエッジから第1の遅延の後、前記ビット線等価回路が非活性化されるとともに、前記ワード線イネーブルデバイスが活性化され」、「前記制御信号の第1のエッジから前記第1の遅延に加えて第2の遅延の後、前記センスアンプが活性化され」、「前記制御信号の第2のエッジにおいて、前記ワード線イネーブルデバイスが非活性化され、前記センスアンプが非活性化され、前記ビット線等価回路が活性化される」との記載を、本件補正後の請求項1にあっては、「前記タイミング回路」は「前記制御信号の第1のエッジから第1の遅延の後、前記ビット線等化回路を非活性化するとともに、前記ワード線イネーブルデバイスを活性化し」、「前記制御信号の第1のエッジから前記第1の遅延に加えて第2の遅延の後、前記センスアンプを活性化し」、「前記制御信号の第2のエッジにおいて、前記ワード線イネーブルデバイスを非活性化し、前記センスアンプを非活性化し、前記ビット線等化回路を活性化する」と補正する。

〈補正事項4〉
本件補正前の請求項2の「前記制御信号の第1のエッジにおいて、前記ワード線イネーブルデバイスが非活性化されるとともに、前記ビット線等価回路が活性化される」との記載を、本件補正後の請求項2にあっては「前記タイミング回路」は「前記制御信号の第1のエッジにおいて、前記ワード線イネーブルデバイスを非活性化するとともに、前記ビット線等化回路を活性化する」と補正する。

〈補正事項5〉
本件補正前の請求項3の「前記制御信号の第1のエッジから」との記載の前に、本件補正後の請求項3にあっては「前記制御信号の第1のエッジから前記制御信号の第2のエッジの間に、」との記載を加入する。

〈補正事項6〉
本件補正前の請求項3の「前記制御信号の第1のエッジから……前記列アクセスデバイス対が活性化される」との記載を、本件補正後の請求項3にあっては「前記タイミング回路」は「前記制御信号の第1のエッジから……前記列アクセスデバイス対を活性化する」と補正する。

〈補正事項7〉
本件補正前の請求項4の「前記制御信号の第1のエッジから」との記載の前に、本件補正後の請求項4にあっては「前記制御信号の第1のエッジから前記制御信号の第2のエッジの間に、」との記載を加入する。

〈補正事項8〉
本件補正前の請求項4の「前記制御信号の第1のエッジから……前記列アクセスデバイス対が活性化されるとともに、前記データバス等価回路が活性化される」との記載を、本件補正後の請求項4にあっては「前記タイミング回路」は「前記制御信号の第1のエッジから……前記列アクセスデバイス対を活性化するとともに、前記データバス等化回路を活性化する」と補正する。

〈補正事項9〉
本件補正前の請求項5の「前記制御信号の第2のエッジにおいて、前記データバス等価回路が非活性化される」との記載を、本件補正後の請求項5にあっては「前記タイミング回路」は「前記制御信号の第2のエッジにおいて、前記データバス等化回路を非活性化する」と補正する。

〈補正事項10〉
本件補正前の請求項6の「前記制御信号の第2のエッジにおいて、前記フリップフロップがクロックされる」との記載を、本件補正後の請求項6にあっては「前記タイミング回路」は「前記制御信号の第2のエッジにおいて、前記フリップフロップをクロックする」と補正する。

〈補正事項11〉
本件補正前の請求項13の「読出信号」との記載を、本件補正後の請求項13にあっては「読出指令」と補正する。

〈補正事項12〉
本件補正前の請求項13の「アドレスを受信するステップと、」と「前記制御信号の第1のエッジから」の記載の間に、本件補正後の請求項13にあっては「前記制御信号の第1のエッジから前記制御信号の第2のエッジの間に、」との記載を加入する。

〈補正事項13〉
本件補正前の請求項13の「前記ワード線イネーブルデバイスを非活性化するステップ」との記載を、本件補正後の請求項13にあっては「前記ワード線イネーブルデバイスを非活性化するとともに、前記センスアンプを非活性化するステップ」と補正する。

〈補正事項14〉
本件補正前の請求項14の「ビット線等価回路」との記載を、本件補正後の請求項13にあっては「ビット線等化回路」と補正する。

〈補正事項15〉
本件補正前の請求項15の「データバス対に結合され、前記制御信号の第1のエッジから第3の遅延の後に、」との記載を、本件補正後の請求項15にあっては「データバス対に結合され、前記制御信号の第1のエッジから前記制御信号の第2のエッジの間に、前記制御信号の第1のエッジから第3の遅延の後に、」と補正する。

〈補正事項16〉
本件補正前の請求項15の「ビット線等価回路」との記載を、本件補正後の請求項15にあっては「ビット線等化回路」と補正する。

〈補正事項17〉
本件補正前の請求項16の「データバス等価回路」との記載を、本件補正後の請求項15にあっては「データバス等化回路」と補正する。

〈補正事項18〉
本件補正前の請求項17の「データバス等価回路」との記載を、本件補正後の請求項17にあっては「データバス等化回路」と補正する。

〈補正事項19〉
本件補正前の請求項18の「前記制御信号の第1のエッジから前記第3の遅延に加えて第4の遅延の後に、」との記載の前に、本件補正後の請求項18にあっては「前記制御信号の第1のエッジから前記制御信号の第2のエッジの間に、」との記載を加入する。

〈補正事項20〉
本件補正前の請求項22の「アドレスを受信するステップと、」と「前記制御信号の第1のエッジから」の記載の間に、本件補正後の請求項22にあっては「前記制御信号の第1のエッジから前記制御信号の第2のエッジの間に、」との記載を加入する。

〈補正事項21〉
本件補正前の請求項22の「前記ワード線を非選択にするために、前記ワード線イネーブルデバイスを非活性化するステップとを備える」との記載を、本件補正後の請求項22にあっては「前記ワード線を非選択にするために前記ワード線イネーブルデバイスを非活性化するとともに、前記センスアンプを非活性化するステップとを備える」と補正する。

〈補正事項22〉
本件補正前の請求項24を削除し、この削除に伴い、前記請求項24に引き続く本件補正前の請求項25?30を本件補正後の請求項24?29に繰り上げるとともに、本件補正前の請求項28?30が請求項27を引用していたものを、対応する本件補正後の請求項27?29は請求項26を引用するように、補正する。

〈補正事項23〉
本件補正前の請求項27の「アドレスを受信するステップと、」と「前記制御信号の第1のエッジから」の記載の間に、本件補正後の請求項26にあっては「前記制御信号の第1のエッジから前記制御信号の第2のエッジの間に、」との記載を加入する。

〈補正事項24〉
本件補正前の請求項27の「前記ワード線を非選択にするために前記ワード線イネーブルデバイスを非活性化するステップとを備える」との記載を、本件補正後の請求項26にあっては「前記ワード線を非選択にするために前記ワード線イネーブルデバイスを非活性化するとともに、前記センスアンプを非活性化するステップとを備える」と補正する。

〈補正事項25〉
本件補正前の請求項28の「ビット線等価回路」との記載を、本件補正後の請求項27にあっては「ビット線等化回路」と補正する。

〈補正事項26〉
図1、図2、図7、図8、図12a、図12b、図13a及び図13bにおける、クロック信号CLKの波形タイミングを補正する。

2.新規事項の追加の有無と補正目的
(1)補正事項1、5、7、12、15、19、20及び23について
補正事項1、5、7、12、15、19、20及び23の補正は、本件補正前の「活性化」ないし「非活性化」の制御が、本件補正後にあっては、「前記制御信号の第1のエッジから前記制御信号の第2のエッジの間」に行われることを限定したものである。
したがって、補正事項1、5、7、12、15、19、20及び23の補正は、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下「特許法第17条の2第4項」という。)の第2号に規定する「特許請求の範囲の減縮」を目的とするものに該当する。
そして、この補正事項1、5、7、12、15、19、20及び23の補正は、本願の願書に最初に添付した明細書の、たとえば、段落【0040】?【0042】、及び、同図10aの記載に基づくと認められる。
したがって、補正事項1、5、7、12、15、19、20及び23の補正の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下「特許法第17条の2第3項」という。)の規定に適合する。

(2)補正事項2、14、16及び25について
補正事項2、14、16及び25の補正は、平成24年2月28日付けの最後の拒絶理由通知において、「特許請求の範囲に多数記載された「等価回路」は、「等化回路」の誤記と思われる。」と指摘されたことに基づいてなされたものと認められる。
したがって、補正事項2、14、16及び25の補正は、特許法第17条の2第4項第3号に規定する「誤記の訂正」を目的とするものに該当する。
そして、この補正事項2、14、16及び25の補正は、本願の願書に最初に添付した明細書の、たとえば、段落【0034】における「ワード線タイミングパルスWTPiは、インバータ915を介してビット線等化回路913へさらに結合されており、WTPiがローである場合、ビット線対は等化され、ビット線プリチャージ電圧VBLPにプリチャージされる」という記載に基づくと認められる。
したがって、補正事項2、14、16及び25の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、特許法第17条の2第3項の規定に適合する。

(3)補正事項3、4、6、8、9及び10について
補正事項3、4、6、8、9及び10の補正は、本件補正前の「活性化」/「非活性化」の制御、ないし、「前記フリップフロップをクロックする」制御は、本件補正後にあっては、「タイミング回路」が実行することを限定するものである。
したがって、補正事項3、4、6、8、9及び10の補正は、特許法第17条の2第4項第2号に規定する「特許請求の範囲の減縮」を目的とするものに該当する。
そして、この補正事項3、4、6、8、9及び10の補正は、本願の願書に最初に添付した明細書の、たとえば、段落【0011】における「ワード線タイミングパルスに応答して、ワード線イネーブルデバイスと、列選択デバイスと、読出、書込、およびリフレッシュ動作とを制御するために、タイミング回路が提供される。」という記載に基づくと認められる。
したがって、補正事項3、4、6、8、9及び10の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、特許法第17条の2第3項の規定に適合する。

(4)補正事項8、17及び18について
補正事項8における補正前の「データバス等価回路」を補正後の「データバス等化回路」とする補正、及び、補正事項17及び18の補正は、本願の願書に最初に添付した明細書の段落【0037】における「直列に結合されたデータ線プリチャージおよび等化トランジスタ924をゲート制御し、サブアレイが選択されていない場合に1対のデータ線926をデータ線プリチャージ電圧VDLPへプリチャージする。」との記載に基づき、この、前記「1対のデータ線926」を「プリチャージする」ための「直列に結合されたデータ線プリチャージおよび等化トランジスタ924」という記載に整合させて、補正前の「データ等価回路」の記載を「データ等化回路」と補正するものである。
したがって、補正事項8、17及び18の補正は、特許法第17条の2第4項第3号に規定する「誤記の訂正」を目的とするものに該当する。
そして、補正事項8、17及び18の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであることは明らかであるから、特許法第17条の2第3項の規定に適合する。

(5)補正事項11について
補正事項11の補正は、平成24年2月28日付けの最後の拒絶理由通知において、「特許請求の範囲の請求項13記載された「読出信号」は、「読出指令」の誤記と思われる。」と指摘されたことに基づいてなされたものと認められる。
したがって、補正事項11の補正は、特許法第17条の2第4項第3号に規定する「誤記の訂正」を目的とするものに該当する。
そして、この補正事項11の補正は、本願の願書に最初に添付した明細書の、たとえば、段落【0027】及び段落【0042】の記載に基づくと認められる。
したがって、補正事項11の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、特許法第17条の2第3項の規定に適合する。

(6)補正事項13、21及び24について
補正事項13、21及び24の補正は、本件補正前の「前記ワード線イネーブルデバイスを非活性化する」際に、本件補正後にあっては、「ともに、前記センスアンプを非活性化する」ことを限定したものである。
したがって、補正事項13、21及び24の補正は、特許法第17条の2第4項第2号に規定する「特許請求の範囲の減縮」を目的とするものに該当する。
そして、この補正事項13、21及び24の補正は、本願の願書に最初に添付した明細書の、たとえば、段落【0039】?【0041】、及び、同図10aの記載に基づくと認められる。
したがって、補正事項13、21及び24の補正の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、特許法第17条の2第3項の規定に適合する。

(7)補正事項22について
補正事項22の補正は、特許法第17条の2第4項第1号に規定する「請求項の削除」を目的とするものに該当する。
そして、補正事項22の補正の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないことは明らかであるから、特許法第17条の2第3項の規定に適合する。

(8)補正事項26について
補正事項26の補正は、図1、図2、図7、図8、図12a、図12b、図13a及び図13bにおけるクロックCLKの波形を、本願の国際出願日における願書に最初に添付された図面の記載に整合させたものであると認められる。
したがって、補正事項26の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないことは明らかであるから、特許法第17条の2第3項の規定に適合する。

(9)新規事項の追加の有無と補正目的の検討のまとめ
以上から、特許請求の範囲及び図面についてする本件補正は、特許法第17条の2第3項及び第4項の規定に適合する

3.独立特許要件
以上のとおり、本件補正は、特許法第17条の2第4項第2号に規定する特許請求の範囲の減縮を目的とする補正を含んでいる。
そこで、次に、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、その請求項1に係る発明について検討する。

(1)補正発明
本件補正後の請求項1に係る発明(以下「補正発明」という。)は、平成24年12月13日に提出された手続補正書で補正された請求項1に記載される次のとおりである。

「ダイナミックランダムアクセスメモリ(DRAM)であって、
ビット線対およびワード線に結合されたメモリセルと、
前記ワード線に結合され、前記ワード線をアサートするためのワード線イネーブルデバイスと、
前記ビット線対に結合され、前記ビット線対の電圧レベルを検出するとともに、前記メモリセルに電荷を戻すためのセンスアンプと、
前記ビット線対に結合され、前記ビット線対をプリチャージするためのビット線等化回路と、
制御信号を受信するとともに、前記ビット線等化回路、前記ワード線イネーブルデバイス、および前記センスアンプを制御するためのタイミング回路とを備え、
前記タイミング回路は、前記制御信号の第1のエッジから前記制御信号の第2のエッジの間に、
前記制御信号の第1のエッジから第1の遅延の後、前記ビット線等化回路を非活性化するとともに、前記ワード線イネーブルデバイスを活性化し、
前記制御信号の第1のエッジから前記第1の遅延に加えて第2の遅延の後、前記センスアンプを活性化し、
前記制御信号の第2のエッジにおいて、前記ワード線イネーブルデバイスを非活性化し、前記センスアンプを非活性化し、前記ビット線等化回路を活性化する、DRAM。」

(2)引用例の記載と引用発明
(2-1)引用例1の記載
原査定の根拠となった最後の拒絶の理由に引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特開平02-158997号公報(以下「引用例1」という。)には、「記憶装置」(発明の名称)に関して、第1図?第8図とともに、次の記載がある(下線は、参考のため、当審において付したもの。以下、他の引用例及び周知例についても同様である。)。

ア.産業上の利用分野
a.「本発明はMOS集積回路において利用される記憶装置に関するものである。」(第1頁下左欄第16?17行)

イ.従来の技術
b.「従来、記憶装置は、読出し動作を行なう前にプリチャージ動作を行なっており、そのために固定された外部入力クロックによって2つの動作期間を制御していた。
以下に、従来の記憶装置について説明する。
第5図は、従来のアドレス入力5ビット、データ出力5ビットの記憶装置のブロック図である。第5図において1はX-アドレスデコード回路網、2?5はアドレスバッファ回路、6はプリチャージ信号バッファ回路、7?11はメモリセルアレイ回路網、12?16は8入力Y-アドレスデコード回路網で、CLKは外部入力クロック、A_(0)?A_(4)はアドレス入力信号、D_(0)?D_(4)はデータ出力信号、AD0?AD3はアドレスデコード信号、W0?W3はワード入力信号である。また第6図は前記X-アドレスデコード回路網の回路図で、17?21はインバータ回路、22?25は3入力NAND回路である。なお、CLK,A_(3),A_(4),AD0?AD3はそれぞれ第5図に対応している。次にメモリセルアレイ回路網を第7図に示す。ここで30?67は記憶用nチャネルMOSトランジスタ、70?77はプリチャージ用ｐチャネルMOSトランジスタであり、B00?B07はビット出力信号である。またNPC,WO?W3は第5図に対応しており、B00?B07は第5図のメモリセルアレイ回路網の出力8ビットに相当している。」
(第1頁下左欄第19行?第2頁上左欄第5行)

c.「つぎに、このように構成された記憶装置について、その動作を説明する。
まず、アドレス入力5ビットの内上位2ビットA_(3),A_(4)と、外部入力クロックCLKの状態によって、アドレスデコード回路網1は次の表1のようなデコード信号AD0?AD3を出力する。
ここでクロックCLKが“L”の時A_(3),A_(4)の状態によってAD0?AD3の内1つが“L”となり、クロックCLKが“H”の時はメモリセルアレイ回路網7?11にプリチャージ動作を行なわせるため、AD0?AD3は全て“H”に固定される。なお、“H”はハイレベル、“L”はローレベルを表わす。(以下同様)
次にアドレスデコード信号AD0?AD3はアドレスバッファ回路2?5を通り、反転され、ワード入力信号W0?W3となり、メモリセルアレイ回路網7?11に入力される。
メモリセルアレイ回路網では、まず、クロックCLKをプリチャージ信号バッファ回路6で反転したプリチャージ制御信号NPCが“L”の期間で、プリチャージ用トランジスタ70?77が導通し、ビット出力信号B00?B07を“H”にプリチャージする。次に反転プリチャージ制御信号NPCが“H”(すなわち、クロックCLKが“L”)になると、プリチャージ用トランジスタ70?77が遮断し、前述の通り、AD0?AD3の内1つが“L”となるため対応するワード入力信号W0?W3の1つが“H”となる。よって、マトリクス状に配置された記憶用トランジスタ30?67の内、“H”となったワード入力信号の入力されているゲートが導通するため、ビット出力信号D00?D07の内、導通した記憶用トランジスタのドレインが接続されているものについては“L”に引き落とされ、同トランジスタのドレインが接続されていないものは“H”が保持される。例えば第8図に示すように、アドレス入力信号A_(3)=A_(4)=“L”の場合、CLK=“H”の期間ではD00,D01はプリチャージされ、“H”となり、CLK=“L”の期間ではW0=“H”であるから、記憶用トランジスタ30のドレインが接続されていないビット出力信号D00は“H”が保持され、記憶用トランジスタ31のドレインが接続されているD01は“L”に引き落とされる。このようにして、W0=“H”の場合は、D00=“H”D01=“L”D02=“H”D03=“L”D04=“L”D05=“H”D06=“H”D07=“H”が出力される。
5個のメモリセルアレイ回路網7?11から出力される8ビットのビット出力信号は、5個の8入力Y-アドレスデコード回路網12?16へそれぞれ入力され、アドレス入力信号の下位3ビットA_(0)?A_(2)によって8ビットの内からそれぞれ1ビットが選択され、計5ビットのデータ出力信号D_(0)?D_(4)となる。」(第2頁上左欄第6行?同頁下右欄第8行)

ウ.解決しようとする課題
d.「しかしながら上記従来の構成では、プリチャージが外部入力クロックによって制御されており、プリチャージ期間、すなわち、CLK=“H”の期間が固定であったため、メモリセルアレイ回路網においてすでにビット出力信号B00?B07のプリチャージが完了していてもプリチャージ期間が終了するまでは読出し動作が行なえず、プリチャージ完了(第8図のｔ_(1))から読出し開始(同ｔ_(2))までの時間が有効利用できないため高速化できないという問題点があった。
本発明は上記従来の問題点を解決するもので、ビット出力信号B00?B07のプリチャージの完了後、直ちに読出し動作を行なうことのできる記憶装置を提供することを目的とする。」(第2頁下右欄第10行?第3頁上左欄第3行)

エ.実施例
e.「第1図は、本発明の一実施例におけるアドレス入力5ビット、データ出力5ビットの記憶装置のブロック図である。第1図において、80は疑似メモリセルアレイ回路、81はプリチャージ制御回路である。なお、1はX-アドレスデコード回路網であり、第5図に示した従来例では外部入力クロックCLKを入力している所に、本実施例ではプリチャージ制御信号PCを入力している。また、2?5はアドレスバッファ回路、6はプリチャージバッファ回路、7?11はメモリセルアレイ回路網、11?16はY-アドレスデコード回路網である。次に疑似メモリセルアレイ回路の一例を第2図に示す。第2図において82?85は疑似記憶用トランジスタ、86はプリチャージ用トランジスタであり、信号名NPC,S、W0?W3は第1図に対応している。また、プリチャージ制御回路を第3図に示す。第3図において、87はインバータ回路、88はR-S(リセット-セット)フリップフロップ回路、89は2入力AND回路であり、各信号名は第1図に対応している。なお、タイミングチャートの一例を第4図に示す。」(第3頁上左欄第19行?同頁上右欄第20行)

f.「次に、このように構成された記憶装置について、その動作を説明する。
まずプリチャージ制御回路81において、外部入力クロックCLKが“L”の時(第4図ｔ_(0)以前)、クロックCLKは反転されてR-Sフリップフロップ88(以下RSFFと略す)のリセット端子に入力されているので、このRSFF88の出力はリセットされ、出力*Q(審決注:*は、該*の直後に連続して記載された英字がアッパーライン付きであることを示す。以下、他の刊行物についても同様。)=“H”となっており、また2入力NAND89の出力であるプリチャージ制御信号PCは“L”となっている。クロックCLKが“L”から“H”に変わると(第4図ｔ_(0))、出力*Qはプリチャージ検知信号Sが“H”にならない限り変化せず、2入力NAND89の出力PCは“H”となり、プリチャージ動作が始まる。
次に疑似メモリセルアレイ回路80では、メモリセルアレイ回路網7?11のプリチャージ動作(読出し動作)を疑似的に行なっており、読出し期間(第4図ｔ_(0)以前)では、ワード入力信号W0?W3のどれか1つが“H”となっているので、疑似記憶用トランジスタ82?85によってプリチャージ検知信号Sは必ず“L”に引き落とされている。プリチャージ制御信号PCが“L”から“H”に変わりプリチャージ動作が始まると(第4図ｔ_(0))、プリチャージ制御信号PCの反転信号NPCが“L”となるのでプリチャージ用トランジスタ86が導通し、プリチャージ検知信号Sは、負荷容量の影響で徐々に“L”から“H”へとプリチャージされてゆく(第4図ｔ_(0)?ｔ_(1))。ここで言う負荷容量は、疑似記憶用トランジスタ82?85の接合容量と、プリチャージ検知信号Sの配線容量とが大半であり、これらはメモリセルアレイ回路網の各ビット出力信号線のものと比較して同等若しくはそれ以上の値を取るため、この疑似メモリセルアレイ回路がプリチャージを完了した時点で、メモリセルアレイ回路網もすべてプリチャージを完了している。
プリチャージ検知信号Sが“H”に達するとプリチャージ完了で(第4図ｔ_(1))、プリチャージ制御回路81においてRSFF88がセットされ、*Q=“L”となる。よって外部入力クロックCLKが“H”であってもプリチャージ制御信号PCは“L”となり、直ちに読出し動作を開始する。その後クロックCLKが“L”に変わっても、各回路の動作はプリチャージ制御信号PCに依存しているため、RSFF88がリセットされるのみで、他は読出し動作を続ける(第4図ｔ_(1)以後)。
プリチャージ制御回路、疑似メモリセルアレイ回路以外の回路の動作についてはプリチャージ期間、読出し期間が、従来例においてクロックCLKで制御されていたものが本実施例ではプリチャージ制御信号PCによって制御されている点に注意する必要がある。
なお、上記実施例では、アドレス入力5ビット、データ出力5ビットとしたが、入出力共に他のビット数であっても、内部回路の段数を必要な数にすれば良く、アドレス入力5ビットを上位2ビット、下位3ビットに振り分けたが、他の振り分は方でもかまわない。
また、上記実施例では、読出し専用メモリの回路例について示したが、プリチャージ動作を必要とする回路であれば書き込み読み出しメモリ(RAM)などにおいても同様の回路構成を実現できることは言うまでもない。」(第3頁下左欄第1行?第4頁上右欄第5行)

エ.発明の効果
g.「本発明によれば、疑似メモリセルアレイ回路と、プリチャージ制御回路を用いることにより、メモリセルアレイ回路網のプリチャージ期間を必要最小限にし、読出し期間をより長く取ることができるため、外部入力クロックを高速化することが可能な、優れた記憶装置を実現できる。」(第4頁上右欄第7?12行)

オ.図面
h.「本発明の第1図の実施例におけるタイミングチャート」(第4頁上右欄第16?18行)である第4図には、
時刻ｔ_(0)における信号CLKの最初の立ち上がりエッジに同期して、信号Sが増加を開始するとともに信号PCが立ち上がること、
時刻ｔ_(1)において、信号Sが減少を開始するとともに、信号PCが立ち下がり、そして、信号W_(0)が立ち上がること、
信号CLKの次の立ち上がりエッジに同期して、信号Sが再び増加を開始するとともに信号PCが立ち上がり、さらに、信号W_(0)が立ち下がること、
が記載されている。

また、同図には、
信号CLKの最初の立ち上がりエッジである前記時刻ｔ_(0)から前記時刻ｔ_(1)までの期間が、「プリチャージ」期間であること、
前記時刻ｔ_(1)から信号CLKの次の立ち上がりエッジまでの期間が「読出し」期間であること、
前記時刻ｔ_(0)は「プリチャージ開始」の時刻であり、前記時刻ｔ_(1)は「プリチャージ完了」の時刻であるとともに「読出し開始」の時刻であること、
が記載されている。

さらに、同図において、信号S、信号*Q、信号PC及び信号W_(0)は、信号CLKの1周期を1サイクルとして繰り返すと認められる。


i.「メモリセルアレイ回路網図」(第4頁上右欄第19?20行)である第7図には、nチャネルMOSトランジスタ30?67がマトリクス状に配置され、信号W0ないし信号W3が入力されるラインに各行のnチャネルMOSトランジスタのゲートが接続されているものの、信号D00ないしD07を出力するラインには、各列のnチャネルMOSトランジスタのドレインが接続され、ないしは、接続されていないことが図示されている。
また、ｐチャネルMOSトランジスタ70?77のゲートには、信号NPCが入力されることが図示されている。

(2-2)引用発明
ア.cの「マトリクス状に配置された記憶用トランジスタ30?67の内、“H”となったワード入力信号の入力されているゲートが導通するため、ビット出力信号D00?D07の内、導通した記憶用トランジスタのドレインが接続されているものについては“L”に引き落とされ、同トランジスタのドレインが接続されていないものは“H”が保持される。」という記載、fの「上記実施例では、読出し専用メモリの回路例について示した」という記載、及びiの図示態様から、引用例1には、複数の「記憶用トランジスタ」が「マトリクス状に配置され」て、「記憶用トランジスタ」の「ゲート」は列毎に「ワード入力信号」が「入力」されるラインに接続され、「記憶用トランジスタ」の「ドレイン」の「ビット出力信号」D00ないしD07を出力するラインへの「接続」の有無に応じて情報を「記憶」する「読出し専用メモリ」が記載されていると認められる。

イ.cの「アドレス入力5ビットの内上位2ビットA_(3),A_(4)と、外部入力クロックCLKの状態によって、アドレスデコード回路網1は次の表1のようなデコード信号AD0?AD3を出力する」、「クロックCLKが“L”の時A_(3),A_(4)の状態によってAD0?AD3の内1つが“L”となり」、「アドレスデコード信号AD0?AD3はアドレスバッファ回路2?5を通り、反転され、ワード入力信号W0?W3となり、メモリセルアレイ回路網7?11に入力される。」という記載、eの「1はX-アドレスデコード回路網であり、第5図に示した従来例では外部入力クロックCLKを入力している所に、本実施例ではプリチャージ制御信号PCを入力している。また、2?5はアドレスバッファ回路」という記載から、引用例1には、「プリチャージ制御信号PC」と「アドレス入力」の「状態」とによって、「1つが“L”とな」る「アドレスデコード信号AD0?AD3」を出力する「X-アドレスデコード回路網」と、前記「アドレスデコード信号AD0?AD3」を「反転」させて「ワード入力信号W0?W3」として出力する「アドレスバッファ回路2?5」が記載されている。

ウ.cの「クロックCLKをプリチャージ信号バッファ回路6で反転したプリチャージ制御信号NPCが“L”の期間で、プリチャージ用トランジスタ70?77が導通し、ビット出力信号B00?B07を“H”にプリチャージする」という記載、iのｐチャネルMOSトランジスタ70?77のゲートには信号NPCが入力されているとの図示態様、fの「プリチャージ制御信号PCが“L”から“H”に変わりプリチャージ動作が始まる」という記載から、引用例1には、「プリチャージ制御信号PCが“L”から“H”に変わ」ると、「ビット出力信号B00?B07を“H”にプリチャージする」という「プリチャージ動作」を始める「プリチャージ用トランジスタ70?77」が記載されている。

エ.fの「疑似メモリセルアレイ回路80では、メモリセルアレイ回路網7?11のプリチャージ動作(読出し動作)を疑似的に行なっており……プリチャージ制御信号PCが“L”から“H”に変わりプリチャージ動作が始まると(第4図ｔ_(0))、プリチャージ制御信号PCの反転信号NPCが“L”となるのでプリチャージ用トランジスタ86が導通し、プリチャージ検知信号Sは、負荷容量の影響で徐々に“L”から“H”へとプリチャージされてゆく(第4図ｔ_(0)?ｔ_(1))……この疑似メモリセルアレイ回路がプリチャージを完了した時点で、メモリセルアレイ回路網もすべてプリチャージを完了している。」という記載から、引用例1には、「プリチャージ動作が始まる」ことを示す「プリチャージ制御信号PC」が入力されると、「メモリセルアレイ回路網7?11のプリチャージ動作(読出し動作)を疑似的に行な」い、「プリチャージを完了」させたことを示す「プリチャージ検知信号S」を出力する「疑似メモリセルアレイ回路80」が記載されている。

オ.fの「プリチャージ制御回路81において、……クロックCLKが“L”から“H”に変わると(第4図ｔ_(0))、出力*Qはプリチャージ検知信号Sが“H”にならない限り変化せず、2入力NAND89の出力PCは“H”となり」と「各回路の動作はプリチャージ制御信号PCに依存している」及び「プリチャージ制御回路、疑似メモリセルアレイ回路以外の回路の動作についてはプリチャージ期間、読出し期間が、従来例においてクロックCLKで制御されていたものが本実施例ではプリチャージ制御信号PCによって制御されている」という記載と、前記イ、ウの検討から、引用例1には、「クロックCLK」と「プリチャージ検知信号S」が入力されて、少なくとも「X-アドレスデコード回路網」と「プリチャージ用トランジスタ70?77」の「動作」を「制御」する「プリチャージ制御信号PC」を出力する「プリチャージ制御回路81」が記載されている。

カ.fの「プリチャージ制御回路81において……クロックCLKが“L”から“H”に変わると(第4図ｔ_(0))、出力*Qはプリチャージ検知信号Sが“H”にならない限り変化せず、2入力NAND89の出力PCは“H”となり、プリチャージ動作が始まる」という記載から、「プリチャージ制御回路81」は「クロックCLKが“L”から“H”に変わる」当該「クロックCLK」の立ち上がりエッジにおいて、「プリチャージ制御信号PC」を「“H”」にすることが記載されている。
また、fの「プリチャージ制御信号PCが“L”から“H”に変わりプリチャージ動作が始まると(第4図ｔ_(0))、プリチャージ制御信号PCの反転信号NPCが“L”となるのでプリチャージ用トランジスタ86が導通し、プリチャージ検知信号Sは、負荷容量の影響で徐々に“L”から“H”へとプリチャージされてゆく」という記載から、「疑似メモリセルアレイ回路80」が出力する「プリチャージ検知信号S」は、前記「プリチャージ制御信号PC」が「“H”」になると、増加を開始することが記載されている。
したがって、前記「プリチャージ制御信号PC」と前記「プリチャージ検知信号S」は、前記「クロックCLK」の1周期毎に繰り返す信号であると認められる。
そうすると、hの、信号CLKの最初の立ち上がりエッジである時刻ｔ_(0)から時刻ｔ_(1)までの期間が「プリチャージ」期間であり、前記時刻ｔ_(1)から信号CLKの次の立ち上がりエッジまでの期間が「読出し」期間であるという第4図の記載から、引用例1の「読出し専用メモリ」の「プリチャージ」動作と「読出し」動作は、「クロックCLK」のある立ち上がりエッジから次の立ち上がりエッジの間で行われると認められる。

キ.前記カの検討から、引用例1には、「クロックCLK」のある立ち上がりエッジである時刻「ｔ_(0)」において、「プリチャージ制御信号PC」が「“H”」にされるとともに、「プリチャージ検知信号S」は増加を開始することが記載されている。

ク.fの「疑似メモリセルアレイ回路80では、メモリセルアレイ回路網7?11のプリチャージ動作(読出し動作)を疑似的に行なっており……プリチャージ制御信号PCが“L”から“H”に変わりプリチャージ動作が始まると(第4図ｔ_(0))、プリチャージ制御信号PCの反転信号NPCが“L”となるのでプリチャージ用トランジスタ86が導通し、プリチャージ検知信号Sは、負荷容量の影響で徐々に“L”から“H”へとプリチャージされてゆく(第4図ｔ_(0)?ｔ_(1))。……この疑似メモリセルアレイ回路がプリチャージを完了した時点で、メモリセルアレイ回路網もすべてプリチャージを完了している」という記載から、「プリチャージ制御信号PC」が「“H”に変わ」ると始まる「プリチャージ動作」が「完了」する時刻「ｔ_(1)」において「プリチャージ検知信号S」が“H”になることが記載されていると認められる。
そして、fの「プリチャージ検知信号Sが“H”に達するとプリチャージ完了で(第4図ｔ_(1))、プリチャージ制御回路81においてRSFF88がセットされ、*Q=“L”となる。よって外部入力クロックCLKが“H”であってもプリチャージ制御信号PCは“L”となり、直ちに読出し動作を開始する。」という記載から、「プリチャージ検知信号Sが“H”に達する」と「プリチャージ制御信号PCは“L”とな」ることが記載されている。
また、cの「反転プリチャージ制御信号NPCが“H”(すなわち、クロックCLKが“L”)になると、プリチャージ用トランジスタ70?77が遮断し、前述の通り、AD0?AD3の内1つが“L”となるため対応するワード入力信号W0?W3の1つが“H”となる。」という記載、fの「プリチャージ制御回路、疑似メモリセルアレイ回路以外の回路の動作についてはプリチャージ期間、読出し期間が、従来例においてクロックCLKで制御されていたものが本実施例ではプリチャージ制御信号PCによって制御されている」という記載から、「プリチャージ制御信号PCは“L”とな」ると、「対応するワード入力信号W0?W3の1つが“H”となる」ことが記載されている。
以上から、引用例1には、「プリチャージ制御信号PC」が「“H”に変わ」ると始まる「プリチャージ動作」が「完了」して「プリチャージ検知信号Sが“H”に達する」と、「プリチャージ制御信号PCは“L”とな」るとともに、これに伴い、「対応するワード入力信号W0?W3の1つが“H”となる」ことが記載されている。

ケ.前記キで検討した、「クロックCLK」のある立ち上がりエッジにおいて、「プリチャージ制御信号PC」が「“H”」にされるとともに、「プリチャージ検知信号S」は増加を開始するとの記載事項と、hの、信号CLKの次の立ち上がりエッジに同期して、信号Sが再び増加を開始するとともに信号PCが立ち上がり、さらに、信号W_(0)が立ち下がるという第4図の記載から、引用例1には、「クロックCLK」の次の立ち上がりエッジにおいて、「対応するワード入力信号W0?W3の1つ」が“L”となるとともに、「プリチャージ制御信号PC」は「“H”」にされることが記載されている。

コ.以上のア?ケから、引用例1には、次の発明(以下「引用発明」という。)が記載されているといえる。

「複数の記憶用トランジスタがマトリクス状に配置されて、前記記憶用トランジスタのゲートは列毎にワード入力信号が入力されるラインに接続され、前記記憶用トランジスタのドレインのビット出力信号D00ないしD07を出力するラインへの接続の有無に応じて情報を記憶する読出し専用メモリであって、
前記読出し専用メモリは、
プリチャージ制御信号PCとアドレス入力の状態とによって、アドレスデコード信号AD0?AD3を出力するX-アドレスデコード回路網と、
前記アドレスデコード信号AD0?AD3を反転させてワード入力信号W0?W3として出力するアドレスバッファ回路2?5と、
前記プリチャージ制御信号PCが“L”から“H”に変わると、前記ビット出力信号B00?B07を“H”にするプリチャージ動作を始めるプリチャージ用トランジスタ70?77と、
前記プリチャージ動作が始まることを示す前記プリチャージ制御信号PCが入力されると、メモリセルアレイ回路網7?11のプリチャージ動作を疑似的に行ない、プリチャージを完了させたことを示すプリチャージ検知信号Sを出力する疑似メモリセルアレイ回路80と、
クロックCLKと前記プリチャージ検知信号Sが入力されて、少なくとも前記X-アドレスデコード回路網と前記プリチャージ用トランジスタ70?77の動作を制御する前記プリチャージ制御信号PCを出力するプリチャージ制御回路81とを備え、
前記読出し専用メモリの前記プリチャージ動作と読出し動作は、前記クロックCLKの、ある立ち上がりエッジから次の立ち上がりエッジの間で行われ、
前記クロックCLKの前記ある立ち上がりエッジである時刻ｔ_(0)において、前記プリチャージ制御信号PCが“H”にされるとともに、前記プリチャージ検知信号Sは増加を開始し、
前記プリチャージ制御信号PCが“H”に変わると始まるプリチャージ動作が完了する時刻ｔ_(1)において前記プリチャージ検知信号Sが“H”に達すると、前記プリチャージ制御信号PCは“L”となるとともに、これに伴い、対応する前記ワード入力信号W0?W3の1つが“H”となり、
前記クロックCLKの次の立ち上がりエッジにおいて、対応する前記ワード入力信号W0?W3の1つが“L”となるとともに、前記プリチャージ制御信号PCは“H”にされることを特徴とする読出し専用メモリ。」

(2-3)引用例2の記載
原査定の根拠となった最後の拒絶の理由に引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特開昭61-144795号公報(以下「引用例2」という。)には、「半導体記憶装置」(発明の名称)に関して、第1図?第5図とともに、次の記載がある。

a.「〔産業上の利用分野〕
この発明は、動作タイミングを調整したlトランジスタ・l容量からなるダイナミックMOS・RAM等の半導体記憶装置(以下半導体メモリという)に関するものである。」(第1頁下左欄第17行?同頁下右欄第1行)

b.「〔従来の技術〕
この発明の半導体メモリは、NチャネルのダイナミックMOS・RAMに最もよく適用できるので、以下の従来例はこれについて説明する。
第4図は従来の1トランジスタ・1容量からなるダイナミックMOS・RAMにおけるセンスアンプ周辺の回路図である。図において、1はXアドレスバッファで、*RAS(Row Address Strobe)信号が“H”から“L”になる時に活性化してXアドレス信号2を発生する。3はXデコーダで、前記Xアドレス信号2によってワード線(図示していない)を選択する役目を有する。4はYアドレスバッファ、5は遅延回路、5aはANDゲートで、*CAS(Column Address Strobe)が“H”から“L”になる条件と、Xアドレス信号2によってトリガされる遅延回路5の出力φ_(1)が“L”から“H”になる条件が共に満たされた時、論理回路であるANDゲート5aの出力φ_(2a)が“L”から“H”になり、この出力φ_(2a)をトリガにして活性化され、Yアドレス信号を発生する。6は前記Xアドレス信号2によってトリガされる遅延回路で、出力φ_(3)を発生する。7はこの出力φ_(3)によってトリガされるセンスアンプ駆動回路で、スローセンス信号φ_(S1)とファーストセンス信号φ_(S2)を発生する。8はゲートがスローセンス信号φ_(S1)に接続され、ドレインがセンスアンプソース線*φ_(S)に接続され、ソースがグランド(0V)に接続されているMOSトランジスタであり、9はゲートがファーストセンス信号φ_(S2)に接続され、ドレインがセンスアンプソース線*φ_(S)に接続され、ソースがグランドに接続されているMOSトランジスタであり、ここで、MOSトランジスタ9のチャネル幅はMOSトランジスタ8のチャネル幅より数10倍大きくしてある。10はメモリセル(図示していない)に蓄積された“0”または“1”の2値の情報を検出するためのセンスアンプであり、11および12はビット線で、メモリセルに蓄積されている情報はまず、これらのビット線11,12に伝達され、その後、ビット線11,12を経由してセンスアンプ10に伝達される。」(第1頁下右欄第2行?第2頁上右欄第1行)

c.「第5図は第4図の回路図の動作説明をするためのタイムチャートである。
従来のlトランジスタ・l容量からなるダイナミックMOS・RAMのセンサアンプ10の周辺の回路は前記のように構成され、第5図の時間ｔ_(0)において*RAS信号が“H”から“L”になり、これをトリガにしてXアドレスバッファ1が活性化され、Xアドレス信号2を発生する。Xアドレス信号2の立上りをトリガにして、2つの独立した時間系列(Yアドレス時間系列とセンス時間系列)を有する各信号が発生する。その一つは、遅延回路5を経るもので、Xアドレス信号2をトリガにして時間ｔ_(1)に遅延回路5の出力φ_(1)が“L”から“H”になる。時間ｔ_(2)までに、*CAS信号は既に“H”から“L”になっているのでANDゲート5aの出力φ_(2a)は時間ｔ_(2)に“L”から“H”に立上る。続いて、時間ｔ_(3)に、ANDゲート5aの出力φ_(2a)をトリガにして、Yアドレスバッファ4が活性化され、Yアドレス信号が発生される。以上の時間ｔ_(1)からｔ_(3)の系列をここではYアドレス時間系列と呼ぶ。
もう一つの時間系列は遅延回路6を経るもので、Xアドレス信号2をトリガにして時間ｓ_(1)に遅延回路6の出力φ_(3)が“L”から“H”になる。この時、ワード線が立上り、Xメモリセルの情報に応じた電位差が、ビット線11とビット線12の間に生じる。第5図では、ビット線11に接続するメモリセルの情報が“0”である場合を示し、ビット線12よりも、より大きな電圧降下が生じている。しかし、このビット線11とビット線12との間の電位差は時間ｓ_(1)の時点では数百mｖとごくわずかである。時間ｓ_(2)において、スローセンス信号φ_(S1)が“L”から“H”になり、MOSトランジスタ8をオンさせる。するとセンスアンプソース線*φ_(S)の電位が徐々に降下を始めて、センスアンプ10が動作を始める。これに伴い、時間ｓ_(2)においてビット線11とビット線12の間に生じていたわずかの電位差が増幅され始める。次に、時間ｓ_(3)において、ファーストセンス信号φ_(S2)が“L”から“H”になり、MOSトランジスタ9をオンさせる。すると、MOSトランジスタ9のチャネル幅は大きいので、センスアンプソース線*φ_(S)は急速に降下し始めてセンスアンプ10は強く活性化される。これに伴い、ビット線11,12間の電位差はますます拡大され、最後には時間ｓ_(4)において、ビット線11は0Vになる。一方、ビット線12は多少電圧降下があるものの“H”レベルを維持している。このようなXアドレス信号2をトリガにして行われる一連の時間ｓ_(1)からｓ_(2)までの期間はセンス期間と呼ばれている間であり、時間ｓ_(3)からｓ_(4)までの期間は増幅期間と呼ばれている。また、ここでは時間ｓ_(1)からｓ_(4)の系列をセンス時間系列と呼ぶことにする。」(第2頁下左欄第6行?第3頁上左欄第18行)

d.「〔実施例〕
第1図はこの発明の一実施例を示す半導体メモリの1トランジスタ・l容量からなるダイナミックMOS・RAMにおけるセンスアンプ周辺の回路図であり、符号1?5,6?14,15a?15c,16a?16c、17?21は第4図に示した従来装置と全く同一のものである。5bはANDゲートで、遅延回路5とその出力φ_(1)が“L”から“H”になる条件と、*CAS信号が“H”から“L”になる条件と、さらにセンスアンプを活性化する信号すなわち、センスアンプ駆動回路7の出力であるスローセンス信号φ_(S1)が“L”から“H”になる条件が、共に満たされた時、論理回路であるANDゲート5bの出力φ_(2b)が“L”から“H”になるようにロジックを組んだものである。そして、この論理回路のANDゲート5bの出力φ_(2b)をトリガにして、Yアドレスバツフア4が活性化される。
第2図は第1図の実施例の動作説明のためのタイムチャートである。
上記のように構成された半導体メモリにおけるセンスアンプ10の周辺の回路においては、第2図の時間ｔ_(0)からｔ_(1)までのYアドレス時間系列の動作および時間ｓ_(0)からｓ_(4)までのセンス時間系列の動作は前記第4図の従来例の動作と同じである。」(第3頁下右欄第13行?第4頁上左欄第17行)

e.「この発明は以上説明したとおり、センスアンプを活性化する信号の立上り経過後に、デコーダ回路を駆動するトリガを発生させる論理回路を設けているので、センスアンプがノイズの影響を受け易いセンス期間が終った後に、Yアドレス信号が活性化することになり、容量結合性のノイズの影響を防ぐことができるという効果がある。」(第4頁下右欄第14?20行)

(2-4)引用例2に記載の技術
ア.dの「第1図はこの発明の一実施例を示す半導体メモリの1トランジスタ・l容量からなるダイナミックMOS・RAMにおけるセンスアンプ周辺の回路図であり」という記載から、引用例2には、「1トランジスタ・l容量からなるダイナミックMOS・RAM」について記載されている。

イ.bの「11および12はビット線で、メモリセルに蓄積されている情報はまず、これらのビット線11,12に伝達され、その後、ビット線11,12を経由してセンスアンプ10に伝達される。」という記載、cの「ワード線が立上り、Xメモリセルの情報に応じた電位差が、ビット線11とビット線12の間に生じる。第5図では、ビット線11に接続するメモリセルの情報が“0”である場合を示し、ビット線12よりも、より大きな電圧降下が生じている。」という記載から、引用例2の「ダイナミックMOS・RAM」は、「メモリセルに蓄積されている情報」が「伝達され」る「ビット線」対を有することが記載されている。

ウ.bの「7はこの出力φ_(3)によってトリガされるセンスアンプ駆動回路で、スローセンス信号φ_(S1)とファーストセンス信号φ_(S2)を発生する。」及び「ビット線11,12を経由してセンスアンプ10に伝達される。」という記載、cの「第5図の時間ｔ_(0)において*RAS信号が“H”から“L”になり、これをトリガにしてXアドレスバッファ1が活性化され、Xアドレス信号2を発生する。Xアドレス信号2の立上りをトリガにして、2つの独立した時間系列(Yアドレス時間系列とセンス時間系列)を有する各信号が発生する。」、「もう一つの時間系列は遅延回路6を経るもので、Xアドレス信号2をトリガにして時間ｓ_(1)に遅延回路6の出力φ_(3)が“L”から“H”になる。この時、ワード線が立上り、Xメモリセルの情報に応じた電位差が、ビット線11とビット線12の間に生じる。」、「時間ｓ_(2)において、スローセンス信号φ_(S1)が“L”から“H”になり、MOSトランジスタ8をオンさせる。するとセンスアンプソース線*φ_(S)の電位が徐々に降下を始めて、センスアンプ10が動作を始める。これに伴い、時間ｓ_(2)においてビット線11とビット線12の間に生じていたわずかの電位差が増幅され始める。次に、時間ｓ_(3)において、ファーストセンス信号φ_(S2)が“L”から“H”になり、MOSトランジスタ9をオンさせる。すると、MOSトランジスタ9のチャネル幅は大きいので、センスアンプソース線*φ_(S)は急速に降下し始めてセンスアンプ10は強く活性化される。これに伴い、ビット線11,12間の電位差はますます拡大され、最後には時間ｓ_(4)において、ビット線11は0Vになる。」及び「時間ｓ_(1)からｓ_(4)の系列をセンス時間系列と呼ぶ」という記載から、引用例2には、「*RAS信号」を「トリガ」にして「Xアドレス信号2」を発生し、前記「Xアドレス信号2」の出力を「遅延回路6」で遅延させた「出力φ_(3)」が「“H”」になることにより「ワード線が立上り」、その後、「時間ｓ_(2)において、スローセンス」動作を開始させ、「時間ｓ_(3)において、ファーストセンス」動作を開始させることで、「ビット線11,12」に接続された「センスアンプ10」により「時間ｓ_(2)においてビット線11とビット線12の間に生じていたわずかの電位差」を「拡大」させて、「最後には時間ｓ_(4)において、ビット線11は0Vに」することが記載されている。

エ.前記イで検討した動作は、引用例2の「従来の技術」におけるものである。
しかし、dの「上記のように構成された半導体メモリにおけるセンスアンプ10の周辺の回路においては、第2図の時間ｔ_(0)からｔ_(1)までのYアドレス時間系列の動作および時間ｓ_(0)からｓ_(4)までのセンス時間系列の動作は前記第4図の従来例の動作と同じである。」という記載から、引用例2には、「実施例」の「ダイナミックMOS・RAM」においても、前記ウで指摘した動作と同じ動作を行っていることが記載されている。

オ.cには、「第5図では、ビット線11に接続するメモリセルの情報が“0”である場合を示し、ビット線12よりも、より大きな電圧降下が生じている。……これに伴い、ビット線11,12間の電位差はますます拡大され、最後には時間ｓ_(4)において、ビット線11は0Vになる。一方、ビット線12は多少電圧降下があるものの“H”レベルを維持している。」と記載されている。
してみると、引用例2の第2図及び第5図における、時間ｓ_(1)以前のどちらのビット線も「電圧降下」を生じていない状態では、ビット線12は“H”レベルであり、ビット線11についても、少なくとも高電位レベルにあったと認められる。
すなわち、読出し動作が開始される時刻ｔ_(0)では、ビット線11とビット線12とからなるビット線対のレベルはともに高電位レベルであったが、センスアンプ10の動作が終了した時間ｓ_(4)では、ビット線11のレベルだけが「メモリセルの情報」に応じて“L”に低下したことが、引用例2には記載されている。
ここで、引用例2の「ダイナミックMOS・RAM」の動作が「*RAS」を元に制御されることは、前記ウで指摘したとおりである。そして、「RAS」とは、メモリにアクセスする際に、アクセス先メモリセルの行アドレスを指定するために用いられる信号であるから、前記「ダイナミックMOS・RAM」の動作は、その「メモリセル」の行数に応じて、反復して繰り返し行われると認められる。
したがって、センスアンプ10の動作が終了して一方のビット線の電圧レベルが“L”に低下し、このビット線対の状態を読み取った後は、ビット線対のレベルは、次の動作に備えて高電位レベルに復帰させられることは明らかである。よって、引用例2においても、「メモリセルの情報」を読み出した後に、イで指摘した「ビット線」対のレベルを高電位レベルに復帰させるプリチャージ動作がなされていると認められる。

(3)対比
(3-1)補正発明と引用発明との対比
補正発明と引用発明とを対比する。

ア.引用発明の「読出し専用メモリ」と、補正発明の「ダイナミックランダムアクセスメモリ(DRAM)」とは、「メモリ」である点で共通する。

イ.引用発明の「ビット出力信号D00ないしD07を出力するライン」は、「前記記憶用トランジスタ」の「情報」を「出力するライン」であるから、いわゆるビット線である。したがって、引用発明の「ビット出力信号D00ないしD07を出力するライン」と、補正発明の「ビット線対」とは、「ビット線」である点で共通する。
また、引用発明の「ワード入力信号が入力されるライン」は、補正発明の「ワード線」に相当する。
そして、引用発明の「記憶用トランジスタ」は、補正発明の「メモリセル」に相当する。
してみれば、引用発明の「列毎にワード入力信号が入力されるラインに接続され」る「ゲート」と、「ビット出力信号D00ないしD07を出力するラインへの接続の有無」に応じて「記憶」した「情報」を「出力」する「ドレイン」とを有する「記憶用トランジスタ」と、補正発明の「ビット線対およびワード線に結合されたメモリセル」とは、「ビット線」および「ワード線に結合されたメモリセル」である点で共通する。

ウ.引用発明の「プリチャージ制御信号PCとアドレス入力の状態とによって、アドレスデコード信号AD0?AD3を出力するX-アドレスデコード回路網」と「前記アドレスデコード信号AD0?AD3を反転させてワード入力信号W0?W3として出力するアドレスバッファ回路2?5」とを併せた回路は、「プリチャージ制御信号PCとアドレス入力の状態」とによって「ワード入力信号W0?W3」を前記「ワード入力信号が入力されるライン」に「入力」する回路であるから、補正発明の「前記ワード線に結合され、前記ワード線をアサートするためのワード線イネーブルデバイス」に相当する。

エ.引用発明の「前記プリチャージ制御信号PCが“L”から“H”に変わると、前記ビット出力信号B00?B07を“H”にするプリチャージ動作を始めるプリチャージ用トランジスタ70?77」と、補正発明の「前記ビット線対に結合され、前記ビット線対をプリチャージするためのビット線等化回路」とは、「前記ビット線」に「結合され、前記ビット線」を「プリチャージするためのビット線等化回路」である点で共通する。

オ.引用発明の「クロックCLK」は、補正発明の「制御信号」に相当する。
引用発明の「プリチャージ制御信号PC」は、「プリチャージ制御信号PCとアドレス入力の状態とによって、アドレスデコード信号AD0?AD3を出力するX-アドレスデコード回路網」と「前記プリチャージ制御信号PCが“L”から“H”に変わると、前記ビット出力信号B00?B07を“H”にするプリチャージ動作を始めるプリチャージ用トランジスタ70?77」とに供給されて、前記「X-アドレスデコード回路網」と前記「プリチャージ用トランジスタ70?77」の動作タイミングを制御する信号である。
したがって、引用発明の「クロックCLKと前記プリチャージ検知信号Sが入力されて、少なくとも前記X-アドレスデコード回路網と前記プリチャージ用トランジスタ70?77の動作を制御する前記プリチャージ制御信号PCを出力するプリチャージ制御回路81」と、補正発明の「制御信号を受信するとともに、前記ビット線等化回路、前記ワード線イネーブルデバイス、および前記センスアンプを制御するためのタイミング回路」とは、「制御信号を受信するとともに、前記ビット線等化回路、前記ワード線イネーブルデバイス」を「制御するためのタイミング回路」である点で共通する。

カ.引用発明の「前記クロックCLK」の「ある立ち上がりエッジ」は、補正発明の「前記制御信号の第1のエッジ」に相当する。
そして、引用発明において、「前記プリチャージ制御信号PCが“H”に変わると始まるプリチャージ動作が完了する時刻ｔ_(1)」は、「前記プリチャージ制御信号PCが“H”にされ」た時刻である「前記クロックCLKの前記ある立ち上がりエッジである時刻ｔ_(0)」からみて、「ｔ_(1)」-「ｔ_(0)」の時間だけ遅延された時刻である。
したがって、引用発明の「前記プリチャージ制御信号PCが“H”に変わると始まるプリチャージ動作が完了する時刻ｔ_(1)において前記プリチャージ検知信号Sが“H”に達すると、前記プリチャージ制御信号PCは“L”となる」ことで、「前記プリチャージ制御信号PC」が「“H”に変わる」と「プリチャージ動作を始めるプリチャージ用トランジスタ70?77」の動作を停止させ、「これに伴い」、「X-アドレスデコード回路網」と「アドレスバッファ回路2?5」が動作することで「対応する前記ワード入力信号W0?W3の1つが“H”とな」ることは、補正発明の「前記制御信号の第1のエッジから第1の遅延の後、前記ビット線等化回路を非活性化するとともに、前記ワード線イネーブルデバイスを活性化」することに相当する。

キ.引用発明の「前記クロックCLKの次の立ち上がりエッジ」は、補正発明の「前記制御信号の第2のエッジ」に相当する。
したがって、引用発明において、「前記クロックCLKの次の立ち上がりエッジにおいて、対応する前記ワード入力信号W0?W3の1つが“L”となる」ことで「X-アドレスデコード回路網」と「アドレスバッファ回路2?5」が動作を停止する「とともに」、「前記プリチャージ制御信号PCは“H”にされること」で「プリチャージ用トランジスタ70?77」が「プリチャージ動作を始める」ことと、補正発明において「前記制御信号の第2のエッジにおいて、前記ワード線イネーブルデバイスを非活性化し、前記センスアンプを非活性化し、前記ビット線等化回路を活性化する」こととは、「前記制御信号の第2のエッジにおいて、前記ワード線イネーブルデバイスを非活性化し」、「前記ビット線等化回路を活性化する」点で共通する。

ク.前記ア?キから、引用発明において、「プリチャージ制御回路81」の制御のもとで行われる「前記読出し専用メモリの前記プリチャージ動作と読出し動作は、前記クロックCLKの、ある立ち上がりエッジから次の立ち上がりエッジの間で行われ」て、前記「ある立ち上がりエッジから次の立ち上がりエッジの間」に「前記プリチャージ制御信号PCが“H”に変わると始まるプリチャージ動作が完了する時刻ｔ_(1)において前記プリチャージ検知信号Sが“H”に達すると、前記プリチャージ制御信号PCは“L”となるとともに、これに伴い、対応する前記ワード入力信号W0?W3の1つが“H”となり」、「前記クロックCLKの次の立ち上がりエッジにおいて、対応する前記ワード入力信号W0?W3の1つが“L”となるとともに、前記プリチャージ制御信号PCは“H”にされる」ことと、補正発明において、「前記タイミング回路は、前記制御信号の第1のエッジから前記制御信号の第2のエッジの間に」、「前記制御信号の第1のエッジから第1の遅延の後、前記ビット線等化回路を非活性化するとともに、前記ワード線イネーブルデバイスを活性化し」、「前記制御信号の第1のエッジから前記第1の遅延に加えて第2の遅延の後、前記センスアンプを活性化し」、「前記制御信号の第2のエッジにおいて、前記ワード線イネーブルデバイスを非活性化し、前記センスアンプを非活性化し、前記ビット線等化回路を活性化する」こととは、「前記タイミング回路は、前記制御信号の第1のエッジから前記制御信号の第2のエッジの間に」、「前記制御信号の第1のエッジから第1の遅延の後、前記ビット線等化回路を非活性化するとともに、前記ワード線イネーブルデバイスを活性化し」、「前記制御信号の第2のエッジにおいて、前記ワード線イネーブルデバイスを非活性化」して「前記ビット線等化回路を活性化する」点で共通する。

(3-2)一致点及び相違点
そうすると、補正発明と引用発明の一致点と相違点は、次のとおりとなる。

《一致点》
「メモリであって、
ビット線およびワード線に結合されたメモリセルと、
前記ワード線に結合され、前記ワード線をアサートするためのワード線イネーブルデバイスと、
前記ビット線に結合され、前記ビット線をプリチャージするためのビット線等化回路と、
制御信号を受信するとともに、前記ビット線等化回路、前記ワード線イネーブルデバイスを制御するためのタイミング回路とを備え、
前記タイミング回路は、前記制御信号の第1のエッジから前記制御信号の第2のエッジの間に、
前記制御信号の第1のエッジから第1の遅延の後、前記ビット線等化回路を非活性化するとともに、前記ワード線イネーブルデバイスを活性化し、
前記制御信号の第2のエッジにおいて、前記ワード線イネーブルデバイスを非活性化し、前記ビット線等化回路を活性化する、メモリ。」

《相違点1》
補正発明は「ダイナミックランダムアクセスメモリ(DRAM)」に関するものであるのに対して、引用発明は「読出し専用メモリ」に関する点。

《相違点2》
補正発明は「ビット線対」を有するのに対して、引用発明の「ビット出力信号D00ないしD07を出力するライン」は、各「ライン」が対をなすものではない点。

《相違点3》
補正発明は「前記ビット線対に結合され、前記ビット線対の電圧レベルを検出するとともに、前記メモリセルに電荷を戻すためのセンスアンプ」を有するのに対して、引用発明はそのような特定事項を備えていない点。

《相違点4》
補正発明の「ビット線等化回路」は「ビット線対」に結合され前記「ビット線対」をプリチャージするのに対して、引用発明の「プリチャージ用トランジスタ70?77」は「前記ビット出力信号B00?B07」の「プリチャージ動作を始める」点。

《相違点5》
補正発明の「タイミング回路」は「センスアンプ」の「活性化」及び「非活性化」も「制御」するのに対して、引用発明の「プリチャージ制御回路81」は、そのような特定事項を備えていない点。

《相違点6》
補正発明は「前記制御信号の第1のエッジから前記第1の遅延に加えて第2の遅延の後、前記センスアンプを活性化」するのに対して、引用発明はそのような特定事項を備えていない点。

《相違点7》
補正発明は「前記制御信号の第2のエッジ」において「前記センスアンプを非活性化」するのに対して、引用発明はそのような特定事項を備えていない点。

(4)相違点についての判断
(4-1)相違点1、2及び4について
ア.引用例1には、その第4頁上右欄第1?5行に「上記実施例では、読出し専用メモリの回路例について示したが、プリチャージ動作を必要とする回路であれば書き込み読み出しメモリ(RAM)などにおいても同様の回路構成を実現できることは言うまでもない。」と記載されている。
すなわち、「読出し専用メモリ」に関する引用例1記載の技術思想は、「プリチャージ動作を必要」とする「書き込み読み出しメモリ(RAM)」にも適用できることが記載されている。

イ.そして、引用例2には、第2.3.(2)(2-4)のイで指摘したように、引用例2記載の「ダイナミックMOS・RAM」は「メモリセルに蓄積されている情報」が「伝達され」る「ビット線」対を有すること、同オで指摘したように、前記「ダイナミックMOS・RAM」の動作においては、「メモリセルの情報」を読み出した後に前記「ビット線」対のレベルを高電位レベルに復帰させるプリチャージ動作が必要であることが記載されている。
また、平成24年8月28日付けでなされた補正の却下の決定において「周知技術」として例示された周知例1には、以下に示すように、「ダイナミックRAM」が「n+1組の相補ビット線」を有し、「DRAMのリード動作」においては、各「相補ビット線」に接続された「イコライズMOSFET」及び「プリチャージMOSFET」をプリチャージ回路として「プリチャージ」動作が行われることが記載されている。

ウ.このように、メモリセルからの情報が読み出されるビット線対を有するDRAMは、半導体メモリとしては、きわめて一般的である。
そして、このDRAMの読出し動作においては、前記ビット線対に接続されたプリチャージ回路による、前記ビット線対のプリチャージ動作が行われることは、たとえば、引用例2及び周知例1に記載されるように、常套手段にすぎない。

エ.したがって、引用発明において、「読出し専用メモリ」に関する引用発明を、「プリチャージ動作を必要」とする「書き込み読み出しメモリ(RAM)」としてきわめて周知な、メモリセルからの情報が読み出されるビット線対の「プリチャージ動作を必要」とするD「RAM」に適用すること、すなわち、引用発明の「記憶用トランジスタのドレインのビット出力信号D00ないしD07を出力するラインへの接続の有無に応じて情報を記憶する読出し専用メモリ」を、「ビット出力信号D00ないしD07を出力するライン」のそれぞれが対をなすビット線対に「記憶用トランジスタ」に「記憶」された「情報」が「出力」されるD「RAM」に変更すること、「プリチャージ動作を始めるプリチャージ用トランジスタ70?77」を、周知例1のような「ビット出力信号D00ないしD07を出力するライン」の前記各ビット線対に接続されて、当該ビット線対の「プリチャージ動作」を行う回路に変更することは、当業者であれば適宜なし得たものと認められる。

オ.よって、相違点1、2及び4は、いずれも、常套手段を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。

カ.周知例1:特開平04-147492号公報
本願の優先権主張の日前に日本国内において頒布された刊行物であり、平成24年8月28日付けでなされた補正の却下の決定において「周知技術」として例示された周知例1には、「半導体メモリ」(発明の名称)に関して、第1図?第4図とともに次の記載がある。
a.「本発明はダイナミック型メモリセルが結合されたビット線を動作開始前にプリチャージする形式の半導体メモリに関し、例えば擬似スタティック型RAM(PSRAM;Pseude Static Random Access Memory)やダイナミックRAMなどに適用して有効な技術に関するものである。」(第2頁上右欄第9?14行)

b.「本実施例のDRAMにおいて、メモリアレイM-ARYは、特に制限されないが、2交点(折返しビット線)方式とされ、同図の水平方向に配置されるn+1組の相補ビット線D0・D0*(記号*は反転若しくはローイネーブルであることを意味する)?Dn・Dn*と、垂直方向に配置されるm+1本のワード線W0?Wm、及びこれらの相補ビット線とワード線の交点に格子状に配置される(n+1)×(m+1)個のメモリセルとを含む。」(第3頁下右欄第3?12行)

c.「前記メモリアレイM-ARYを構成する相補ビット線D0・D0*?Dn・Dn*には夫々Nチャンネル型のイコライズMOSFETQIと電源電圧ｖccの半分のレベルを供給するNチャンネル型のプリチャージMOSFETQ2,Q3が夫々結合され、これによってプリチャージ回路PCGが構成される。プリチャージ回路PCGはタイミング信号φｐcgによってその動作が制御され、チップ非選択期間においてタイミング信号φｐcgがハイレベルにされることにより、相補ビット線D0・D0*?Dn・Dn*を電源電圧ｖccの約半分のレベルにプリチャージする。」(第4頁上右欄第16行?同頁下左欄第7行)

d.「第2図にはDRAMのリード動作タイミングの一例が示される。
チップイネーブル信号CE*がローレベルにアサートされてチップ選択状態にされると、そのレベル変化に従って、タイミング信号φadbがハイレベルにされてアドレスバッファADBが活性化されると共に、タイミング信号φｒdecがハイレベルにされてローアドレスデコーダRDECが活性化され、続いてセット信号φｓ1がハイレベルに変化されてセット/リセット論理SRL1がセット状態になってハイレベルのタイミング信号φｗdｒｖによりワードドライバWDRVが活性化され、これによりアドレス信号ADRSによって指定された所定のワード線が選択レベルに駆動される。尚、同図において、前記タイミング信号φｒdecの変化に同期するタイミングを以てリセット信号φｒ3がハイレベルに変化されることにより、プリチャージ回路PCGによるビット線プリチャージ動作が停止される。」(第6頁下右欄第16行?第7頁上左欄第14行)

(4-2)相違点3、5、6及び7について
ア.引用発明は「前記記憶用トランジスタのドレインのビット出力信号D00ないしD07を出力するラインへの接続の有無に応じて情報を記憶する読出し専用メモリ」であるが、通常の半導体メモリが有するセンスアンプを備えることは、記載されていない。
しかしながら、以下に示す周知例2には、「第3図aのように読み出すデータが“0”のとき例えばビット線14には記憶用トランジスタ12を接続し(Tｒ;有)、ビット線16にはトランジスタを接続しない(Tｒ:無)。」「ROM(リードオンリーメモリ)」において、「ビット線14,15は一対として構成されほぼ平行に配置され一対のビット線」が「入力」となる「センス回路16」を設けることで(第2頁下左欄第10行?同頁下右欄第18行)、「ビット線の電位が、微少な変化をした時点がセンス回路を動作させ、それだけ速い読み出し動作を行なわせることができる。」という効果を奏すること(第3頁上右欄第8?11行)、が記載されている。
したがって、引用発明のように、記憶用トランジスタのビット線対への接続の有無に応じて情報を記憶するROMにおいても、前記ビット線対に接続されて、当該ビット線対の微小な電位変動を検出・増幅するセンスアンプを設けることで、読み出し動作を高速化させることは、周知例2に記載され本願の優先権主張の日前に既に周知技術であった。
この読み出し動作を高速化することは、ROMやRAMの別にかかわらず、半導体メモリが本来的に有する技術課題である。
してみれば、引用発明において、ビット線対に接続されて、当該ビット線対の微小な電位変動を検出・増幅するセンスアンプを設けることは、当業者であれば当然に採用したものと認められる。
このとき、前記センスアンプの増幅作用により、同じ前記ビット線対に接続され、前記微小な電位変動を発生させた分だけ電荷が失われた記憶用トランジスタに向けて、電荷が戻されるものと認められる。

イ.さて、前記周知例2には、「ビット線対14,15は、プリチャージパルス9で高電圧にプリチャージされ、同電位となっている。ワード線11-aが駆動され、ビット線14はソースを接地した記憶用トランジスタ12によって電位が下げられる。一方ビット線15はプリチャージされた状態に留まっている。したがって、ビット線対14,15間に電位差を生じ、高感度のセンス回路17を用いて、読み出した第2図の出力17を得る。」(第2頁下右欄第3?11行)、「すなわち、次のアドレスが変化する前にプリチャージを行なう。ワード線の駆動により、ビット線34,35に電位差を生じ、センス回路36への制御信号38によってセンス回路の出力37が得られる。制御信号39により、出力37がラッチされ、ランチ回路の出力41が得られる。」(第3頁上左欄第20行?同頁上右欄第6行)と記載されている。
すなわち、周知例2には、読出し動作においては、次のアドレスが変化する前にビット線対をプリチャージしておき、その後ワード線が駆動され、これによりビット線対に電位差を生じると、その時に前記ビット線対に接続されたセンス回路を動作させることが記載されている。

また、引用例2の「1トランジスタ・l容量からなるダイナミックMOS・RAM」においても、第2.3.(2)(2-4)のウで指摘したように、「*RAS信号」を「トリガ」にして「Xアドレス信号2」を発生し、前記「Xアドレス信号2」の出力を「遅延回路6」で遅延させた「出力φ_(3)」が「“H”」になることにより「ワード線が立上り」、その後、「時間ｓ_(2)において、スローセンス」動作を開始させ、「時間ｓ_(3)において、ファーストセンス」動作を開始させることで、「ビット線11,12」に接続された「センスアンプ10」により「時間ｓ_(2)においてビット線11とビット線12の間に生じていたわずかの電位差」を「拡大」させて、「最後には時間ｓ_(4)において、ビット線11は0Vに」することが記載されている。

さらに、平成24年8月28日付けでなされた補正の却下の決定において「周知技術」として例示された前記周知例1には、以下に示すように、「相補ビット線D0・D0*?Dn・Dn*は、その一方において、センスアンプSAに結合される」こと(第4頁下左欄第8?10行)、「DRAMのチップ選択状態において選択されたワード線に結合されるメモリセルから出力される微小読出し信号が対応する相補ビット線に確立される時点で、ハイレベルとされる。タイミング信号φｓaがハイレベルとされることで、上記駆動MOSFETQ8及びQ9はともにオン状態となり、センスアンプSAを一斉に活性化して動作状態とする。」こと(第4頁下右欄第7?14行)、「続いてセット信号φｓ1がハイレベルに変化されてセット/リセット論理SRLIがセット状態になってハイレベルのタイミング信号φｗdｒｖによりワードドライバWDRVが活性化され、これによりアドレス信号ADRSによって指定された所定のワード線が選択レベルに駆動される。」こと(第7頁上左欄第4?10行)、そして、「ワード線が選択レベルに駆動されると、そのワード線に選択端子が結合されたメモリセルの蓄積電荷量に応ずる微小信号が相補ビット線D0,D0*?Dn,Dn*に与えられる。そして、セット信号φｓ2がハイレベルに変化されてセット/リセット論理SRL2がセット状態になってハィレベルのタイミング信号φｓaによりセンスアンプSAが一斉に活性化されると、これにより相補ビット線D0,D0*?Dn,Dn*の微小な信号レベル差がセンスアンプSAにより増幅される。」こと(第7頁上左欄第15行?同頁上右欄第5行)、が記載されている。
すなわち、周知例1には、「所定のワード線が選択レベルに駆動」し、「そのワード線に選択端子が結合されたメモリセルの蓄積電荷量に応ずる微小信号が相補ビット線D0,D0*?Dn,Dn*に与えられ」た後、「メモリセルから出力される微小読出し信号が対応する相補ビット線に確立される時点」で「タイミング信号φｓaがハイレベルとされる」ことで「センスアンプSAが一斉に活性化されると、これにより相補ビット線D0,D0*?Dn,Dn*の微小な信号レベル差がセンスアンプSAにより増幅される。」ことが記載されている。

以上から、半導体メモリにおいて、所定のワード線を駆動し、その後、メモリセルに記憶された情報に応じた微小信号がビット線対に出力された時点で、前記ビット線対に接続されたセンスアンプを動作させることは、ROMやRAMの別なく、きわめて一般的な常套手段にすぎない。
むしろ、ビット線対に前記微小信号が出力される前にセンスアンプを動作させると、センスアンプはビット線対に重畳しているノイズを増幅してしまう虞があり、この場合、正しい読出しができないことになる。
そうすると、アで述べたように、引用発明の前記「読出し専用メモリ」に、ビット線対に接続されて当該ビット線対の微小な電位変動を検出・増幅するセンスアンプを設けるとき、「前記クロックCLKの前記ある立ち上がりエッジである時刻ｔ_(0)において、前記プリチャージ制御信号PCが“H”にされる」と「始まるプリチャージ動作が完了する時刻ｔ_(1)において前記プリチャージ検知信号Sが“H”に達すると、前記プリチャージ制御信号PCは“L”となる」ことに伴って「X-アドレスデコード回路網」と「アドレスバッファ回路2?5」が活性化されて「対応する前記ワード入力信号W0?W3の1つが“H”と」なった時点から、「記憶用トランジスタ」から「情報」が読み出される時間を経過した後に、前記センスアンプを活性化させることは、当業者であれば、当然になし得たものと認められる。

ウ.さらに、前記周知例1には、以下に示すように、「第3図には従来のDRAMにおけるリード動作タイミングの一例が示されている。……一旦活性化されたワードドライバやセンスアンプは、ハイレベルにネゲートされたチップイネーブル信号の変化がやはり同じように順次内部遅延されてワードドライバタイミング信号並びにセンスアンプタイミング信号がローレベルに反転されるまで活性化状態を維持しており、これが非活性化されて初めてビット線などのプリチャージが開始される。
第2図と第3図を比較すると、従来の第3図の場合には、チップイネーブル信号のハイレベル期間であるチップ非選択期間において相補ビット線のプリチャージ動作が開始されるまでには、チップイネーブル信号のハイレベルへの変化がワードドライバタイミング信号及びセンスアンプタイミング信号を非活性化レベルにレベル反転させるまでの内部遅延時間を待たなければならず、実質的に無駄な時間をチップ非選択期間で費やさなければならず、これにより、サイクルタイムが長くなってしまう。」(第7頁下右欄第5行?第8頁上左欄第12行)と記載されている。
したがって、上記記載と周知例1の以下のキのcで指摘する第3図の記載とから、周知例1の「従来」の「DRAM」では、「チップイネーブル信号のハイレベルへの変化」を「内部遅延時間」を経て認識されるのを待って、「ワードドライバタイミング信号及びセンスアンプタイミング信号を非活性化レベルにレベル反転させる」とともに「相補ビット線のプリチャージ動作が開始される」ことが記載されている。

また、前記周知例1には、「本実施例に従えば、……タイミング信号φｗdｒｖをローレベルに反転させて、ワードドライバWDRVを非活性化してメモリセルの選択動作を終了させる。……その後におけるセンスアンプSAの非活性化並びにプリチャージ動作の開始もチップイネーブル信号CE*のローレベルへの変化が内部遅延されて指示される。……これによってタイミング信号φｓaがローレベルに反転されてセンスアンプSAが非活性化され、且つ、タイミング信号φｐcgがハイレベルに反転されてプリチャージ回路PCGによるプリチャージ動作が開始される。プリチャージ動作が完了されることにより再びDRAMは次のメモリサイクルを開始できる状態に戻される。」(第7頁上右欄第16行?同頁下右欄第4行)、「これに対して第2図の場合には、メモリアクセス動作によって一旦活性化されたワードドライバWDRVやセンスアンプSAは、チップイネーブル信号CE*のディスエーブルレベルへの変化が内部遅延を経て伝達されるのを待たずに非活性化され、その分だけ早いタイミングを以て相補ビット線D0,D0*?Dn,Dn*のプリチャージ動作が開始され、これにより、必要なプリチャージ時間を確保しながらサイクルタイムの短縮を図ることができる。」(第8頁上左欄第13行?同頁上右欄第2行)と記載されている。
したがって、周知例1の「実施例」の「DRAM」では、「タイミング信号φｗdｒｖをローレベルに反転させて、ワードドライバWDRVを非活性化してメモリセルの選択動作を終了」すると、「チップイネーブル信号CE*のディスエーブルレベルへの変化が内部遅延を経て伝達されるのを待たずに」、「センスアンプSAが非活性化され、且つ、タイミング信号φｐcgがハイレベルに反転されてプリチャージ回路PCGによるプリチャージ動作が開始される」ことが記載されている。

以上から、周知例1には、DRAMにおいて、「メモリセルの選択動作」により読出しが「終了」すると、「センスアンプ」を非活性化すると同時に「プリチャージ回路」を活性化するという技術思想が、「従来」の技術としても記載されていることから、前記技術思想の技術も、本願の優先権主張の日前に既に周知技術であったと認められる。
なお、センスアンプはメモリセルからビット線に出力される微小読出し信号を増幅する回路であり、プリチャージ回路はビット線電位を所定電位にプリチャージする回路であることを考慮すれば、両者を同時に活性化させないことは、当業者であれば当然である。
そうすると、アで述べたように、引用発明の前記「読出し専用メモリ」に、ビット線対に接続されて当該ビット線対の微小な電位変動を検出・増幅するセンスアンプを設けるとき、「前記クロックCLKの次の立ち上がりエッジにおいて」、「X-アドレスデコード回路網」と「アドレスバッファ回路2?5」を非活性化させて「対応する前記ワード入力信号W0?W3の1つが“L”となる」とともに「前記プリチャージ制御信号PCは“H”にされ」て「プリチャージ動作」を行う回路を活性化させる同時に、前記センスアンプを非活性化させることは、当業者であれば当然になし得たものと認められる。

エ.このとき、前記センスアンプは、「プリチャージ制御信号PC」と「クロックCLK」に基づいて制御されることになる。
さらに、引用例1には、「各回路の動作はプリチャージ制御信号PCに依存している……プリチャージ制御回路、疑似メモリセルアレイ回路以外の回路の動作についてはプリチャージ期間、読出し期間が、従来例においてクロックCLKで制御されていたものが本実施例ではプリチャージ制御信号PCによって制御されている点に注意する必要がある。」(第4頁上左欄第5?14行)と記載されている。
してみれば、引用発明において、前記センスアンプの「活性化」及び「非活性化」の「制御」も、「プリチャージ制御回路81」に実行させることは、当業者であれば、当然に想起したものと認められる。

オ.以上をまとめれば、引用発明において、ビット線対に接続されて、当該ビット線対の微小な電位変動を検出し増幅することで「記憶用トランジスタ」に向けて電荷を戻すセンスアンプを設け、「プリチャージ制御回路81」に前記センスアンプの「活性化」及び「非活性化」の「制御」も実行させることにより、
「前記クロックCLKの前記ある立ち上がりエッジである時刻ｔ_(0)」から「プリチャージ動作が完了する時刻ｔ_(1)」までの遅延時間を経過して「対応する前記ワード入力信号W0?W3の1つが“H”と」なった時点から、さらに、「記憶用トランジスタ」から「情報」が読み出される時間を経過した後に、前記センスアンプを活性化させること、
「前記クロックCLKの次の立ち上がりエッジにおいて」前記センスアンプを非活性化させること、
は当業者が容易に想到し得たものと認められる。

カ.よって、相違点3、5、6及び7は、いずれも、周知技術及び常套手段を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。

キ.周知例2:特開昭62-293597号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である周知例2には、「半導体記憶装置」(発明の名称)に関して、第1図?第5図とともに次の記載がある。
a.「産業上の利用分野
発明は半導体記憶装置、特にROM(リードオンリーメモリ)等の情報読み出しに関し、高密度に構成された記憶部の微少な信号を高密度に、且つ高速度に読み出すための新規な手段を提供するものである。」(第1頁下右欄第12?17行)

b.「実施例
第1図に、本発明の1実施例を示す。2はアドレス入力である。アドレス回路3からの出力5,6がATD回路(アドレス・トランジション・デテクタ回路)4に入力されアドレス入力の変化に応じた出力8,9を、ワード駆動回路7及びビット線14,15をプリチャージするためのプリチャージ回路10にりシ出す。12,13はMOSトランジスタであり、ドレインがビット線にゲートがワード線に、ソースが接地されている。ビット線14,15は一対として構成されほぼ平行に配置され一対のビット線としてセンス回路16への入力となる。17はセンス回路16の出力を示す。
第2図に、第1図の回路の各部動作を説明するためのタイミング図を示し、以下それに設って説明する。第2図の番号は第1図の各部に対応する波形を示す。アドレス入力2が変化するたびに、プリチャージパルス9を発生させる。ワード線は、アドレス入力が変化している時だけ出力しないように、8のようなパルスの期間に、ワードが駆動されるようにし、あるワード線11-aが第2図の波形で駆動される。ビット線対14,15は、プリチャージパルス9で高電圧にプリチャージされ、同電位となっている。ワード線11-aが駆動され、ビット線14はソースを接地した記憶用トランジスタ12によって電位が下げられる。一方ビット線15はプリチャージされた状態に留まっている。したがって、ビット線対14,15間に電位差を生じ、高感度のセンス回路17を用いて、読み出した第2図の出力17を得る。
第3図aのように読み出すデータが“0”のとき例えばビット線14には記憶用トランジスタ12を接続し(Tｒ;有)、ビット線16にはトランジスタを接続しない(Tｒ:無)。データが“1”のときはビット線15のみに記憶用トランジスタ13を接続し、それぞれビット線14,15にTｒ;無、Tｒ;有を対応させれば良い。」(第2頁下左欄第1行?同頁下右欄第18行)

c.「次に、第4図に第2の実施例を示す。第1図の例と大きく異なるのは、センス回路36への制御信号38とラッチ回路40及びラッチ回路への制御信号39が設けられている点である。第4図の動作を第6図のタイミング図を用いて説明する。アドレス入力22が変化すると、それによって、ワード線を駆動するパルス28を作り、ワード線31-aは図のように駆動される。ビット線のプリチャージは、パルス29で制御され、ワード線駆動パルス28が終ればそれに続いて、プリチャージを行なう。すなわち、次のアドレスが変化する前にプリチャージを行なう。ワード線の駆動により、ビット線34,35に電位差を生じ、センス回路36への制御信号38によってセンス回路の出力37が得られる。制御信号39により、出力37がラッチされ、ランチ回路の出力41が得られる。」(第3頁上左欄第10行?同頁上右欄第6行)

d.「発明の効果
以上述べたように、本発明によれば、ビット線の電位が、微少な変化をした時点がセンス回路を動作させ、それだけ速い読み出し動作を行なわせることができる。」(第3頁上右欄第7?11行)

ク.第2.3.(4)(4-1)のカで挙げた、本願の優先権主張の日前に日本国内において頒布された刊行物であり、平成24年8月28日付けでなされた補正の却下の決定において「周知技術」として例示された前記周知例1には、次の記載がある。
a.「前記メモリアレイM-ARYを構成する相補ビット線D0・D0*?Dn・Dn*は、その一方において、センスアンプSAに結合される。
センスアンプSAは、PチャンネルMOSFETQ10,Q11及びNチャンネルMOSFETQ12,Q13からなるCMOSラッチ回路を基本構成とする。これらのラッチ回路の入出力ノードは、対応する相補ビット線D0・D0*?Dn・Dn*の非反転信号線及び反転信号線にそれぞれ結合される。また、上記センスアンプSAには、特に制限されないが、Pチャンネル型の駆動MOSFETQ9を介して回路の電源電圧Vccが供給され、Nチャンネル型の駆動MOSFETQ8を介して回路の接地電位Vｓｓが供給される。駆動MOSFETQ8のゲートには、タイミング信号φｓaが供給される。また、駆動MOSFETQ9のゲートには、上記タイミング信号φｓaのインバータ回路INV1による反転信号が供給される。タイミング信号φｓaは、通常ローレベルとされ、DRAMのチップ選択状態において選択されたワード線に結合されるメモリセルから出力される微小読出し信号が対応する相補ビット線に確立される時点で、ハイレベルとされる。タイミング信号φｓaがハイレベルとされることで、上記駆動MOSFETQ8及びQ9はともにオン状態となり、センスアンプSAを一斉に活性化して動作状態とする。」(第4頁下左欄第8行?同頁下右欄第14行)

b.「第2図にはDRAMのリード動作タイミングの一例が示される。
チップイネーブル信号CE*がローレベルにアサートされてチップ選択状態にされると、そのレベル変化に従って、タイミング信号φadbがハイレベルにされてアドレスバッファADBが活性化されると共に、タイミング信号φｒdecがハイレベルにされてローアドレスデコーダRDECが活性化され、続いてセット信号φｓ1がハイレベルに変化されてセット/リセット論理SRLIがセット状態になってハイレベルのタイミング信号φｗdｒｖによりワードドライバWDRVが活性化され、これによりアドレス信号ADRSによって指定された所定のワード線が選択レベルに駆動される。尚、同図において、前記タイミング信号φｒdecの変化に同期するタイミングを以てリセット信号φｒ3がハイレベルに変化されることにより、プリチャージ回路PCGによるビット線プリチャージ動作が停止される。
ワード線が選択レベルに駆動されると、そのワード線に選択端子が結合されたメモリセルの蓄積電荷量に応ずる微小信号が相補ビット線D0,D0*?Dn,Dn*に与えられる。そして、セット信号φｓ2がハイレベルに変化されてセット/リセット論理SRL2がセット状態になってハィレベルのタイミング信号φｓaによりセンスアンプSAが一斉に活性化されると、これにより相補ビット線D0,D0*?Dn,Dn*の微小な信号レベル差がセンスアンプSAにより増幅される。
この増幅動作が確定されるタイミングを以てタイミング信号φｙがハイレベルに変化され、これによって活性化されるカラムアドレスデコーダCDECがアドレス信号ADRSをデコードしてその結果に応ずる1対のカラムスイッチMOSFETQ36,Q37をオン動作させて1個のメモリセルのデータを相補共通データ線CD、CD*に与える。この読出しデータはメインアンプMAで増幅されて、読出しデータDOUTとして外部に出力される。
本実施例に従えば、メインアンプMAによる増幅動作が開始されると、遅延回路DEL5から出力されるリセット信号φｒ1がハイレベルに変化され、セット/リセット論理SRLIがリセット状態になってタイミング信号φｗdｒｖをローレベルに反転させて、ワードドライバWDRVを非活性化してメモリセルの選択動作を終了させる。この動作は第2図からも明らかなようにチップイネーブル信号CE*のローレベル変化が内部遅延されたリセット信号φｒ1によって指示されており、第2図においてはその後でチップイネーブル信号CE*がハイレベルにネゲートされる。その後におけるセンスアンプSAの非活性化並びにプリチャージ動作の開始もチップイネーブル信号CE*のローレベルへの変化が内部遅延されて指示される。即ち、チップイネーブル信号GE*のハイレベル変化の内部遅延信号を受ける遅延回路DEL6からほぼ同しタイミングで出力されるハイレベルのリセット信号φｒ2及びセット信号φｓ3により、セット/リセット論理RSL2がリセットされ、且つセット/リセット論理RSL3がセット状態にされ、これによってタイミング信号φｓaがローレベルに反転されてセンスアンプSAが非活性化され、且つ、タイミング信号φｐcgがハイレベルに反転されてプリチャージ回路PCGによるプリチャージ動作が開始される。プリチャージ動作が完了されることにより再びDRAMは次のメモリサイクルを開始できる状態に戻される。
第3図には従来のDRAMにおけるリード動作タイミングの一例が示されている。同図に示されるタイミングは、チップイネーブル信号の変化を所要時間順次内部遅延させて各回路ブロックに供給するという手段だけで内部回路の活性化/非活性化制御を行う制御形態に関するものであり、チップイネーブル信号のローレベルへの変化が順次内部遅延されて形成されるワードドライバタイミング信号並びにセンスアンプタイミング信号のハイレベルへの変化に従って一旦活性化されたワードドライバやセンスアンプは、ハイレベルにネゲートされたチップイネーブル信号の変化がやはり同じように順次内部遅延されてワードドライバタイミング信号並びにセンスアンプタイミング信号がローレベルに反転されるまで活性化状態を維持しており、これが非活性化されて初めてビット線などのプリチャージが開始される。
第2図と第3図を比較すると、従来の第3図の場合には、チップイネーブル信号のハイレベル期間であるチップ非選択期間において相補ビット線のプリチャージ動作が開始されるまでには、チップイネーブル信号のハイレベルへの変化がワードドライバタイミング信号及びセンスアンプタイミング信号を非活性化レベルにレベル反転させるまでの内部遅延時間を待たなければならず、実質的に無駄な時間をチップ非選択期間で費やさなければならず、これにより、サイクルタイムが長くなってしまう。
これに対して第2図の場合には、メモリアクセス動作によって一旦活性化されたワードドライバWDRVやセンスアンプSAは、チップイネーブル信号CE*のディスエーブルレベルへの変化が内部遅延を経て伝達されるのを待たずに非活性化され、その分だけ早いタイミングを以て相補ビット線D0,D0*?Dn,Dn*のプリチャージ動作が開始され、これにより、必要なプリチャージ時間を確保しながらサイクルタイムの短縮を図ることができる。」(第6頁下右欄第16行?第8頁上右欄第2行)

c.第3図には、「ワード線」の信号が立ち下がると、直ちに、「プリチャージ」の信号が立ち上がるとともに「センスアンプタイミング信号」の信号が立ち下がることが記載されている。

(5)独立特許要件の検討のまとめ
以上のとおり、上記相違点1?7に係る構成とすることは、周知技術及び常套手段を勘案すれば、引用発明から当業者が容易に想到することができたものである。
したがって、補正発明は、引用例1に記載された発明、周知技術及び常套手段に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

4.小括
以上のとおりであるから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3.本願発明について
1.本願発明
以上のとおり、本件補正(平成24年12月13日に提出された手続補正書による手続補正)は却下された。そして、平成24年6月4日に提出された手続補正書による手続補正は却下されている。
したがって、本願の請求項1?30に係る発明は、平成23年6月24日に提出された手続補正書によって補正された明細書、特許請求の範囲又は図面の記載からみて、その特許請求の範囲の請求項1?30に記載されたとおりのものであり、そのうち、請求項1に係る発明(以下「本願発明」という。)は次のとおりである。

「ダイナミックランダムアクセスメモリ(DRAM)であって、
ビット線対およびワード線に結合されたメモリセルと、
前記ワード線に結合され、前記ワード線をアサートするためのワード線イネーブルデバイスと、
前記ビット線対に結合され、前記ビット線対の電圧レベルを検出するとともに、前記メモリセルに電荷を戻すためのセンスアンプと、
前記ビット線対に結合され、前記ビット線対をプリチャージするためのビット線等価回路と、
制御信号を受信するとともに、前記ビット線等価回路、前記ワード線イネーブルデバイス、および前記センスアンプを制御するためのタイミング回路とを備え、
前記制御信号の第1のエッジから第1の遅延の後、前記ビット線等価回路が非活性化されるとともに、前記ワード線イネーブルデバイスが活性化され、
前記制御信号の第1のエッジから前記第1の遅延に加えて第2の遅延の後、前記センスアンプが活性化され、
前記制御信号の第2のエッジにおいて、前記ワード線イネーブルデバイスが非活性化され、前記センスアンプが非活性化され、前記ビット線等価回路が活性化される、DRAM。」

2.引用例の記載と引用発明
引用例1及び引用例2の記載については、前記第2.3.(2)において、それぞれ、(2-1)及び(2-3)で摘記したとおりである。
そして、引用発明と引用例2に記載の技術については、前記第2.3.(2)において、それぞれ、(2-2)及び(2-4)において認定したとおりである。

3.対比・判断
ア.本件補正後の請求項1に係る発明(すなわち、補正発明)は、本件補正前の請求項1に係る発明(すなわち、本願発明)に対して、前記第2.2.(1)で検討したように「活性化」ないし「非活性化」の制御が「前記制御信号の第1のエッジから前記制御信号の第2のエッジの間」に行われることを限定し、前記第2.2.(3)で検討したように前記「活性化」ないし「非活性化」の制御を「タイミング回路」が実行することを限定するとともに、前記第2.2.(2)で検討したように本件補正前の「等価回路」の記載を「等化回路」に「誤記の訂正」をしたものである。
逆に言えば、本願発明は、補正発明から上記の各限定をなくすとともに、「等化回路」の記載を「等価回路」に戻すものである。

イ.ここで、本願発明の「等価回路」の記載は「誤記」であり、本願明細書のたとえば段落【0034】に記載された「ビット線等化回路913」を指すことは明らかである。
したがって、本願発明の「等価回路」と補正発明の「等化回路」とは実質的には同じものを意味している。

ウ.そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記第2.3において検討したとおり、周知技術及び常套手段を勘案すれば、引用発明から当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、周知技術及び常套手段を勘案すれば、引用発明から当業者が容易に発明をすることができたものである。


第4.結言
以上のとおり、本願発明は、引用例1に記載された発明、周知技術及び常套手段に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2013-12-24 
結審通知日 2014-01-07 
審決日 2014-01-22 
出願番号 特願2002-508799(P2002-508799)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 堀田 和義  
特許庁審判長 鈴木 匡明
特許庁審判官 恩田 春香
西脇 博志
発明の名称 アクセス待ち時間が均一な高速DRAMアーキテクチャ  
代理人 堀井 豊  
代理人 森田 俊雄  
代理人 野田 久登  
代理人 仲村 義平  
代理人 深見 久郎  

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