拒絶査定不服の審決｜不服2012-16653 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない。 G01R
管理番号	1288567
審判番号	不服2012-16653
総通号数	175
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2014-07-25
種別	拒絶査定不服の審決
審判請求日	2012-08-27
確定日	2014-06-09
事件の表示	特願2008-503082「最適化されたJTAGインターフェイス」拒絶査定不服審判事件〔平成18年 9月28日国際公開、WO2006/102284、平成20年10月16日国内公表、特表2008-538236〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1 手続の経緯本願は、平成18年3月21日を出願日(パリ条約による優先権主張 2005年3月21日(以下、「優先日」という。) アメリカ合衆国)とする国際特許出願であって、平成22年10月21日付けで特許請求の範囲についての補正(以下、「補正1」という。)がなされ、平成23年7月22日付けで特許請求の範囲についての補正(以下、「補正2」という。)がなされ、平成24年4月23日付けで補正2の却下の決定がなされるとともに、同日付けで拒絶査定がなされ(送達:同年同月27日)、これに対し、同年8月27日に拒絶査定不服審判が請求されたものである。第2 本願発明本願の請求項1ないし4に係る発明は、補正1によって補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1ないし4に記載された事項により特定されるとおりのものと認められるところ、その請求項1に係る発明は、次のとおりである。「データ入力/出力リードと、データイン出力リードと、データアウト入力リードとを有するデータ入力/出力回路と、 TDI入力リードと、TCK入力リードと、TMS入力リードと、TDO出力リードとを有し、前記TDO出力リードが前記データアウト入力リードに接続される、IEEE1149.1タップドメインと、前記データイン出力リードに接続されるシリアル入力端子と、前記TDI入力リードに接続される第1の出力リードと、前記TMS入力リードに接続される第2の出力リードとを有するシリアル入力パラレル出力回路と、を含む、集積回路。」(以下、「本願発明」という。) 第3 原査定の拒絶の理由原査定の拒絶の理由は、概略、請求項1ないし4に係る発明は、いずれも、優先日前に頒布された刊行物である特開2002-277514号公報(以下、「引用例」という。)に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができた、というものである。第4 引用例に記載の事項・引用発明 1 記載事項原査定の拒絶の理由に引用された引用例である特開2002-277514号公報には、「インターフェース回路及びそれを用いた半導体装置のテスト方法とデバッグ方法」(発明の名称)に関し、次の事項(a)?(e)が図面とともに記載されている。 (a) 「【0002】【従来の技術】従来、半導体装置(マイクロコンピュータにおけるシステムソフトウェアを備えた半導体装置等)における機能テストやソフトウェアに関する誤りを検出して修復するデバッグは、プリント基板上に半導体装置を搭載し、この搭載される半導体装置の各端子に接続されるようにプリント基板上に形成されたパッドにテスト針(テストピン)を接触させることによって行われていた。しかし、半導体装置において、高集積化により端子数が増加する一方、高密度実装の要求により小型化が進むようになると、端子数の増加に伴ってプリント基板上に形成されるパッドも増加させる必要が生じる。つまり、増加するパッドを形成するための領域(スペース)がプリント基板上に必要となり、このことは半導体装置の高密度実装の妨げとなってしまう。このような課題を解決するために、1990年に「IEEE Standard 1149.1 1990 Standard Access Port and Boundary-Scan Architecture」として規格化されたJTAG(Joint Test Action Group)に対応した半導体装置が登場した。このJTAG対応の半導体装置には複数のJTAG用端子が設けられている。そして、半導体装置の機能テストやデバッグの際には、ホストコンピュータによって制御されるテストロジックに関するテスト信号(テストデータ)やデバッグに関する命令信号(命令データ)が、上述のJTAG端子を介して半導体装置に入力され、半導体装置のテストやデバッグ後にはそれらの結果としての信号(データ)がJTAG用端子から出力される。ここで、これらのJTAG用端子はJTAGに関する所定の信号と同じ数だけ設けられており、かつ、各JTAG用端子は、それぞれ一種類のJTAGに関する信号のみが入力あるいは出力するように半導体装置に設けられている。また、上述したJTAGに関する信号は、半導体装置の内部に設けられたTAP(Test Access Port)コントローラ又は該信号を認識する各種レジスタを介して半導体装置の内部回路に入力され、あるいは、半導体装置の内部回路から出力される。TAPコントローラは、上述したJTAGに関する信号に基づいて、半導体装置の内部回路を制御するものである。」 (b) 「【0003】【発明が解決しようとする課題】しかしながら、半導体装置に関する高集積化がさらに進む一方で、高密度実装のための小型化に対する要求もさらに強まってくると、半導体装置内に、JTAG用端子等のインターフェース信号端子、JTAGに関する信号を制御するTAPコントローラ、そして各種レジスタ等に代表されるJTAG用回路を設けることが困難となってしまう。つまり、例えば、異なるインターフェース信号端子同士が非常に接近して配置されることになってしまい、インターフェース信号端子同士がショートする可能性が生じる。その結果、半導体装置に関する機能テストやデバッグを行うことが困難となってしまう。また、半導体装置において、内部回路の動作に関連する信号端子以外にJTAG用端子等のインターフェース信号端子を設けること自体、半導体装置を製造する上でコストの増加を招くことになってしまう。【0004】本発明は、上述した課題を解決し、高集積化により端子数が増え、高密度実装のために小型化された半導体装置において、半導体装置外部からの信号が入力される端子の数を可能な限り少なくすることによって半導体装置の製造に関するコスト増加を抑制することができ、かつ、半導体装置の機能テスト又はデバッグを的確に行うことができるインターフェース回路及びそれを用いた半導体装置のテスト方法とデバッグ方法を提供するものである。」 (c) 「【0014】一方、半導体装置103は、内部回路104と、その内部回路104に接続されたTAPコントローラ105を備えている。内部回路104は、半導体装置103に関する本来の機能を有する回路である。TAPコントローラ105は、上述したJTAGインターフェース信号に基づいて半導体装置103に関する機能テスト又はデバッグを制御する回路である。【0015】ここで、プロトコル変換器102から出力される、あるいはプロトコル変換器102に入力されるJTAGインターフェース信号について説明する。JTAGに基づいた機能テスト又はデバッグを行う場合、JTAGインターフェース信号には五種類の信号、すなわち、機能テストやデバッグに関する、装置固有のシステムクロックとは独立した信号であるテストクロック信号TCK(Test Clock)、TAPコントローラ105を初期化(リセット)する論理信号であるテストリセット信号TRST(Test Reset)、テストやデバッグ動作を制御し、所定のテスト状態又はデバッグ状態へ遷移させるテストモードセレクト信号TMS(TestMode Select)、テストやデバッグに関するシリアル入力の命令信号であるシリアルデータ入力信号TDI(Test Data Input)、テストやデバッグを行った結果としての信号であるシリアルデータ出力信号TDO(Test Data Output)がある。また、テストモードセレクト信号TMS及びシリアルデータ入力信号TDIは、TAPコントローラ105において、テストクロック信号TCKの立ち上がりエッジでサンプリングされる。一方、シリアルデータ出力信号TDOは、テストクロック信号TCKの立ち下がりエッジでTAPコントローラ105から出力される。プロトコル変換器から出力されるテストモードセレクト信号TMS及びシリアルデータ入力信号TDIは、例えば、プロトコル変換器102内に設けられた異なるフリップフロップ回路から出力される信号であり、それぞれのフリップフロップ回路に入力されるテストクロック信号TCKにおける遷移に応じて、テストクロック信号TCKよりも遅延して出力される。また、ここでは、上述の各JTAGインターフェース信号の名称に「テスト」を付しているが、これらの信号は半導体装置103の機能テストの使用に限られるということはなく、半導体装置103に関するデバッグを行う際にも使用されるものである。【0016】プロトコル変換器102と、半導体装置103内のTAPコントローラ105とは、インターフェース回路106によって互いに接続されている。インターフェース回路106は、半導体装置103の外部に位置する外部信号変換回路107と、半導体装置103の内部に位置する内部信号変換回路108を有している。外部信号変換回路107とプロトコル変換器102とは、テストクロック信号TCK、テストモードセレクト信号TMS及びシリアルデータ入力信号TDIを伝送する3本のインターフェース信号線110B?110Dによって接続されている。同様に内部信号変換回路108とTAPコントローラ105とは、内部テストクロック信号iTCK、内部テストモードセレクト信号iTMS及び内部シリアルデータ入力信号iTDIを伝送するインターフェース信号線110B?110Dによって接続されている。そして、外部信号変換回路107と内部信号変換回路108とは、半導体装置103内に設けられたインターフェース信号端子109B及び109CDとインターフェース信号線111B及び111CD、半導体装置103外に設けられたインターフェース信号線110B及び110CDとによって接続されている。【0017】また、プロトコル変換器102とTAPコントローラ105とは、半導体装置103内に設けられたインターフェース信号端子109A及び109Eとインターフェース信号線111A及び111E、半導体装置103外に設けられたインターフェース信号線110A及び110Eとによって接続されている。【0018】インターフェース信号線110A上のテストリセット信号TRSTは、インターフェース信号端子109Aを介して、インターフェース信号線111A上に内部テストリセット信号iTRSTとして伝送される。一方、TAPコントローラ105から出力された内部シリアル出力信号iTDOは、インターフェース信号端子109Eを介して、インターフェース信号線110E上にシリアルデータ出力信号TDOとして伝送される。次に、インターフェース回路106における外部信号変換回路107及び内部信号変換回路108の構成について、それぞれ図2及び図3を参照しながら説明する。」 (d) 「【0019】図2は、本発明の第1の実施の形態に係る外部信号変換回路107の構成を示す図である。外部信号変換回路107は選択回路112を有しており、選択回路112の一方の入力端子112Aにはインターフェース信号線110Cが、他方の入力端子112Bにはインターフェース信号線110Dが接続されている。つまり、入力端子112Aにはプロトコル変換器102から出力されたテストモードセレクト信号TMSが入力され、入力端子112Bにはプロトコル変換器102から出力されたシリアルデータ入力信号TDIが入力される。選択回路112の制御端子112Cには、テストクロック信号TCKが入力されるようにインターフェース信号線110Bが接続されている。選択回路112の出力端子112Dにはインターフェース信号線110CDが接続されており、選択回路112の制御端子112Cに入力されるテストクロック信号TCKのレベルに応じてテストモードセレクト信号TMSかシリアルデータ入力信号TDIのどちらか一方の信号が出力される。例えば、テストクロック信号TCKが“H”(ハイ)レベルの場合はテストモードセレクト信号TMSが、テストクロック信号TCKが“L”(ロー)レベルの場合はシリアルデータ入力信号TDIが、それぞれ選択回路112の出力端子112Dからインターフェース信号線110CD上に出力される。すなわち、選択回路112は、テストモードセレクト信号TMS及びシリアルデータ入力信号TDIを時分割して、1本のインターフェース信号線110CDにシリアル出力する。」 (e) 「【0021】図3は、本発明の第1の実施の形態に係る内部信号変換回路108の構成を示す図である。インターフェース信号端子109BとTAPコントローラ105とはインターフェース信号線111Bによって互いに接続されており、外部信号変換回路107からインターフェース信号端子109Bに対して伝送されたテストクロック信号TCKは、インターフェース信号線111Bを介して内部テストクロック信号iTCKとしてTAPコントローラ105に伝送される。【0022】内部信号変換回路108は、第1の記憶保持回路113及び第2の記憶保持回路114を有している。第1の記憶保持回路113のデータ入力端子113D及び第2の記憶保持回路114のデータ入力端子114Dにはインターフェース信号線111CDが接続されている。このインターフェース信号線111CDはインターフェース信号端子109CDにも接続されており、上述した時分割シリアル出力信号(テストモードセレクト信号TMS及びシリアルデータ入力信号TDI)を第1の記憶保持回路113及び第2の記憶保持回路114に伝送する。また、第1の記憶保持回路113の制御端子113G及び第2の記憶保持回路114の制御端子114Gには共に、内部テストクロック信号iTCKを伝送するインターフェース信号線111Bが接続されている。そして、第1の記憶保持回路113の出力端子113Qと第2の記憶保持回路114の出力端子114Qは、それぞれインターフェース信号線111C及び111Dを介してTAPコントローラ105に接続されている。【0023】これらの第1及び第2の記憶保持回路113及び114によって、外部信号変換回路107から時分割してシリアル出力されたテストモードセレクト信号TMS及びシリアルデータ入力信号TDIが、内部テストモードセレクト信号iTMSと内部シリアルデータ入力信号iTDIとに分かれて互いに別個の信号としてTAPコントローラ105に対して出力される。【0024】第1の記憶保持回路113は、制御端子113Gに入力された内部テストクロック信号iTCKが“H”レベルとなっている間にデータ入力端子113Dに入力された時分割シリアル出力信号のうち、内部テストモードセレクト信号iTMS及び内部シリアルデータ入力信号iTDIのどちらか一方の信号を記憶保持し、その記憶保持した信号を出力端子113QからTAPコントローラ105に対して出力する。その後、内部テストクロック信号iTCKが“L”レベルに遷移し、そのまま“L”レベルとなっている間は、内部テストクロック信号iTCKが“L”レベルに遷移する前にデータ入力端子113Dに入力され、かつ記憶保持されていた、前述した時分割シリアル出力信号のどちらか一方の信号を出力端子113QからTAPコントローラ105に対して出力する。すなわち、第1の記憶保持回路113はハイラッチ型記憶保持回路である。【0025】同様に、第2の記憶保持回路114は、制御端子114Gに入力された内部テストクロック信号iTCKが“L”レベルとなっている間にデータ入力端子114Dに入力された時分割シリアル出力信号のうち、内部テストモードセレクト信号iTMS及び内部シリアルデータ入力信号iTDIのどちらか一方の信号を記憶保持し、その記憶保持した信号を出力端子114QからTAPコントローラ105に対して出力する。その後、内部テストクロック信号iTCKが“H”レベルに遷移し、そのまま“H”レベルとなっている間は、内部テストクロック信号iTCKが“H”レベルに遷移する前にデータ入力端子114Dに入力され、かつ記憶保持されていた、前述した時分割シリアル出力信号のどちらか一方の信号を出力端子114QからTAPコントローラ105に対して出力する。すなわち、第2の記憶保持回路114はローラッチ型記憶保持回路である。」・インターフェース信号線111B?111E上を伝送され、TAPコントローラ105に入力され又はTAPコントローラ105から出力される信号名を用いて、インターフェース信号線111B?111Eの名称とすると、前記記載(a)、(c)及び(e)並びに図1及び3より、ア「TDI入力線と、TCK入力線と、TMS入力線と、TDO出力線とを有し、前記TDO出力線がインターフェース信号端子109Eに接続される、IEEE Sｔandaｒd 1149.1のTAPコントローラ105」との技術的事項が読み取れる。・前記記載(c)ないし(e)及び図3より、イ「時分割シリアル出力信号が入力されるインターフェース信号端子109CDに接続されるシリアル入力端子と、TDI入力線に接続される第1の出力線と、TMS入力線に接続される第2の出力線とを有する内部信号変換回路108」との技術的事項が読み取れる。・前記記載(c)ないし(e)並びに図1及び3より、ウ「TAPコントローラ105と、内部信号変換回路108とを含む半導体装置103」との技術的事項が読み取れる。 2 引用発明以上の技術的事項アないしウを総合勘案すると、引用例には次の発明が記載されているものと認められる。「TDI入力線と、TCK入力線と、TMS入力線と、TDO出力線とを有し、前記TDO出力線がインターフェース信号端子109Eに接続される、IEEE Sｔandaｒd 1149.1のTAPコントローラ105と、時分割シリアル出力信号が入力されるインターフェース信号端子109CDに接続されるシリアル入力端子と、前記TDI入力線に接続される第1の出力線と、前記TMS入力線に接続される第2の出力線とを有する内部信号変換回路108と、を含む半導体装置103。」(以下、「引用発明」という。) 第5 対比本願発明と引用発明とを対比する。 1 引用発明における「入力線」、「出力線」、「IEEE Sｔandaｒd 1149.1のTAPコントローラ105」、「半導体装置103」は、本願発明における「入力リード」、「出力リード」、「IEEE1149.1タップドメイン」、「集積回路」に、それぞれ相当する。 2 引用発明における「内部信号変換回路108」は、TMS信号及びTDI信号の時分割シリアル出力信号を入力し、TMS信号とTDI信号をパラレルに出力する回路であるから、本願発明における「シリアル入力パラレル出力回路」に相当する。 3 前記相当関係を踏まえると、引用発明における「TDI入力線と、TCK入力線と、TMS入力線と、TDO出力線とを有し、前記TDO出力線がインターフェース信号端子109Eに接続される、IEEE Sｔandaｒd 1149.1のTAPコントローラ105」も、本願発明における「TDI入力リードと、TCK入力リードと、TMS入力リードと、TDO出力リードとを有し、前記TDO出力リードが前記データアウト入力リードに接続される、IEEE1149.1タップドメイン」も、共に、「TDI入力リードと、TCK入力リードと、TMS入力リードと、TDO出力リードとを有する、IEEE1149.1タップドメイン」である点で共通する。 4 前記相当関係を踏まえると、引用発明における「時分割シリアル出力信号が入力されるインターフェース信号端子109CDに接続されるシリアル入力端子と、前記TDI入力線に接続される第1の出力線と、前記TMS入力線に接続される第2の出力線とを有する内部信号変換回路108」も、本願発明における「前記データイン出力リードに接続されるシリアル入力端子と、前記TDI入力リードに接続される第1の出力リードと、前記TMS入力リードに接続される第2の出力リードとを有するシリアル入力パラレル出力回路」も、共に、「シリアル入力端子と、前記TDI入力リードに接続される第1の出力リードと、前記TMS入力リードに接続される第2の出力リードとを有するシリアル入力パラレル出力回路」である点で共通する。 5 以上の関係を踏まえると、両者の一致点、相違点は、以下のとおりである。 (一致点) 「TDI入力リードと、TCK入力リードと、TMS入力リードと、TDO出力リードとを有する、IEEE1149.1タップドメインと、シリアル入力端子と、前記TDI入力リードに接続される第1の出力リードと、前記TMS入力リードに接続される第2の出力リードとを有するシリアル入力パラレル出力回路と、を含む、集積回路。」 (相違点1) 本願発明では、「データ入力/出力リードと、データイン出力リードと、データアウト入力リードとを有するデータ入力/出力回路」が備えられているのに対し、引用発明では、データ入力/出力回路が備えられていない点。 (相違点2) 本願発明では、IEEE1149.1タップドメインのTDO出力リードがデータ入力/出力回路のデータアウト入力リードに接続されるのに対し、引用発明では、IEEE Sｔandaｒd 1149.1のTAPコントローラ105のTDO出力線がインターフェース信号端子109Eに接続される点。 (相違点3) 本願発明では、シリアル入力パラレル出力回路のシリアル入力端子がデータ入力/出力回路のデータイン出力リードに接続されるのに対し、引用発明では、内部信号変換回路108のシリアル入力端子がインターフェース信号端子109CDに接続される点。第6 当審の判断前記相違点1ないし3は関連するので、併せて検討する。 1 周知技術について (1)原査定の拒絶の理由に引用され、優先日前に頒布された刊行物である特開2003-162456号公報には、「【0008】かかる半導体集積回路によれば、このシリアル通信ポートからシリアル通信線を介して伝送される信号を外部で受信することにより、当該半導体集積回路の各I/Oポートの入出力状態を検出することができる。従って、半導体集積回路側で当該通信のために用いる出力用のピンの数(つまりポートの数)は、シリアル通信ポート分の数で足りることになる。このため、半導体集積回路の複数のI/Oポートの全てからリード線を外部に引き出す等の煩雑な作業をする必要がなくなる。つまり、仮にリード線を引き出す構成をとるとしても、このシリアル通信ポート分の数のリード線で足り、作業が大幅に軽減される。また、この半導体集積回路が電子機器に内蔵されている場合に、シリアル通信用のハーネスを接続してシリアル伝送データを引き出せば、電子機器を分解しなくとも外部から各I/Oポートの入出力状態を簡易に検査することができる。」、「【0035】データセレクタ14は、レジスタ12の各ビットに所定の通信線を介して接続される一方、シリアル通信ポート15にも接続されている。そして、このデータセレクタ14は、レジスタ12内のデータをパラレルで読み込んだ後、これをシリアル変換し、このシリアル伝送データをシリアル通信ポート15を介して外部に出力したり、逆に外部からシリアル通信ポート15を介して入力されたシリアル伝送データをパラレル変換した後、レジスタ12の各ビットに格納したりする。シリアル通信ポート15は、一本のシリアル通信用ピン103を介して外部とシリアル通信可能に構成されている。【0036】また、通信I/F部11とシリアル通信ポート15とは通信線L2を介して互いに接続されており、通信I/F部11からシリアル通信ポート15に対して後述する入出力切替信号を出力できるようになっている。シリアル通信ポート15は、通常(リセット時には)入力側に設定されており、この入出力切替信号の受信をもって出力側に切り替えられる。」との記載があり、データの入力・出力用の回路であるシリアル通信ポート15を備え、データの入力と出力を1つの端子を介して行い、端子の数を減らすという技術事項が記載されていると認められる。 (2)原査定の拒絶の理由に引用され、優先日前に頒布された刊行物である特開2001-296334号公報には、「【0007】入出力バッファ回路30は、主回路90の入出力信号線に接続される複数の入出力バッファBB1?BBm0を有している。入出力バッファBB1?BBm0は、集積回路の外部とのインタフェースであり、設定により信号の方向を「入力」または「出力」にすることができるバッファ素子である。」との記載があり、信号の入力・出力用の回路である入出力バッファ回路30を備え、信号の入力と出力を1つの入出力端子を介して行い、端子の数を減らすという技術事項が記載されていると認められる。また、一般に、集積回路に備えられた入出力端子及び入出力バッファ回路は、信号やデータの入力と出力を1つの端子を介して行い、端子の数を減らすためのものである。 (3)原審の補正の却下の決定において引用され、優先日前に頒布された刊行物である特開平8-204682号公報には、「【0002】【従来の技術】略同一レベル、例えば、TTLレベル(H=5V、L=0V)のベースバンドのデータを2点間で相互に同時に送受信する場合、データ伝送のための信号線は送信用と受信用の2組が必要である。TTLレベルのデータの伝送には、伝送路の損失で信号レベルが低下し、送信先でデータの判別が困難になるのを防ぐため比較的太い信号ケーブルを使用しており、送受信の組合せが多数組ある場合、各組用にそれぞれ2組の太い信号ケーブルを敷設しなければならず、信号線の敷設が大がかりなものとなり、信号線を接続するコネクタの数も多く、費用が嵩むという問題がある。【0003】【発明が解決しようとする課題】本発明はこのような点に鑑み、2点間で略同一レベルのベースバンドのデータを相互に送受信するに際し、双方からのデータを1本の信号線で同時に相互に送受信できるようにすることにある。【0004】【課題を解決するための手段】本発明は上述の課題を解決するため、略同一レベルのベースバンドの送信データおよび受信データを多重して1本の信号線で伝送するものにおいて、送信データを信号線に送出する送信回路と、信号線よりの多重されたデータを取込み、送信データとの演算により受信データを分離して出力するデータセパレータとから構成したデータ伝送回路を提供するものである。【0005】【作用】以上のように構成したので、本発明によるデータ伝送回路によれば、1本の信号線で伝送される、略同一レベルのベースバンドの送信データおよび受信データの多重による3値のデータは、データセパレータに取込まれ、2つの比較器でそれぞれの基準値と比較し、それぞれの比較器の出力データを論理積演算し、演算されたデータを送信データと排他的論理和演算し、受信データを取出す。【0006】【実施例】以下、図面に基づいて本発明によるデータ伝送回路の実施例を詳細に説明する。図1は本発明によるデーター伝送回路の一実施例の要部ブロック図である。図において、1および1′は送信データで、略同一レベル、例えば、TTLレベルのベースバンドのデータである。2および2′はバッファ増幅器、ZoおよびZo′は信号線3とのインピーダンス整合器(抵抗器)で、送信データ1あるいは1′をバッファ増幅器2あるいは2′で所要のレベル(TTLレベル)に増幅し、インピーダンス整合器ZoあるいはZo′を介して信号線3に送出する。4および4′はデータセパレータで、信号線3よりのデータから受信データ5あるいは5′を分離する。」との記載があり、データの入力・出力用の回路であるバッファ増幅器2及びデータセパレータ4を備え、データの入力と出力を1つの端子を介して行い、端子の数を減らすという技術事項が記載されていると認められる。 (4)前記(1)ないし(3)より、信号やデータの入力・出力用の回路を備え、信号やデータの入力と出力を1つの端子を介して行うことにより、端子の数を減らすようにすることは、優先日当時の周知技術であると認められる。 2 前記の周知技術を踏まえて、以下、検討する。引用発明では、JTAG用端子の数を減らすことを課題とし(第4 1(b)参照)、TMS信号及びTDI信号の時分割シリアル出力信号を1つのインターフェース信号端子109CDから入力してJTAG用端子の数を減らしているが、集積回路において端子の数を減らすということは一般的な課題であるから、端子の数をさらに減らすことができる技術があるならば、その技術を引用発明に適用することを妨げる事情を見出すことはできない。そうすると、前記のように、信号やデータの入力・出力用の回路を備え、信号やデータの入力と出力を1つの端子を介して行うことにより、端子の数を減らすようにすることは、優先日当時の周知技術であると認められるところ、データを出力するための端子を含むJTAG用端子の数をさらに減らすために、当該周知技術を引用発明に適用し、データの入力・出力用の回路を備えることは、当業者であれば容易に想到し得ることである。そして、当該周知技術を引用発明に適用し、半導体装置にデータの入力・出力用の回路が備えられると、TAPコントローラ105のTDO出力線は、データの入力・出力用の回路の出力データ用の入力線に接続されることになり、相違点2に係る構成となる。また、データの入力・出力用の回路を介してどのようなデータを入力するかは、データの種類に応じて当業者が適宜決定すべき設計的事項であるから、データの入力・出力用の回路を介して入力するデータをTMS信号及びTDI信号の時分割シリアル出力信号とすることは、当業者が適宜なし得ることであり、その場合、データの入力・出力用の回路の入力データ用の出力線は、内部信号変換回路108のシリアル端子に接続されることになり、相違点3に係る構成となる。さらに、本願発明の奏する作用効果は、引用発明から当業者が予測可能なものであって、格別なものではない。第7 むすび以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。したがって、本願の他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。よって、結論のとおり審決する。
審理終結日	2014-01-14
結審通知日	2014-01-17
審決日	2014-01-28
出願番号	特願2008-503082(P2008-503082)
審決分類	P 1 8・ 121- Z (G01R)
最終処分	不成立
前審関与審査官	荒井誠、神谷健一
特許庁審判長	飯野茂
特許庁審判官	関根洋之小林紀史
発明の名称	最適化されたJTAGインターフェイス
代理人	浅村肇
代理人	浅村皓
代理人	畑中孝之
代理人	岩見晶啓

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