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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1289579
審判番号 不服2013-13584  
総通号数 176 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-08-29 
種別 拒絶査定不服の審決 
審判請求日 2013-07-16 
確定日 2014-07-09 
事件の表示 特願2008-522820「窒化物ベースのトランジスタおよびエッチストップ層を用いた製造方法」拒絶査定不服審判事件〔平成19年 2月15日国際公開,WO2007/018918,平成21年 1月29日国内公表,特表2009-503815〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 1 手続の経緯
本願は,2006年7月12日(パリ条約による優先権主張外国庁受理2005年7月20日,米国)を国際出願日とする出願であって,平成24年5月28日付けで拒絶理由が通知され,同年9月3日に手続補正がされ,同年10月5日付けで最後の拒絶理由が通知され,平成25年1月15日に意見書が提出され,同年3月11日付けで拒絶査定がされ,これに対し,同年7月16日に審判請求がされるとともに,同日に手続補正がされたものである。

2 平成25年7月16日にされた手続補正(以下「本件補正」という。)について
(1) 本件補正
本件補正は,特許請求の範囲を補正するものであって,本件補正の前後で特許請求の範囲は以下のとおりである。

〈補正前〉
「【請求項1】
III族窒化物ベースのトランジスタであって,
III族窒化物ベース層と,
前記III族窒化物ベース層上にあるエッチストップ層と,
前記エッチストップ層上にある誘電体層と,
前記誘電体層を貫通し,前記エッチストップ層を貫通して,前記III族窒化物ベース層の部分を露出させ,前記誘電体層の側壁を露出させ,前記エッチストップ層の側壁を露出させる第1のゲートリセスと,
前記第1のゲートリセスの外側で対向する第1および第2の方向に沿って前記誘電体層の直接上に広がり,前記誘電体層および前記エッチストップ層の露出された両側壁の直接上に広がり,前記III族窒化物ベース層の露出された部分の直接上に広がって,第2のゲートリセスを定める絶縁層と,
前記第2のゲートリセス内の前記絶縁層の直接上にあるゲート接点であって,前記第2のゲートリセスの外側で対向する前記第1および第2の方向に沿って前記絶縁層の直接上に広がるゲート接点と
を備えることを特徴とするIII族窒化物ベースのトランジスタ。
【請求項2】
・・・(中略)・・・
【請求項15】
前記III族窒化物ベースの第2の層上で,前記ゲート接点から前記第1の方向に離隔されたソース接点と,
前記III族窒化物ベースの第2の層上で,前記ゲート接点から前記第2の方向に離隔されたドレイン接点と
をさらに備え,前記ゲート接点が前記第5の層に沿って,前記第1の方向よりも前記第2の方向に長く広がっていることを特徴とする請求項11または請求項12に記載のトランジスタ。」

〈補正後〉
「【請求項1】
III族窒化物ベースのトランジスタであって,
III族窒化物ベース層と,
前記III族窒化物ベース層上にあるエッチストップ層と,
前記エッチストップ層上にある誘電体層と,
前記誘電体層を貫通し,前記エッチストップ層を貫通して,前記III族窒化物ベース層の部分を露出させ,前記誘電体層の側壁を露出させ,前記エッチストップ層の側壁を露出させる第1のゲートリセスと,
前記第1のゲートリセスの外側で対向する第1および第2の方向に沿って前記誘電体層の直接上に広がり,前記誘電体層および前記エッチストップ層の露出された両側壁の直接上に広がり,前記III族窒化物ベース層の露出された部分の直接上に広がって,第2のゲートリセスを定める絶縁層と,
前記第2のゲートリセス内の前記絶縁層の直接上にあるゲート接点であって,前記第2のゲートリセスの外側で対向する前記第1および第2の方向に沿って前記絶縁層の直接上に広がるゲート接点と
を備えることを特徴とするIII族窒化物ベースのトランジスタ。」

(2)補正の目的の適否及び新規事項の追加の有無についての検討
本件補正を整理すると,補正前の請求項1?15のうち,補正前の請求項2?15を削除して,補正後の特許請求の範囲は補正後の請求項1のみとすることである。
従って,本件補正は特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第1号に掲げる請求項の削除を目的とするものである。また,当該補正が,特許法第17条の2第3項に規定する要件を満たすことは明らかである。

(3)小括
以上検討したとおり,本件補正は,特許法第17条の2第3項に規定された要件を満たすものであって,特許法第17条の2第4項第1号に掲げる事項を目的とするものであるから,本件補正は適法になされたものである。

3 本願発明
上記のとおり,本件補正は適法になされたものであるから,本願の特許請求の範囲の請求項1に係る発明は,本件補正により補正された特許請求の範囲の請求項1に記載された事項により特定される以下のとおりのものである。(再掲。以下「本願発明」という。)

「【請求項1】
III族窒化物ベースのトランジスタであって,
III族窒化物ベース層と,
前記III族窒化物ベース層上にあるエッチストップ層と,
前記エッチストップ層上にある誘電体層と,
前記誘電体層を貫通し,前記エッチストップ層を貫通して,前記III族窒化物ベース層の部分を露出させ,前記誘電体層の側壁を露出させ,前記エッチストップ層の側壁を露出させる第1のゲートリセスと,
前記第1のゲートリセスの外側で対向する第1および第2の方向に沿って前記誘電体層の直接上に広がり,前記誘電体層および前記エッチストップ層の露出された両側壁の直接上に広がり,前記III族窒化物ベース層の露出された部分の直接上に広がって,第2のゲートリセスを定める絶縁層と,
前記第2のゲートリセス内の前記絶縁層の直接上にあるゲート接点であって,前記第2のゲートリセスの外側で対向する前記第1および第2の方向に沿って前記絶縁層の直接上に広がるゲート接点と
を備えることを特徴とするIII族窒化物ベースのトランジスタ。」

4 刊行物に記載された発明
引用例: 特開2004-214471号公報
原査定の拒絶の理由に引用され,本願の優先日前に日本国内において頒布された刊行物である特開2004-214471号公報(以下「引用例」という。)には,図1,17?23とともに以下の記載がある。(下線は当合議体において付加。以下同様。)

・「【0001】
【発明の属する技術分野】
本発明は,III族窒化物半導体を用いた電界効果トランジスタに関するものである。
【0002】
【従来の技術】
・・・(中略)・・・
【0003】
こうしたIII族窒化物半導体を用いたトランジスタでは,基板表面に大きな負電荷が発生し,トランジスタ性能に大きな影響を与える。以下,この点について説明する。
【0004】
アンドープGaNの上にAlGaNを成長すると,自発分極とピエゾ分極との両作用によりヘテロ界面に正の固定電荷が発生する。このときAlGaN表面には負の分極電荷が発生する。分極電荷濃度はAlGaNの組成によって変化するが,AlGaN/GaNヘテロ構造では,1×10^(13)/cm^(2)オーダーの極めて大きなシート電子濃度が発生する。この現象は,例えば,非特許文献1において詳しく解説されている。このヘテロ構造にオーミック電極を形成し電極間に電界を印加すると,1×10^(13)/cm^(2)オーダーの高電子濃度の電荷輸送に基づく電流が流れる。このように,III族窒化物半導体素子では,不純物のドーピングにより発生したキャリアにより駆動するGaAs系半導体FETとは異なり,自発分極とピエゾ分極との両作用により発生する高濃度のキャリアによって動作する。
【0005】
このような機構により動作するIII族窒化物半導体トランジスタにおいては,利得を良好にしつつ耐圧をあげることが要望される。耐圧を改良する方法として,従来,以下の技術が知られている。
【0006】
・・・(中略)・・・
【0009】
ヘテロ接合を含むIII族窒化物半導体の積層構造では,ピエゾ分極等によりチャネル層に大きな電荷が発生する一方,AlGaN等の半導体層表面に負電荷が発生することが知られている(非特許文献1)。こうした負電荷は,ドレイン電流に直接作用し,素子性能に強い影響を及ぼす。具体的には,表面に大きな負電荷が発生すると交流動作時の最大ドレイン電流が直流時に比べて劣化する。この現象を以下,コラプスと称する。コラプスはIII族窒化物半導体を用いた素子に顕著に発生し,GaAs系半導体素子では顕在化していなかった。AlGaAs/GaAs系ヘテロ接合では分極電荷の発生は極めて小さいためである。
【0010】
こうした問題に対し,従来,SiNからなる表面保護膜を形成することで対応がなされていた。SiNを設けない構造では高電圧印加時に充分な電流が得られず,GaN系半導体材料を用いるメリットを得ることが困難である。こうした事情を踏まえ,III族窒化物半導体FETの分野では,表面にSiN膜を設けることが必須であるという共通認識があり,技術常識となっていた。以下,こうした従来のトランジスタの一例について説明する。
【0011】
・・・(中略)・・・
【0013】
【発明が解決しようとする課題】
ところが,こうしたSiNを設けた構成では,コラプスが改善する代わりにゲート耐圧が低下する。すなわち,コラプス量とゲート耐圧の間にトレードオフが存在し,その制御が非常に困難となる。図19は,電界制御電極を設けない図17の構造を有するHJFETを試作し,表面保護膜SiNの厚さとコラプス量およびゲート耐圧の関係を評価した結果を示す。図中,丸印がコラプス,三角印がゲート耐圧に対応する。
【0014】
このようにコラプスが顕著な素子の表面にSiN膜を形成すると,コラプス量を減らすことができる。図19を参照して,SiN膜がない場合(膜厚0nm)では60%以上のコラプス量であるが,SiN膜厚100nmとした場合,コラプス量は10%以下に抑制できる。このようにコラプスを充分に低減するためには,SiN膜の厚みを一定程度厚くすることが必要となる。しかしながら,SiN膜を厚くした場合,表面負電荷が打ち消され,ゲート-ドレイン間の電界集中が顕著になり,ゲート耐圧が低下する。すなわち,コラプスとゲート耐圧の間にトレードオフが存在する。
くわえて,コラプスを充分に低減するためにSiN膜を厚くした場合,電界制御電極直下絶縁膜の膜質経時劣化により信頼性が低下する。すなわち,コラプスと信頼性に関してもトレードオフが存在する。
【0015】
以上のように,SiN膜を保護膜とするGaN系HJFETでは,こうした複数のトレードオフが存在し,それぞれSiN膜の厚さの違いによってそのバランスが定まる。これは,ヘテロ界面を持つIII族窒化物半導体素子に特有の表面負電荷に起因する事情であり,III族窒化物半導体素子の設計にあたっては,こうした表面負電荷の取扱いに充分に配慮する必要がある。
【0016】
・・・(中略)・・・
【0018】
本発明は上記事情に鑑みなされたものであって,その目的とするところは,コラプスおよびゲート耐圧のバランスに優れたトランジスタを提供することにある。また本発明の別の目的は,コラプスおよびゲート耐圧の性能のバランスにくわえ,さらに,信頼性および高周波特性の優れるトランジスタを提供することにある。」

・「【0022】
本発明によれば,ヘテロ接合を含むIII族窒化物半導体層構造と,該半導体層構造上に離間して形成されたソース電極およびドレイン電極と,前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と,を備え,前記ゲート電極と前記ドレイン電極との間の領域において,前記III族窒化物半導体層構造の上部に絶縁膜を介して電界制御電極が形成され,前記絶縁膜が,シリコンおよび窒素を構成元素として含む第一の絶縁膜と,前記第一の絶縁膜よりも低い比誘電率を有する第二の絶縁膜とを含む積層膜であることを特徴とする電界効果トランジスタが提供される。
【0023】
本発明によれば,電界制御電極を備えるとともに,この電界制御電極と半導体層構造の表面との間に,上記構成の積層膜が形成された構成を有している。このため,これらの相乗作用により,コラプスおよびゲート耐圧のバランスが顕著に改善される。また,製造プロセス上等のばらつきにより表面状態が変動した場合でも,こうした良好な性能を安定して実現することができる。
【0024】
また,本発明は,表面負電荷の影響を低減するための第一の絶縁膜を設けつつ,電界制御電極直下の容量を低減するための第二の絶縁膜を設けている。すなわち,第一の絶縁膜の作用により表面負電荷の影響が低減される一方,第一の絶縁膜よりも低い比誘電率を有する第二の絶縁膜,たとえば,窒素を含有しない膜によりゲート耐圧が向上する。さらに,電界制御電極下の領域における絶縁膜の膜質経時劣化および容量の増大を有効に抑制することができ,信頼性および高周波利得に優れるトランジスタが得られる。」

・「【0045】
(第1の実施例)
図1は,この実施例のHJFETの断面構造を示す。このHJFETは,SiCなどの基板10上に形成される。基板10上には半導体層からなるバッファ層11が形成されている。このバッファ層11上にGaNチャネル層12が形成されている。チャネル層の上には,AlGaN電子供給層13が形成されている。この電子供給層上にはオーム性接触がとられたソース電極1およびドレイン電極3があり,その間に,電界制御電極5を有しショットキー性接触がとられたゲート電極2が設けられている。電子供給層13の表面はSiN膜21で覆われており,さらにその上層にはSiO_(2)膜22が設けられている。電界制御電極5の直下にはこのSiN膜21およびSiO_(2)膜22が設けられている。
【0046】
以下,本実施例に係るHJFETの製造方法について図21?図23を参照して説明する。まずSiCからなる基板10上に,例えば分子線エピタキシ(Molecular Beam Epitaxy:MBE)成長法によって半導体を成長させる。このようにして,基板側から順に,アンドープAlNからなるバッファ層11(膜厚20nm),アンドープのGaNチャネル層12(膜厚2μm),アンドープAl_(0.2)Ga_(0.8)NからなるAlGaN電子供給層13(膜厚25nm)が積層した半導体層構造が得られる(図21(a))。
【0047】
次いで,エピタキシャル層構造の一部をGaNチャネル層12が露出するまでエッチング除去することにより,素子間分離メサ(不図示)を形成する。続いてAlGaN電子供給層13上に,例えばTi/Alなどの金属を蒸着することにより,ソース電極1およびドレイン電極3を形成し,650℃でアニールを行うことによりオーム性接触を取る(図21(b))。続いてプラズマCVD法等により,SiN膜21(膜厚50nm)を形成する。さらにその上層に,常圧CVD法等により,SiO_(2)膜22(膜厚150nm)を形成する(図22(c))。SiN膜21およびSiO_(2)膜22の一部をエッチング除去することによってAlGaN電子供給層13の露出する開口部を設ける(図22(d))。露出したAlGaN電子供給層13上に,フォトレジスト30を用いてNi/Auなどのゲート金属31を蒸着して,ショットキー接触のゲート電極2を形成する。またこれと同時にNi/Auよりなる電界制御電極も形成する。(図23(e),(f))。このようにして図1に示したHJFETを作製する。なお,本実施例ではゲート電極2と電界制御電極5を同時に形成する例を示したが,別々の工程(開口を設けたレジストを形成し,開口部に電極を形成する工程を別々に行う)で形成しても良い。この場合,ゲート電極2と電界制御電極5との間隔をより短い間隔で形成できる。
【0048】
この実施例においては,ゲート-ドレイン間に高い逆方向電圧がかかった場合,ゲート電極のドレイン側端にかかる電界が,電界制御電極の働きにより緩和されることにより,ゲート耐圧が向上する。さらに大信号動作時には,表面電位を電界制御電極によって変調できるため,表面トラップの応答速度を速めてコラプスを抑制する効果がある。すなわち,コラプス,ゲート耐圧および利得のバランスを顕著に改善できる。また,製造プロセス上等のばらつきにより表面状態が変動した場合でも,こうした良好な性能を安定して実現することができる。」

上記段落【0045】?【0048】に記載された「(第1の実施例)」に注目すると,引用例には以下の発明が記載されているものと認められる。(以下「引用発明」という。)
「HJFETであって,
当該HJFETは,SiCなどの基板10上に形成され,基板10上には半導体層からなるバッファ層11が形成され,バッファ層11上にGaNチャネル層12が形成され,GaNチャネル層12の上には,AlGaN電子供給層13が形成され,AlGaN電子供給層13上にはオーム性接触がとられたソース電極1およびドレイン電極3があり,その間に,電界制御電極5を有しショットキー性接触がとられたゲート電極2が設けられており,電子供給層13の表面はSiN膜21で覆われており,さらにその上層にはSiO_(2)膜22が設けられており,電界制御電極5の直下にはこのSiN膜21およびSiO_(2)膜22が設けられているものであって,
ゲート電極2とドレイン電極3の間に高い逆方向電圧がかかった場合,ゲート電極のドレイン側端にかかる電界が,電界制御電極5の働きにより緩和されることによりゲート耐圧が向上し,さらに大信号動作時には,表面電位を電界制御電極5によって変調できるため,表面トラップの応答速度を速めてコラプスを抑制する効果があることから,コラプス,ゲート耐圧および利得のバランスを顕著に改善できるものであり,
当該HJFETの製造は,
基板10側から順に,バッファ層11,GaNチャネル層12,AlGaN電子供給層13が積層した半導体層構造を形成し,次いで,当該半導体層構造の一部をGaNチャネル層12が露出するまでエッチング除去することにより,素子間分離メサを形成し,続いてAlGaN電子供給層13上に,例えばTi/Alなどの金属を蒸着することにより,ソース電極1およびドレイン電極3を形成し,650℃でアニールを行うことによりオーム性接触を取り,続いてプラズマCVD法等により,SiN膜21を形成し,さらにその上層に,常圧CVD法等により,SiO_(2)膜22を形成し,SiN膜21およびSiO_(2)膜22の一部をエッチング除去することによってAlGaN電子供給層13の露出する開口部を設け,露出したAlGaN電子供給層13上に,Ni/Auなどのゲート金属31を蒸着して,ショットキー接触のゲート電極2を形成し,これと同時にNi/Auよりなる電界制御電極5を形成することによりなされる,
HJFET。」

5 対比
本願発明と引用発明とを対比する。

・引用発明の「HJFET」は「ソース電極1およびドレイン電極3」及び「ゲート電極2」を備えるトランジスタであり,また,「GaNチャネル層12」及び「AlGaN電子供給層13」を備えるところ,「GaN」及び「AlGaN」はIII族窒化物である。よって,引用発明の「HJFETであって, 当該HJFETは,SiCなどの基板10上に形成され,基板10上には半導体層からなるバッファ層11が形成され,バッファ層11上にGaNチャネル層12が形成され,GaNチャネル層12の上には,AlGaN電子供給層13が形成され,AlGaN電子供給層13上にはオーム性接触がとられたソース電極1およびドレイン電極3があり,その間に,電界制御電極5を有しショットキー性接触がとられたゲート電極2が設けられて」いるものは,本願発明の「III族窒化物ベースのトランジスタ」に相当する。

・引用発明の,「GaNチャネル層12」及び「GaNチャネル層12の上に」「形成され」た「AlGaN電子供給層13」は,本願発明の「III族窒化物ベース層」に相当する。

・引用発明においては,「AlGaN電子供給層13の表面はSiN膜21で覆われており,さらにその上層にはSiO_(2)膜22が設けられて」いるところ,「AlGaN電子供給層13の表面」は,本願発明の「ベース層」の表面に対応する。また,「SiO_(2)」が誘電体であることは明らかである。よって,引用発明の「AlGaN電子供給層13の表面はSiN膜21で覆われており,さらにその上層にはSiO_(2)膜22が設けられて」いることと,本願発明の「前記III族窒化物ベース層上にあるエッチストップ層と, 前記エッチストップ層上にある誘電体層と」は,「前記III族窒化物ベース層上にある第1層と, 前記第1層上にある誘電体層と」である点で一致する。

・引用発明においては,「AlGaN電子供給層13上に,例えばTi/Alなどの金属を蒸着することにより,ソース電極1およびドレイン電極3を形成し,650℃でアニールを行うことによりオーム性接触を取り,続いてプラズマCVD法等により,SiN膜21を形成し,さらにその上層に,常圧CVD法等により,SiO_(2)膜22を形成し,SiN膜21およびSiO_(2)膜22の一部をエッチング除去することによってAlGaN電子供給層13の露出する開口部を設け,露出したAlGaN電子供給層13上に,Ni/Auなどのゲート金属31を蒸着して,ショットキー接触のゲート電極2を形成」するから,「AlGaN電子供給層13上」において「SiN膜21を形成し,さらにその上層に,」「SiO_(2)膜22を形成し,SiN膜21およびSiO_(2)膜22の一部をエッチング除去することによってAlGaN電子供給層13の露出する開口部を設け」る際に,「SiN膜21」及び「SiO_(2)膜22」の側壁が露出することは明らかである。そして,当該開口部内において「ショットキー接触のゲート電極2」が形成されるものである。
それゆえ,引用発明の「AlGaN電子供給層13上に,例えばTi/Alなどの金属を蒸着することにより,ソース電極1およびドレイン電極3を形成し,650℃でアニールを行うことによりオーム性接触を取り,続いてプラズマCVD法等により,SiN膜21を形成し,さらにその上層に,常圧CVD法等により,SiO_(2)膜22を形成し,SiN膜21およびSiO_(2)膜22の一部をエッチング除去することによって」「設け」られた「AlGaN電子供給層13」を「露出する開口部」と,本願発明の「前記誘電体層を貫通し,前記エッチストップ層を貫通して,前記III族窒化物ベース層の部分を露出させ,前記誘電体層の側壁を露出させ,前記エッチストップ層の側壁を露出させる第1のゲートリセスと」とは,「前記誘電体層を貫通し,前記第1層を貫通して,前記III族窒化物ベース層の部分を露出させ,前記誘電体層の側壁を露出させ,前記第1層の側壁を露出させる第1のゲートリセス」である点で一致する。

・上述したとおり,引用発明においては,「AlGaN電子供給層13上」において「SiN膜21を形成し,さらにその上層に,」「SiO_(2)膜22を形成し,SiN膜21およびSiO_(2)膜22の一部をエッチング除去することによってAlGaN電子供給層13の露出する開口部を設け」る際に,「SiN膜21」及び「SiO_(2)膜22」の側壁が露出することは明らかである。そして,当該開口部内において「ショットキー接触のゲート電極2」が形成されるものである。一方,本願発明においては「 前記第1のゲートリセスの外側で対向する第1および第2の方向に沿って前記誘電体層の直接上に広がり,前記誘電体層および前記エッチストップ層の露出された両側壁の直接上に広がり,前記III族窒化物ベース層の露出された部分の直接上に広がって,第2のゲートリセスを定める絶縁層と, 前記第2のゲートリセス内の前記絶縁層の直接上にあるゲート接点であって,前記第2のゲートリセスの外側で対向する前記第1および第2の方向に沿って前記絶縁層の直接上に広がるゲート接点」を備えるから,「第1のゲートリセス」における「前記誘電体層および前記エッチストップ層の露出された両側壁の直接上に広がり,前記III族窒化物ベース層の露出された部分の直接上に広がって,第2のゲートリセスを定める絶縁層」とともに「前記第2のゲートリセス内の前記絶縁層の直接上にあるゲート接点」を備えるものであるから,当該「前記第2のゲートリセス内の前記絶縁層の直接上にあるゲート接点」が「第1のゲートリセス」内に位置することは明らかである。
よって,引用発明の「SiN膜21およびSiO_(2)膜22の一部をエッチング除去することによって」「設け」られた「AlGaN電子供給層13する開口部を設け,露出したAlGaN電子供給層13上に,Ni/Auなどのゲート金属31を蒸着して,」「形成」された「ショットキー接触のゲート電極2」と,本願発明の「前記第1のゲートリセスの外側で対向する第1および第2の方向に沿って前記誘電体層の直接上に広がり,前記誘電体層および前記エッチストップ層の露出された両側壁の直接上に広がり,前記III族窒化物ベース層の露出された部分の直接上に広がって,第2のゲートリセスを定める絶縁層と, 前記第2のゲートリセス内の前記絶縁層の直接上にあるゲート接点であって,前記第2のゲートリセスの外側で対向する前記第1および第2の方向に沿って前記絶縁層の直接上に広がるゲート接点」とは,「第1のゲートリセス内にあるゲート接点」である点で一致する。

よって,引用発明と本願発明は,次の点で一致する。
「III族窒化物ベースのトランジスタであって,
III族窒化物ベース層と,
前記III族窒化物ベース層上にある第1層と,
前記第1層上にある誘電体層と,
前記誘電体層を貫通し,前記第1層を貫通して,前記III族窒化物ベース層の部分を露出させ,前記誘電体層の側壁を露出させ,前記第1層の側壁を露出させる第1のゲートリセスと,
第1のゲートリセス内にあるゲート接点と
を備えることを特徴とするIII族窒化物ベースのトランジスタ。」

一方,両者は以下の各点で相違する。

《相違点1》
本願発明においては,「前記III族窒化物ベース層上にあるエッチストップ層と, 前記エッチストップ層上にある誘電体層と」,「前記誘電体層を貫通し,前記エッチストップ層を貫通して,前記III族窒化物ベース層の部分を露出させ,前記誘電体層の側壁を露出させ,前記エッチストップ層の側壁を露出させる第1のゲートリセス」を備えるのに対して,引用発明においては,「前記III族窒化物ベース層上にある第1層と, 前記第1層上にある誘電体層と」,「前記誘電体層を貫通し,前記第1層を貫通して,前記III族窒化物ベース層の部分を露出させ,前記誘電体層の側壁を露出させ,前記第1層の側壁を露出させる第1のゲートリセス」に対応する構成を備えるものの,「第1の層」が「エッチストップ層」であることまでは特定されていない点。

《相違点2》
本願発明は,「前記第1のゲートリセスの外側で対向する第1および第2の方向に沿って前記誘電体層の直接上に広がり,前記誘電体層および前記エッチストップ層の露出された両側壁の直接上に広がり,前記III族窒化物ベース層の露出された部分の直接上に広がって,第2のゲートリセスを定める絶縁層と, 前記第2のゲートリセス内の前記絶縁層の直接上にあるゲート接点であって,前記第2のゲートリセスの外側で対向する前記第1および第2の方向に沿って前記絶縁層の直接上に広がるゲート接点と」を備えるのに対して,引用発明は,「第1のゲートリセス内にあるゲート接点」に対応する構成は備えるものの,本願発明に係る上記構成は備えない点。

6 判断
以下,上記各相違点について検討する。

《相違点1について》
引用例においては,引用発明に係る「SiN膜21およびSiO_(2)膜22の一部をエッチング除去することによってAlGaN電子供給層13の露出する開口部を設け」る工程についての具体的記載はない。しかしながら,ゲートのリセスを形成するにあたり,SiN膜およびその上のSiO_(2)膜から成る積層構造に開口部を設ける際に,上層のSiO_(2)膜を,下層のSiN膜をエッチングを停止させる層としてエッチングし,その後に下層のSiN膜をエッチングすることは,例えば,以下の周知例1にも示されているような周知技術である。

周知例1: 特開2002-93819号公報
原査定の拒絶の理由に引用され,本願の優先日前に日本国内において頒布された刊行物である特開2002-93819号公報(以下「周知例1」という。)には,図1とともに以下の記載がある。

・「【0013】図1(a)に示すように,GaAs基板上にチャネル層,電子供給層,コンタクト層を順次エピタキシャル成長した基板(以下HEMT基板)1にCVD法により500ÅのSiN膜2及び2000ÅのSiO_(2)膜3を堆積する。次に図1(b)に示すように,電子線レジスト4を基板全面に塗布した後電子線露光を行いで開口パターン5を形成する。次に図1(c)に示すように,形成したレジストパターンをマスクにCF_(4)/O_(2)の混合ガスで反応性イオンエッチングを行いSiO_(2)をエッチングする。この時のSiO_(2)の開口6がゲート長を規定する。またSiO_(2)とSiNの選択比は100程度あるので,エッチングはSiO_(2)をエッチングしたところで停止する。
【0014】次に図1(d)に示すように,H_(3)PO_(4)をエッチング液として用い,SiN膜をエッチングし開口7を形成する。この時H_(3)PO_(4)エッチング液はSiN膜とSiO_(2)膜の選択比は100程度なのでSiO_(2)膜はほとんどエッチングされず,ゲート長はSiO_(2)の開口幅で規定される。次に図1(e)に示すように,クエン酸系のエッチャントでリセス溝8を形成し,図1(f)に示すように,ゲート電極となる金属9を蒸着し,図1(g)に示すように,フッ酸でSiO_(2)をエッチングすることにより不要な金属を除去してリセスゲート構造を形成する。」

それゆえ,引用発明において「SiN膜21およびSiO_(2)膜22の一部をエッチング除去することによってAlGaN電子供給層13の露出する開口部を設け」る際に,上記周知技術を適用し,「SiN膜21」をエッチングを停止させる層,すなわちエッチストップ層として用いることで,相違点1に係る構成を備えることは,当業者が適宜になし得たことである。
よって,相違点1は,当業者が適宜になし得た範囲に含まれる程度のものである。

《相違点2について》
一般に,III族窒化物半導体により構成されたトランジスタであって,ショットキゲートを備えるものにおいて,ゲート電極からのリークが発生するという課題に対処するために,絶縁層を介してゲート電極を設けた構造を用いることは,以下の周知例2及び3にも示されているように,従来より周知の事項である。

周知例2: 特開2002-324813号公報
本願の優先日前に日本国内において頒布された刊行物である特開2002-324813号公報(以下「周知例2」という。)には,図9とともに以下の記載がある。

・「【0001】
【発明の属する技術分野】本発明は,オン状態のゲートリーク電流の低減と大きな論理振幅および大きな最大ドレイン電流を実現するヘテロ構造電界効果トランジスタに関するものである。」

・「【0019】図9は,従来のHFETの代表的な構造を示す説明図である。サファイア(0001)基板9-0上にAlN(40nm)のバッファ層9-1,GaN(3μm)のチャネル層9-2,Al0.25Ga0.75N(3nm)のスペーサ層9-3,所定の濃度のSiドナをドープしたAl0.25Ga0.75N(8nm)キャリア供給層9-4,GaN(4nm)のショットキー層9-5が順次エピタキシャル成長(例えば,MOCVDやRF MBE等)され,半導体多層構造が形成されている。
【0020】
・・・(中略)・・・
【0023】本従来構造には,ゲート電極9-12がショットキー層9-5上に形成されていることに起因する問題が伴う。すなわち,ゲート電極9-12と同半導体材料が構成するショットキー接合のバリア障壁高さを上回る正のゲート電圧を印加すると著しいゲートリーク電流が発生し,正常なトランジスタ動作は不可能となる。すなわち,印加可能なゲート電圧に上限値が存在する。具体的には,著しいゲートリーク電流が発生せずに印加可能なゲート電圧の上限値は+2V程度である。これを上回るゲート電圧を印加するとゲートリーク電流が顕著となり,相互コンダクタンスが低下するなど,正常なトランジスタ動作が困難となる。
【0024】
・・・(中略)・・・
【0025】
【発明が解決しようとする課題】このように,従来,ショットキー接合によりゲート電極を形成した場合,ショットキーバリア障壁高さにより,トランジスタ動作可能なゲート電圧の上限値が制限されるという課題があった。」

・「【0035】
【発明の実施の形態】本発明に係るヘテロ構造電界効果トランジスタは,ゲート電極直下に比誘電率10以上の高誘電体材料からなる層を含む構造を有している。同一のバイアス電圧に対して,高誘電体材料からなる層を介して流れるリーク電流は,ショットキー障壁を介して流れるリーク電流と比べて著しく小さいので,高誘電体材料をゲート電極直下に用いることにより,より高いゲート電圧に対して正常なトランジスタ動作を示すヘテロ構造電界効果トランジスタが提供される。」

・「【0079】
【発明の効果】以上説明したように,本発明は,ゲート電極と半導体表面との間に高誘電体材料からなる絶縁層を形成することにより,正のゲート電圧を印加する際のゲートリーク電流を低減し,より高いゲート電圧に対して正常なトランジスタ動作を可能とするものである。これにより,HEMT,HFETの論理振幅の拡張が可能となるとともに,最大ドレイン電流が増加し,パワー特性に優れたナイトライド系ヘテロ構造電界効果トランジスタが提供される。」

周知例3: 特開2002-329863号公報
本願の優先日前に日本国内において頒布された刊行物である特開2002-329863号公報(以下「周知例3」という。)には,図19とともに以下の記載がある。

・「【0001】
【発明の属する技術分野】本発明は,能動層に窒化物半導体を用いた絶縁ゲートを有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】図19はIII-V族窒化物半導体からなる従来のショットキゲート型の電解効果トランジスタ(FET)の断面構成を示している。
【0003】図19に示すように,サファイアからなる基板101上には,窒化ガリウム(GaN)からなるチャネル層102とn型の窒化アルミニウムガリウム(AlGaN)からなるキャリア供給層103とが順次形成されている。チャネル層102の上部におけるキャリア供給層103とのヘテロ界面の近傍にはポテンシャル井戸からなり電子移動度が極めて大きい2次元電子ガス層が形成され,これにより,該FETは高電子移動度トランジスタ(HEMT)とも呼ばれている。
【0004】
【発明が解決しようとする課題】しかしながら,前記従来のショットキゲート型のFETは,ゲート電極の耐圧がショットキ特性により決定されるため,ゲート電極の逆耐圧も制限される。その上,ゲート電極に対する順方向の印加電圧も高々2V程度に制限されるため,高い電流駆動能力を持つ高出力半導体装置(パワーデバイス)を得られないという問題がある。」

・「【0006】
【課題を解決するための手段】前記の目的を達成するため,本発明は,窒化物半導体からなる半導体装置におけるゲート電極を絶縁ゲートとすると共に,ゲート絶縁膜を,堆積された窒化物半導体自体を酸化することにより形成する構成とする。
【0007】具体的に,本発明に係る半導体装置は,基板上に形成された第1の窒化物半導体層と,第1の窒化物半導体層の上に形成された第2の窒化物半導体層が酸化されてなる絶縁酸化層と,絶縁酸化層の上に形成されたゲート電極とを備えている。
【0008】本発明の半導体装置によると,第1の窒化物半導体層の上に形成された絶縁酸化層は,該第1の窒化物半導体層上の第2の窒化物半導体層自体が酸化されて形成されているため,絶縁酸化層の膜質は良好で且つ該絶縁酸化層とその下側の第1の窒化物半導体層と接する界面も極めて清浄である。その結果,絶縁酸化層上に形成されたゲート電極にリーク電流がほとんど発生せず,その上,電流電圧特性がショットキ特性によって規制されなくなるので,高耐圧で且つ高電流駆動能力を得ることができる。」

・「【0129】
【発明の効果】本発明に係る半導体装置及びその製造方法によると,第1の窒化物半導体層の上に形成された絶縁酸化層は,該第1の窒化物半導体層上の第2の窒化物半導体層自体が酸化されて形成されているため,該絶縁酸化層の膜質は良好で且つ該絶縁酸化層とその下側の第1の窒化物半導体層と接する界面も極めて清浄である。その結果,絶縁酸化層上に形成されたゲート電極におけるリーク電流の発生を防止することができ,電圧特性がショットキ特性に規制されなくなるので,高耐圧で且つ高電流駆動能力の絶縁ゲート型半導体装置を得ることができる。」

一方,III族窒化物半導体により構成されたトランジスタにおいて,絶縁層を介してゲート電極を設けるに際して,絶縁層,及びゲート電極となる導電材料からなる積層構造を,ゲート部が設けられる凹部及びその周辺に配することは,以下の周知例4及び5にも示されているように,周知の技術である。

周知例4: 国際公開2005/57624号
原査定の拒絶の理由に引用され,本願の優先日前に外国において頒布された刊行物である国際公開2005/57624号(以下「周知例4」という。)には,図2A?2E,3とともに以下の記載がある。(日本語訳は,ファミリ文献である特表2007-519231号公報を参考として当審において作成。)

・「[0050] Referring now to Figures 2A-2E, another embodiment of the device according to the present invention is illustrated as device 24. Construction of device 24 begins in Figure 2A with a Ill-nitride layer 20, that may be formed as a multiplayer Ill-nitride structure, including a buffer layer, a superlattice structure or compositionally graded layer, for example.
・・・(中略)・・・
[0054] Referring now to Figure 2D, after formation of ohmic contact 26, a schottky contact window 25 is opened to expose Ill-nitride layer 20 to protective layer 22. In Figure 2E, a schottky contact 28 is deposited through schottky contact window 25, and provides a connection to the conduction channel formed by Ill-nitride layer 20.
・・・(中略)・・・
[0056] A number of devices may be formed given the technique of the present invention, including schottky diodes, FETs, current limiting devices such as pinch resistors and so forth. Typically, any type of semiconductor device that would suffer from nitrogen outdiffusion during processing, with the resultant decrease in dielectric breakdown thresholds would benefit from the technique of the present invention. Preferably, the present invention is used in the Ill-nitride material system, including compounds of A1N, GaN, InN and alloys of these materials.
・・・(中略)・・・
[0059] Referring now to Figure 3, an alternate embodiment of the present invention is illustrated as a device 31. Device 31 is substantially similar to device 24 (Figs. 2A-2E), with the exception that contact 38 is formed of a conductive material on an insulator layer 34. Accordingly, contact 38 is an insulated contact rather than a schottky contact, and can include a metal conductor of any type to operate device 31. Protective layer 32 provides the same suppressing feature of nitrogen outdiffusion from Ill-nitride layer 30 as with device 24.

[0060] Ohmic contacts 14, 26 and 36 may be fabricated in a number of ways, such as implantation prior to deposition, deposition of highly doped Ill-nitride material on top of layers 10, 12 or 20, 22 or 30, 32 prior to ohmic deposition, Ill-nitride super lattice structure formation under ohmic contacts 19, 26 and 36, etching of layers 12, 22 or 32, in combination with the above depositions, and so forth.」

(日本語訳:
[0050] ここで,図2Aないし2Eによると,本発明に従った素子の別の実施形態が,素子24として図示されている。素子24の形成は,図2AにおいてIII族窒化物層20から始まり,III族窒化物層20は,例えば,緩衝層,超格子構造,または,傾斜組成層などを備える多層のIII族窒化物構造として形成されてよい。図2Aに示す最初の工程で,層20の上に,保護層22が蒸着される。保護層22は,PECVD,LPCVD,および,スパッタリングなど,任意の周知の技術によって形成されてよい。
・・・(中略)・・・
[0054] ここで,図2Dによると,オーミックコンタクト26の形成後に,III族窒化物層20を露出させるショットキコンタクト開口部25が,保護層22に開口される。図2Eでは,ショットキコンタクト開口部25を通して,ショットキコンタクト28が蒸着され,III族窒化物層20によって形成された導電チャネルへの接続を提供する。
・・・(中略)・・・
[0056] ショットキダイオード,FET,ピンチ抵抗器のような限流器など,本発明の技術によって多くの素子が形成されてよい。通例,本発明は,処理中に窒素の外部拡散を受けて絶縁破壊の閾値が下がる任意の種類の半導体素子に有用である。本発明は,AlN,GaN,InN,および,これらの材料の合金など,III族窒化物材料系で用いられる。
・・・(中略)・・・
[0059] ここで,図3によると,本発明の別の実施形態が,素子31として図示されている。素子31は,コンタクト38が,絶縁層34の上に導電材料で形成されていることを除いて,素子24(図2Aないし2E)とほぼ同様である。したがって,コンタクト38は,ショットキコンタクトと違って,絶縁されたコンタクトであり,素子31を作動されるための任意の種類の金属導体を備えてよい。保護層32は,素子24と同様に,III族窒化物層30からの外部拡散を抑える特徴を有する。
[0060] オーミックコンタクト14,26,および,36は,蒸着前のインプランテーション,オーミック蒸着の前の層10,12,または,20,22,または,30,32の上への高ドープIII族窒化物材料の蒸着,オーミックコンタクト19,26,および,36の下でのIII族窒化物超格子構造の形成,12,22,または,32のエッチング,上述の蒸着の組み合わせなど,多くの方法で加工されてよい。)

ここで,上記段落[0059]の記載とともに図3を参照すると,凹部とその周辺にわたって絶縁層34が形成され,同じく凹部とその周辺にわたって,絶縁層34上に金属導体であるコンタクト38が形成されていることが見て取れる。
また,一般にFETがショットキゲートや絶縁ゲートを備えることは周知であることに鑑みると,上記段落[0050]?[0059]の記載から,図3に係る構造を用いてショットキゲートに代えて絶縁ゲートを備えたFET,すなわち電界効果トランジスタを構成できることは当業者に明らかである。

周知例5: 国際公開03/71607号
原査定の拒絶の理由に引用され,本願の優先日前に日本国内において頒布された刊行物である国際公開03/71607号(以下「周知例5」という。)には,図1とともに以下の記載がある。

・「図1は,本発明のタイプAに係るGaN系FETの第1の態様例EAの断面構造を示す。
このGaN系FET(EA)は半絶縁性の基板11の上に例えばGaNからなるバッファ層12と,i-GaN系半導体材料またはp-GaN系半導体材料である第1のGaN系半導体材料からなるチャネル層13が順次積層される。
そして,チャネル層13の上には,このチャネル層の材料である第1のGaN系半導体材料よりもバンドギャップエネルギーが大きい第2のGaN系半導体材料からなる第1の電子供給層14aと第2の電子供給層14bが互いに離隔して形成される。
そして,第1および第2の電子供給層14a,14bの間から表出しているチャネル層13の表面は絶縁層15で被覆され,さらに絶縁層15の上に例えばTa-Siなどの材料を用いてゲート電極Gが形成され,第1図の破線で示したゲート部G_(0)が構成される。」(明細書6ページ2?14行)

ここで,図1(第1図)を参照すると,凹部とその周辺にわたって絶縁層15が形成され,同じく凹部とその周辺にわたって,絶縁層15上にゲート電極Gが形成されていることが見て取れる。

上記周知技術においては,凹部とその周辺にわたって絶縁層が形成され,同じく凹部とその周辺にわたって,前記絶縁層上にゲート電極となる導電層が形成されている。ここで,当該構造を子細に見ると,前記絶縁層は,前記凹部の外側で対向する各方向に沿って前記凹部外において広がり,また,前記凹部内の側面を覆うように広がり,さらに,前記III族窒化物半導体層の露出された部分の直接上に広がっており,これによって,前記凹部の内側において,ゲート電極となる導電層が設けられる内側の凹部の内部形状が定まり,当該内側の凹部の前記絶縁層の直接上にゲート電極となる導電層が設けられるとともに,前記内側の凹部の外側で対向する各方向に沿って前記絶縁層の直接上に,ゲート電極となる導電層が広がる構造になっていることは明らかである。すなわち,ゲートに係る構成についてみると,前記「凹部」が本願発明に係る「第1のゲートリセス」に対応し,前記「ゲート電極となる導電層が設けられる内側の凹部」が本願発明に係る「第2のゲートリセス」に対応するといえる。

そうすると,引用発明はショットキゲート構造を有するから,引用発明において解決しようとする「コラプス,ゲート耐圧および利得のバランスを顕著に改善」(上記4に摘記した段落【0048】)という課題とは別に,上記周知例2及び3に示された,ゲート電極からのリークが発生するという周知の課題が内在することは明らかである。そして,当該周知の課題を解決するために,引用発明の「SiN膜21およびSiO_(2)膜22の一部をエッチング除去することによってAlGaN電子供給層13の露出する開口部」について,周知例4及び5に示されている前記周知技術を採用することにより,当該開口部による凹部とその周辺にわたって絶縁層が形成され,同じく凹部とその周辺にわたって,前記絶縁層上にゲート電極となる導電層が形成され他構造を備えるようにすることは当業者が適宜になし得たことである。
ここで,引用発明においてはゲート電極が設けられる凹部は,「SiN膜21およびSiO_(2)膜22の一部をエッチング除去することによってAlGaN電子供給層13の露出する開口部」であるところ,前記《相違点1について》において検討したとおり,引用発明において,「SiN膜21」を「エッチストップ層」とすることは当業者が適宜になし得たことであるから,前記周知技術の採用により,相違点2に係る「前記第1のゲートリセスの外側で対向する第1および第2の方向に沿って前記誘電体層の直接上に広がり,前記誘電体層および前記エッチストップ層の露出された両側壁の直接上に広がり,前記III族窒化物ベース層の露出された部分の直接上に広がって,第2のゲートリセスを定める絶縁層と, 前記第2のゲートリセス内の前記絶縁層の直接上にあるゲート接点であって,前記第2のゲートリセスの外側で対向する前記第1および第2の方向に沿って前記絶縁層の直接上に広がるゲート接点と」からなる構成を備えることになることは明らかである。
よって相違点2は,当業者が適宜になし得た範囲に含まれる程度のものである。

7 まとめ
以上検討したとおり,本願発明は,周知技術を勘案して,引用発明に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

8 むすび
以上のとおりであるから,本願は拒絶すべきものである。
よって,結論のとおり審決する。
 
審理終結日 2014-02-07 
結審通知日 2014-02-14 
審決日 2014-02-27 
出願番号 特願2008-522820(P2008-522820)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 村岡 一磨  
特許庁審判長 鈴木 匡明
特許庁審判官 近藤 幸浩
西脇 博志
発明の名称 窒化物ベースのトランジスタおよびエッチストップ層を用いた製造方法  
代理人 特許業務法人浅村特許事務所  
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