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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1290528
審判番号 不服2013-15631  
総通号数 177 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-09-26 
種別 拒絶査定不服の審決 
審判請求日 2013-08-12 
確定日 2014-08-06 
事件の表示 特願2007-149539「埋め込みビットラインの形成方法」拒絶査定不服審判事件〔平成19年12月20日出願公開,特開2007-329480〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯

本願は,平成19年6月5日(パリ条約に基づく優先権主張 2006年6月9日,大韓民国)の出願であって,平成24年12月18日に手続補正がされ,平成25年4月9日付けで拒絶査定がされ,それに対して同年8月12日に拒絶査定不服審判が請求されるとともに,同日に手続補正がされ,その後同年10月11日付けで審尋がされ,それに対する回答はなされなかったものである。

第2 補正の却下の決定
[補正の却下の決定の結論]
平成25年8月12日の手続補正を却下する。

[理由]
1 本件補正の内容
平成25年8月12日の手続補正(以下「本件補正」という。)は,補正前の特許請求の範囲の請求項1?18を,補正後の特許請求の範囲の請求項1?18と補正するとともに,補正前の明細書を補正するものであって,補正前後の特許請求の範囲は,以下のとおりである。

(補正前)
「【請求項1】
半導体基板をエッチングして,埋め込み配線のための溝を前記半導体基板に形成する工程と,
無電解蒸着工程を行って,前記溝の側面及び底面上にシリサイド用金属膜を形成する工程と,
シリサイド工程を行って,前記溝の側面及び底面上にシリサイド膜を形成する工程と,
前記埋め込み配線を形成するために,前記溝の底面上のシリサイド膜を除去する工程と,
を含む埋め込み配線の形成方法。
【請求項2】
…(中略)…
【請求項5】
半導体基板をエッチングして,チャネル構造物を形成する工程と,
前記チャネル構造物の側面にゲート絶縁膜を介して前記チャネル構造物を取り囲むゲートパターンを形成する工程と,
前記チャネル構造物の外部の半導体基板をエッチングして,ビットライン用溝を形成する工程と,
無電解蒸着工程を行って,前記溝の側面及び底面上にシリサイド用金属膜を形成する工程と,
シリサイド工程を行って,前記溝の側面及び底面上にビットライン用シリサイド膜を形成する工程を含む埋め込みビットラインの形成方法。
【請求項6】
…(中略)…
【請求項15】
半導体基板をエッチングしてチャネル構造物を形成する工程と,
前記チャネル構造物の側面にゲート絶縁膜を介在して,前記チャネル構造物の側面を取り囲むゲートパターンを形成する工程と,
前記ゲートパターンの外部の半導体基板をエッチングして溝を形成する工程と,
無電解蒸着工程を行って,前記溝の側面及び底面上に選択的にシリサイド用金属膜を形成する工程と,
シリサイド工程を行って,前記溝の側面及び底面上に選択的にビットライン用シリサイド膜を形成する工程と,
前記溝の底面に形成されたシリサイド膜を除去する工程と,
前記ゲートパターンに電気的に接続するワードラインを形成する工程とを含む半導体素子の形成方法。
【請求項16】
…(後略)…」

(補正後)
「【請求項1】
半導体基板をエッチングして,埋め込み配線のための溝を前記半導体基板に形成する工程と,
無電解蒸着工程を行って,前記溝の側面及び底面上にシリサイド用金属膜を形成する工程と,
シリサイド工程を行って,前記溝の側面及び底面上にシリサイド膜を形成する工程と,
前記埋め込み配線を形成するために,前記溝の底面上のシリサイド膜を除去する工程と,
を含み,
前記溝を形成する工程は,当該溝の底面下に,当該溝より狭い分離用溝を形成する工程を含む埋め込み配線の形成方法。
【請求項2】
…(中略)…
【請求項5】
半導体基板をエッチングして,チャネル構造物を形成する工程と,
前記チャネル構造物の側面にゲート絶縁膜を介して前記チャネル構造物を取り囲むゲートパターンを形成する工程と,
前記チャネル構造物の外部の半導体基板をエッチングして,ビットライン用溝を形成する工程と,
無電解蒸着工程を行って,前記溝の側面及び底面上にシリサイド用金属膜を形成する工程と,
シリサイド工程を行って,前記溝の側面及び底面上にビットライン用シリサイド膜を形成する工程と,
を含み,
前記ビットライン用溝を形成する工程は,当該ビットライン用溝の底面下に,当該ビットライン用溝より狭い分離用溝を形成する工程を含む埋め込みビットラインの形成方法。
【請求項6】
…(中略)…
【請求項15】
半導体基板をエッチングしてチャネル構造物を形成する工程と,
前記チャネル構造物の側面にゲート絶縁膜を介在して,前記チャネル構造物の側面を取
り囲むゲートパターンを形成する工程と,
前記ゲートパターンの外部の半導体基板をエッチングして溝を形成する工程と,
無電解蒸着工程を行って,前記溝の側面及び底面上に選択的にシリサイド用金属膜を形成する工程と,
シリサイド工程を行って,前記溝の側面及び底面上に選択的にビットライン用シリサイド膜を形成する工程と,
前記溝の底面に形成されたシリサイド膜を除去する工程と,
前記ゲートパターンに電気的に接続するワードラインを形成する工程と,
を含み,
前記溝を形成する工程は,当該溝の底面下に,当該溝より狭い分離用溝を形成する工程を含む半導体素子の形成方法。
【請求項16】
…(後略)…」

2 補正事項の整理
本件補正のうち,特許請求の範囲についての補正事項を整理すると,以下のとおりである。

(1)補正事項1
補正前の請求項1の「シリサイド膜を除去する工程と,を含む埋め込み配線の形成方法。」を,補正後の請求項1の「シリサイド膜を除去する工程と,を含み, 前記溝を形成する工程は,当該溝の底面下に,当該溝より狭い分離用溝を形成する工程を含む埋め込み配線の形成方法。」と補正すること。

(2)補正事項2
補正前の請求項5の「ビットライン用シリサイド膜を形成する工程を含む埋め込みビットラインの形成方法。」を,補正後の請求項5の「ビットライン用シリサイド膜を形成する工程と, を含み, 前記ビットライン用溝を形成する工程は,当該ビットライン用溝の底面下に,当該ビットライン用溝より狭い分離用溝を形成する工程を含む埋め込みビットラインの形成方法。」と補正すること。

(3)補正事項3
補正前の請求項15の「ワードラインを形成する工程とを含む半導体素子の形成方法。」を,補正後の請求項15の「ワードラインを形成する工程と, を含み, 前記溝を形成する工程は,当該溝の底面下に,当該溝より狭い分離用溝を形成する工程を含む半導体素子の形成方法。」と補正すること。

3 新規事項の追加の有無及び補正の目的の適否について
(1)新規事項の追加の有無について
ア 補正事項1,3
補正後の請求項1,15の「溝を形成する工程は,当該溝の底面下に,当該溝より狭い分離用溝を形成する工程を含む」ことは, 本願の願書に最初に添付された明細書(以下「当初明細書」という。)に「ビットライン間のより良好した絶縁のために,ビットライン用溝53の下に追加的な第3溝57(以下,明確な理解のために「分離用溝」と呼ばれ得る)が形成され,この分離用溝に絶縁膜が満たされることができる。」(段落【0025】)と記載され,図2Aにも分離用溝57が見て取れるから,この補正は,本願の願書に最初に添付された明細書,特許請求の範囲及び図面(以下「当初明細書等」という。)のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものでない。

イ 補正事項2
補正後の請求項5の「ビットライン用溝を形成する工程は,当該ビットライン用溝の底面下に,当該ビットライン用溝より狭い分離用溝を形成する工程を含む」ことは, 本願の当初明細書に「ビットライン間のより良好した絶縁のために,ビットライン用溝53の下に追加的な第3溝57(以下,明確な理解のために「分離用溝」と呼ばれ得る)が形成され,この分離用溝に絶縁膜が満たされることができる。」(段落【0025】)と記載され,図2Aにも分離用溝57が見て取れるから,この補正は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものでない。

ウ まとめ
したがって,本件補正は,当初明細書等に記載された事項の範囲内においてなされたものであるから,特許法第17条の2第3項に規定する要件を満たすものである。

(2)補正の目的の適否について
ア 補正事項1?3について
この補正は,補正前の請求項1,15の「溝」または請求項5の「ビットライン用溝」を形成する工程が,該「溝より狭い分離用溝を形成する工程を含む」たものであるという「溝を形成する工程」に技術的限定を加えるものであるから,特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(3)小括
以上検討したとおりであるから,本件補正のうち特許請求の範囲についての補正は特許法第17条の2第3項及び第5項に規定する要件を満たすものである。
したがって,本件補正は適法になされたものである。

そして,本件補正は,特許法第17条の2第5項第2号に掲げる事項を目的とするものに該当する補正を含むものであるから,本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき,以下において更に検討する。

4 独立特許要件について
(1)補正発明
本件補正による補正後の請求項1?18に係る発明は,本件補正により補正された明細書,特許請求の範囲及び図面の記載からみて,その特許請求の範囲の請求項1?18記載されている事項により特定されるとおりのものであり,そのうちの請求項1に係る発明(以下「補正発明」という。)は,請求項1に記載されている事項により特定されるものであり,再掲すると以下のとおりのものである。
「半導体基板をエッチングして,埋め込み配線のための溝を前記半導体基板に形成する工程と,
無電解蒸着工程を行って,前記溝の側面及び底面上にシリサイド用金属膜を形成する工程と,
シリサイド工程を行って,前記溝の側面及び底面上にシリサイド膜を形成する工程と,
前記埋め込み配線を形成するために,前記溝の底面上のシリサイド膜を除去する工程と,
を含み,
前記溝を形成する工程は,当該溝の底面下に,当該溝より狭い分離用溝を形成する工程を含む埋め込み配線の形成方法。」

(2)引用例1の記載及び引用例に記載された発明
ア 本願の優先権主張の日前に外国において頒布され,原査定の根拠となった拒絶の理由において引用された国際公開第2005/093836号(以下「引用例1」という。)には,半導体構造体の形成方法に関して,図5?10とともに以下の記載がある(なお,下線は,当合議体にて付加した。また,日本語訳は,対応する特表2007-528609号公報を参考に作成した。)。

(ア)「[0001] The invention pertains to semiconductor constructions and methods of forming semiconductor structures. In particular aspects, the invention pertains to semiconductor constructions comprising one or more buried bitlines and one or more vertical surround gate transistor (SGT) structures, and pertains to methods of forming such constructions.」
(当審訳:[0001] 本発明は,半導体構成及び半導体構造の形成方法に関する。特定の態様においては,本発明は,1つ又は複数の埋込みビット線及び1つ又は複数の縦型サラウンド・ゲート・トランジスタ(SGT)構造を備える半導体構成,並びにそのような構成を形成する方法に関する。)

(イ)「[0050] Exemplary methodology for forming the construction of Fig. 1 is described with reference to Figs. 2-31. Similar numbering will be used to describe Figs. 2-31 as was used in describing Fig. 1 , where appropriate.
[0051] Referring first to Figs. 2-4, such illustrate a semiconductor structure 200 in top view (Fig. 2), and a pair of cross-sectional views (Figs. 3 and 4). The construction 200 comprises the first doped semiconductor region 14 and second doped semiconductor region 16 discussed above with reference to Fig. 1. Second doped semiconductor material 16 has an uppermost surface 17. A pair of patterned masking materials 202 and 204 are formed over the uppermost surface 17. Materials 202 and 204 can comprise, for example, silicon dioxide and silicon nitride, respectively.
[0052] Patterned materials 202 and 204 have a pair of openings 206 and 208 extending therethrough, and construction 200 is shown after it has been subjected to appropriate processing to extend the openings 206 and 208 entirely through second doped semiconductor region 16 and partially into first doped semiconductor region 14.
[0053] Openings 206 and 208 correspond to trenches. The trenches 206 and 208 have sidewalls 210 and 212, respectively, with such sidewalls comprising a portion of the first doped semiconductor region 14 and a portion of the second doped semiconductor region 16.
[0054] An electrically insulative material 214 is formed within the bottom of trenches 206 and 208. Electrically insulative material 214 can be formed in the shown configuration by depositing a material to extend over layer 204 and within the trenches, and subsequently etching back the material to leave the remaining material 214 as shown. Insulative material 214 can comprise any suitable material or combination of materials. In particular aspects, material 214 will comprise, consist essentially of, or consist of silicon dioxide. Electrically insulative material 214 can be referred to as a first electrically insulative material, and the trenches having material 214 therein can be referred to as partially-filled trenches. In the shown aspect of the invention, the material 214 is within the partially-filled trenches to above an elevational level of an uppermost portion of the first doped semiconductor region 14.
[0055] Referring next to Figs. 5-7, a metal-containing layer 216 is formed over layer 204 and within trenches 206 and 208. The trenches 206 and 208 are shown in dashed view in Fig. 5 to indicate that the trenches are beneath the metal-containing layer 216. Metal-containing layer can comprise any suitable metal, and in particular aspects will comprise, consist essentially of, or consist of one or more of cobalt, nickel, tantalum, tungsten and titanium. Metal-containing material 216 is formed along the sidewalls 210 and 212, and specifically is formed directly against the second doped semiconductor material 16 of such sidewalls.
[0056] Referring next to Figs. 8-10, portions of the metal-containing layer 216 (Figs. 5-7) adjacent second doped semiconductor region 16 are converted to silicide lines 26, 28, 30 and 32, and the remainder of the metal-containing layer is removed. The silicide lines are not shown in the top view of Fig. 8 to simplify the drawing.
[0057] The metal of the metal-containing layer can be converted to the silicide lines by reacting the metal with semiconductor material from region 16 under appropriate conditions. For instance, if the metal-containing layer comprises cobalt, the cobalt can be reacted with silicon from region 16 at a temperature of about 800℃ or lower; and if the metal-containing layer comprises nickel, the nickel can be reacted with silicon from layer 16 at a temperature of about 700℃ or lower. It can be advantageous to utilize cobalt or nickel for forming the silicide, in that the formation of the silicide can occur at relatively low temperatures which can avoid detrimental effects on other circuitry (not shown) that may be associated with a wafer supporting regions 14 and 16.
[0058] Even though it may be advantageous to use metals that can form silicides at relatively low temperatures, it is to be understood that other metals can also be utilized for forming silicide. For instance, the silicide can also be formed from tantalum or tungsten. In some aspects of the invention, it can be advantageous if the silicide lines comprise silicide which is resistant to high temperatures utilized in 14 subsequent processing stages, such as, for example, temperatures utilized for epitaxial growth of silicon. In such aspects, it can be advantageous if the silicide comprises, consists essentially of, or consists of, for example, one or both of tungsten silicide and tantalum silicide.
[0059] silicide lines 26, 28, 30 and 32 can be referred to as salicide lines (self- aligned silicide) in that the lines are aligned relative to sidewalls of the trenches 206 and 208.
[0060] Referring next to Figs. 11 -13, a second insulative material 230 is formed within trenches 206 and 208. The second insulative material 230 covers the first insulative material 214, and also covers the silicide lines 26, 28, 30 and 32. The first and second insulative materials 214 and 230 can be the same as one another, or can differ in composition from one another. In particular aspects of the invention, both materials 214 and 230 will be the same as one another, and will consist essentially of, or consist of silicon dioxide.
[0061] Materials 214 and 230 can be considered to together form the trenched insulative material 19 described previously with reference to Fig. 1. Accordingly, regions 214 and 230 can together correspond to the trenched isolation regions 18 and 20 of Fig. 1. The trenched isolation regions 18 and 20 of Fig. 12 have a different cross-sectional shape than those of Fig. 1. Specifically, the sidewalls of the trenched isolation regions of Fig. 1 are less vertical than those of Fig. 12. The difference in the shapes of the isolation regions of Figs. 1 and 12 illustrate minor variations that can occur in various aspects of the invention. It is to be understood that the isolation regions can have any suitable shape, including, the shape of Fig. 12, the shape of Fig. 1 , or a different shape depending on the processing utilized to form the trenches within which the isolation regions are ultimately constructed.」
(当審訳:[0050] 図2?図31を参照して,図1の構成を形成する例示的な手法を説明する。適宜,図1の説明で用いられたものと同様の番号を用いて図2?図31を説明することにする。
[0051] 最初に,図2?図4を参照すると,これらの図は上面図(図2)及び一対の断面図(図3,図4)において半導体構造200を図示している。構造200は,図1を参照して前述された第1のドープされた半導体領域14及び第2のドープされた半導体領域16を含む。第2のドープされた半導体領域16は最上面17を有する。一対のパターン形成されたマスク材料202,204が最上面17の上側に形成される。例えば,材料202は二酸化ケイ素を含み,材料204は窒化ケイ素を含むことができる。
[0052] パターン形成された材料202,204は,そこを貫通して延在する一対の開口206,208を有する。図示の構造200は,開口206,208が第2のドープされた半導体領域16を完全に貫いて第1のドープされた半導体領域14に部分的に入り込む適切な処理を行った後のものとして図示されている。
[0053] 開口206,208はトレンチに対応する。トレンチ206,208はそれぞれ側壁210,212を有するが,これらの側壁は第1のドープされた半導体領域14の一部分と第2の半導体領域16の一部分とを含む。[0054] 電気絶縁材料214がトレンチ206,208の底部に形成される。電気絶縁材料214は,材料を層204の上側及びトレンチ内に延びるように堆積させ,該材料をエッチングバックして図示のように残存材料214を残すことにより,図の構成に形成することができる。絶縁材料214は任意の適切な材料又は材料の組合せを含むことができる。特定の態様では,材料214は二酸化ケイ素を含み,又は本質的に二酸化ケイ素から成り,或いは二酸化ケイ素から成る。電気絶縁材料214は第1電気絶縁材料と呼ばれ,その中に材料214を有するトレンチは,部分的に満たされたトレンチと呼ばれる。本発明の図示された態様では,材料214は,第1のドープされた半導体領域14の最上層の高さ水準より上まで部分的に満たされたトレンチ内にある。
[0055] 次に図5?図7を参照すると,金属含有層216が層204の上及びトレンチ206,208内に形成される。トレンチ206,208は図5の中に破線で示され,これらのトレンチが金属含有層216の下方にあることを表している。金属含有層は任意の適切な金属を含むことができ,特定の態様では,コバルト,ニッケル,タンタル,タングステン及びチタンのうちの1つ又は複数を含み,又は本質的にそれらの1つ又は複数から成り,或いはそれらの1つ又は複数から成る。金属含有材料216は側壁210,212に沿って形成され,特に,これら側壁の第2のドープされた半導体材料16に直接対向して形成される。
[0056] 次に図8?図10を参照すると,第2のドープされた半導体領域16に隣接する金属含有層216(図5?図7)の部分がケイ化物の線26,28,30,32に変換され,残りの金属含有層が除去される。ケイ化物の線は,図を簡略化するために図8の上面図には示されていない。
[0057] 金属含有層の金属は,適切な条件の下で金属を領域16からの半導体材料と反応させることによって,ケイ化物の線に変換することができる。例えば,金属含有層がコバルトを含む場合,コバルトは約800℃又はそれより低い温度で領域16からのシリコンと反応することができ,金属含有層がニッケルを含む場合,ニッケルは約700℃又はそれより低い温度で領域16からのシリコンと反応できる。ケイ化物を形成するのにコバルト又はニッケルを利用することは有利である。これは,ケイ化物の形成が,ウェハを支持する領域14,16と関連する他の回路(図示せず)に与える好ましくない影響を回避できる,比較的低い温度で起こり得るからである。
[0058] 相対的に低い温度でケイ化物を形成することができる金属を使用することが有利であるとしても,理解されるように,他の金属をケイ化物の形成に利用してもよい。例えば,ケイ化物をタンタル又はタングステンから形成することができる。本発明の態様によっては,ケイ化物の線が,例えばシリコンのエピタキシャル成長に利用される温度のような,その後の処理段階で利用される高い温度に耐えるケイ化物を含むと有利である。そのような態様では,ケイ化物は,例えば,タングステン・ケイ化物及びタンタル・ケイ化物の一方又は両方を含み,又は本質的にそれらの1つ又は両方から成り,或いはそれらの1つ又は両方から成る場合に有利である。
[0059] ケイ化物の線26,28,30,32は,線がトレンチ206,208の側壁に対して整列している点で,サリサイド(自己整列ケイ化物)線と呼ぶことができる。
[0060] 次に図11?図13を参照すると,第2絶縁材料230がトレンチ206,208内に形成される。第2絶縁材料230は,第1絶縁材料214及びケイ化物の線26,28,30,32を覆う。第1絶縁材料214及び第2絶縁材料230は組成が互いに同じであっても,異なっていてもよい。本発明の特定の態様では,両方の材料214,230は互いに同じであって,本質的に二酸化ケイ素から成り,又は二酸化ケイ素から成る。
[0061] 材料214,230は,図1を参照して前に説明した,トレンチされた絶縁材料19を一緒に形成すると見なされる。したがって,領域214,230は,合わせて図1のトレンチされた分離領域18,20に対応する。図12のトレンチされた分離領域18,20は,図1とは異なる断面形状を有する。特に,図1のトレンチされた分離領域の側壁は,図12の側壁ほど縦に延びていない。図1と12の分離領域の形状の差は,本発明の様々な態様において起こり得る小さな変化を示している。理解されるように,分離領域は,最終的に分離領域が構成されるトレンチを形成するのに利用される処理によって依存して,図12の形状,図1の形状又は異なる形状を含む任意の好適な形状を有することができる。)

(ウ) 段落[0054]?[0055]の記載を参酌すると,電気絶縁材料214がトレンチ206,208に部分的に満たされているので,金属含有層216は,トレンチ206,208の底部には形成されず,トレンチ206,208の側壁と,電気絶縁材料214上に形成されていることは明らかである。

引用発明の認定
以上を総合すると,引用例1には,以下の発明(以下「引用発明」という。)が記載されているものと認められる。

「第1のドープされた半導体領域14,第2のドープされた半導体領域16,最上面17を有する半導体構造200の製造方法であって,
最上面17の上側にパターン形成されたマスク材料202,204を形成し,
第2のドープされた半導体領域16を完全に貫いて第1のドープされた半導体領域14に部分的に入り込む適切な処理を行うことにより,トレンチ206,208を形成し,
電気絶縁材料214を堆積し,エッチングバックして絶縁材料214をトレンチ底部に残して,部分的に満たし,
金属含有層216をトレンチ206,208の側壁及び電気絶縁材料214上に形成し,
第2のドープされた半導体領域16に隣接する金属含有層216の部分をケイ化物の線26,28,30,32に変換し,残りの金属含有層を除去することを含む半導体構造200の形成方法。」

イ 本願の優先権主張の日前に日本国内において頒布され,原査定の根拠となった拒絶の理由において引用された特開昭62-271454号公報(以下「引用例2」という。)には,「VLSIデバイス中の開口の選択無電界メツキ方法」(発明の名称)に関して,以下の記載がある。

(ア)「本発明はVLSIデバイス中の高アスペクト比開口を,導電的に充てんする改善された方法を明らかにする。導電性金属がVLSIデバイス中の開口中に形成される。メッキすべき各開口は,その底に能動材料の層をもつように設計される。続いてコバルト又はニッケルのプラグを能動層の最上部上にもつ開口内を無電界方式で選択的に湿式メッキされる。メッキ操作中,デバイスの露出された誘電体表面上には,コバルト又はニッケルは形成されない。」(第2ページ左下欄18行?同ページ右下欄7行)

(イ)「本発明に従うと,コバルト(実際には約95パーセントのコバルト,2パーセントのニッケル及び3パーセントのリン)を無電界メッキすることは,約90℃のナトリウムを含まない槽から成る水を基本とした溶液から行われる。槽の適切な組成は,たとえばCoSO_(4)が1l当り60グラム,NiSO_(4)が1l当り2グラム,NH_(4)SO_(4)が1l当り42グラム,(NH_(4))_(2)HC_(6)H_(5)O_(7)が1l当り55グラム,HPH_(2)O_(2)が1l当り8ミリリットルから成り,溶液のpHが約8.5の値に調整された溶液である。コバルト及びタンタルシリサイド上へのメッキ速度は,1分当り約900オングストローム(Å)である。デバイス構造の誘電体表面上には,コバルトのメッキは起らない。コバルトのメッキ中起る化学反応は,水素の放出とともに,金属源の本質的な次亜リン酸塩の還元を含む。
更に本発明に従うと,ニッケル(実際には約95パーセントのニッケルと5パーセントのリン)の無電界メッキは,やはり約90℃のナトリウムを含まない槽から成る水を基本とした溶液から行われる。」(第4ページ左上欄6行?同ページ右上欄6行)

(ウ)「第4図の型の構造中のコバルト又はニッケルの無電界メッキは,たとえばコバルト,ニッケル,パラジウム,白金又は銅のような材料で作られた清浄活性表面上に行うのが有利である。第4図は層60及び64間にはさまれたそのような材料の薄い層66を示す。たとえば,層66は約500Åの厚さのコバルト層から成る。」(第5ページ左上欄19行?同ページ右上欄5行)

(3)対比
以下に,補正発明と引用発明とを対比する。

ア 引用発明の「電気絶縁材料214を」「底部」に形成した「トレンチ206,208」の電気絶縁材料214が満たされていない部分は,補正発明の「埋め込み配線のための溝」に相当する。よって,「第1のドープされた半導体領域14,第2のドープされた半導体領域16,最上面17を有」し,「最上面17の上側にパターン形成されたマスク材料202,204を形成し, 第2のドープされた半導体領域16を完全に貫いて第1のドープされた半導体領域14に部分的に入り込む適切な処理を行うことにより,トレンチ206,208を形成し,電気絶縁材料214を堆積し,エッチングバックして絶縁材料214をトレンチ底部に残して,部分的に満た」す工程を含む引用発明と,「半導体基板をエッチングして,埋め込み配線のための溝を前記半導体基板に形成する工程」を含む補正発明とは,「埋め込み配線のための溝を前記半導体基板に形成する工程」を含む点で共通する。

イ 引用発明の「金属含有層216」は,補正発明の「シリサイド用金属膜」に相当する。そうすると,引用発明の「金属含有層216をトレンチ206,208内に形成」する工程は,補正発明の「前記溝の側面及び底面上にシリサイド用金属膜をの側壁及び電気絶縁材料214上に形成」する工程に相当する。

ウ 引用発明の「ケイ化物の線26,28,30,32」は,補正発明の「シリサイド膜」に相当する。よって,「第2のドープされた半導体領域16に隣接する金属含有層216の部分をケイ化物の線26,28,30,32に変換し,残りの金属含有層を除去すること」を含む引用発明と,「シリサイド工程を行って,前記溝の側面及び底面上にシリサイド膜を形成する工程」及び「埋め込み配線を形成するために,前記溝の底面上のシリサイド膜を除去する工程」を含む補正発明とは,「シリサイド工程を行って,」「前記溝の側面」「上にシリサイド膜を形成する工程」を有する点,及び「前記埋め込み配線を形成するために,溝の底面上の」「膜を除去する工程」で共通する。

エ 引用発明の「トレンチ206,208」の「電気絶縁材料214」が満たされた部分は,補正発明の「分離用溝」に相当し,そして,補正発明の「埋め込み配線のための溝」に相当する「電気絶縁材料214を」「底部」に形成した「トレンチ206,208」の電気絶縁材料214が満たされていない部分において,「電気絶縁材料214」の上面が,補正発明の「埋め込み配線のための溝」の「底面」に当たることから,引用発明の「トレンチ206,208」の「電気絶縁材料214」が満たされた部分は,当然,補正発明の「埋め込み配線のための溝」の「底面」に相当する部分の下に形成されていることになる。よって,「トレンチ206,208を形成し,」「電気絶縁材料214を堆積し,エッチングバックして絶縁材料214をトレンチ底部に残して,部分的に満た」す工程を含む引用発明と,「前記溝を形成する工程は,当該溝の底面下に,当該溝より狭い分離用溝を形成する工程を含む」補正発明とは,「前記溝を形成する工程は,当該溝の底面下に,」「分離用溝を形成する工程を含」んでいる点で共通する。

したがって,補正発明と引用発明とは,
(一致点)
「埋め込み配線のための溝を半導体基板に形成する工程と,
前記溝の側面及び底面上にシリサイド用金属膜を形成する工程と,
シリサイド工程を行って,前記溝の側面にシリサイド膜を形成する工程と,
前記埋め込み配線を形成するために,前記溝の底面上の膜を除去する工程と,
を含み,
前記溝を形成する工程は,当該溝の底面下に,分離用溝を形成する工程を含む埋め込み配線の形成方法。」
である点で一致し,以下の点で相違する。

(相違点1)
「埋め込み配線のための溝を前記半導体基板に形成する工程」が,補正発明は「エッチング」により形成されているのに対して,引用発明では,その処理について特定されていない点。

(相違点2)
補正発明は「無電解蒸着」により金属層を形成しているのに対し,引用発明は金属層の形成方法について特定されていない点。

(相違点3)
「溝の底面上の」除去する膜が,補正発明は「シリサイド膜」であるに対して,引用発明は「金属含有層」である点。

(相違点4)
補正発明は,「分離用溝」が「埋め込み配線のための溝」「より狭い」ものであるに対して,引用発明は溝の幅について特定されていない点。

(4)判断
ア 相違点1について
引用例1には,「パターン形成されたマスク材料202,204が最上面17の上側に形成され,」「そこを貫通して延在する一対の開口206,208」「が第2のドープされた半導体領域16を完全に貫いて第1のドープされた半導体領域14に部分的に入り込む適切な処理を行った後のもの」(段落[0051]?[0052])と記載され,マスクを利用して適切な処理により開口206,208を形成していることから,その適切な処理(製造プロセス)としてエッチングを使用していることが示唆されているといえる。
また,半導体基板に溝を形成するための種々あるプロセスの1つとして,エッチング技術は以下の周知例1,2等にも記載されているように,当該技術分野において周知の技術である。
よって,引用発明において,半導体基板に溝を形成するときに,周知のエッチング技術を用いて形成することは当業者が適宜なし得たことであり,またエッチングを用いたことによって格別の効果を奏したとも認められない。

(ア)周知例1:特開2002-313962号公報
本願の優先権主張の日前に日本国内において頒布された特開2002-313962号公報には,図46,47とともに以下の記載がある。

a「【0117】図46?53は,STI6s3の形成方法を工程順に示す断面図である。図46を参照して,まず,シリコン基板1上にシリコン酸化膜150,ポリシリコン膜151,及びシリコン窒化膜152をこの順に全面に形成する。但し,ポリシリコン膜151の形成は省略してもよい。図47を参照して,次に,シリコン窒化膜152上にフォトレジスト153を形成した後,フォトレジスト153をエッチングマスクに用いて,異方性エッチング法によって,ポリシリコン膜151の上面が露出するまでシリコン窒化膜152を除去する。図48を参照して,次に,フォトレジスト153を除去した後,シリコン窒化膜152をエッチングマスクに用いて,異方性エッチング法によって,ポリシリコン膜151,シリコン酸化膜150,及びシリコン基板1を除去する。これにより,シリコン基板1の上面内に,200?400nm程度の深さのトレンチ154が形成される。」

(イ)周知例2:特開2003-133316号公報
本願の優先権主張の日前に日本国内において頒布された特開2003-133316号公報には,図1とともに以下の記載がある。

a「【0018】
【発明の実施の形態】以下,本発明の実施の形態について説明する。図1は,半導体装置における銅配線形成例を工程順に示すもので,図1(a)に示すように,半導体素子を形成した半導体基材1上の導電層1aの上に,例えばSiO_(2)からなる絶縁膜2を堆積し,この絶縁膜2の内部に,例えばリソグラフィ・エッチング技術によりコンタクトホール3と配線用の溝4を形成し,その上にTaもしくはTaN等からなるバリア層5,更にその上に電解めっきの給電層としての銅シード層6をスパッタリング等により形成する。」

イ 相違点2について
まず,補正発明の「無電解蒸着工程」という文言の解釈について検討する。
本願明細書中の「本発明の一実施の形態に係る無電解方法によるコバルト膜93の選択的な形成方法をさらに詳細に説明する。…(中略)…ビットライン用溝53の側面及び底面を活性化させた後に,コバルト膜が無電解方法により成長できるように,コバルトイオン及び還元剤を含む反応溶液を活性化されたビットライン用溝53の側面及び底面に接触させる。例えば,反応溶液に基板を浸すことにより,活性化されたビットライン用溝53の側面及び底面が反応溶液に接触できる。コバルトイオン原料(source)として,CoSO_(4)・6H_(2)O(硫酸銅)が用いられることができる。還元剤として,ハイドロフォスフェイトイオン,ボロンを含有する還元剤が用いられることができる。例えば,還元剤として,ここに列挙されたものに限定されず,(CH_(3))_(2)HN・H_(3)(ジメチルアミンボラン:di-methyl-amine-borane:DMAB),HCHO(ホルムアルデヒド),NaH_(2)PO_(2)(次亜りん酸ナトリウム),NaBH_(4)(水素化ホウ素ナトリウム:sodium hydroborate),KBH_(4)(水素化ホウ素カリウム:potassium hydroborate)などが用いられることができる。反応溶液は,pH指数調節剤,界面活性剤などのバッファ溶液をさらに含むことができるが,バッファ溶液は,ここに限定されるものではなく,CH_(3)COOH(酢酸),アンモニウムハイドレート(ammonium hydrate)などを含むことができる。」(段落【0032】?【0033】)という記載を参酌すると,「無電解蒸着工程」は,「蒸着」という文言を用いているが,実際は「無電界メッキ工程」のことを意味していることは,明らかである。そこで,補正発明の「無電解蒸着工程」を「無電界メッキ工程」として以下で更に検討する。
引用例2には,半導体装置であるVLSIデバイス中の開口に無電界メッキを行うことが記載されている。
引用発明と引用例2に記載の発明は,半導体装置の開口部に金属を形成する方法と技術分野が共通するので,引用発明において,埋め込み配線のための溝にシリサイド金属層を形成するために引用例2に記載の無電界メッキ工程を用いることは,当業者が容易になしたことである。

ウ 相違点3,4について
(ア)まず,引用発明は,「トレンチ206,208を形成し,」「電気絶縁材料214を堆積し,エッチングバックして絶縁材料214をトレンチ内に残して,部分的に満たされたトレンチを形成し」ているものである。

(イ)また,補正発明の「分離用溝」に相当するのは,引用発明の「トレンチ206,208」の「電気絶縁材料214」が満たされた部分である。そして,引用発明は「金属含有層216」を形成する前に,「トレンチ206,208」の「電気絶縁材料214」が満たされた部分を形成し,その後「金属含有層216をトレンチ206,208の側壁及び電気絶縁材料214上に形成」し,シリサイド化したのち,「絶縁材料214」の上面を含めた不要な「金属含有層216」を除去するものである。このとき,「絶縁材料214」の上面部分の「金属含有層216」は,シリサイド化されないのは明らかである。

(ウ)ところで,埋め込み配線のための溝の側壁に金属シリサイドの配線を有する構造を製造するための一連の製造工程は種々考えられるが,目的とする半導体構造を製造するために,個々の製造工程をどのような順で行うかは,当業者が適宜なし得る設計的事項であり,a)引用発明のような埋め込み配線のための溝と同時に分離用溝を形成し,分離用溝に絶縁材料を充填した後,金属含有層を形成するという工程順も,b)埋め込み配線のための溝を形成して,金属を形成し,シリサイド化した後に,分離用溝を埋め込み配線のための溝の底部に形成し,絶縁材料を充填するという工程順も,どちらも同じ埋め込み配線のための溝構造ができることは当業者が直ちに察知し得ることであり,どちらの手順で製造するかは,当業者が適宜なし得たことといえる。

(エ)そして,b)の分離用溝の形成に先立って金属含有層を形成しシリサイド化する工程順を選択したことによって,埋め込み配線のための溝の底部に設けられた金属含有層により,埋め込み配線のための溝の底部もシリサイドが形成されることは明らかであり,その後分離用溝を形成すれば,その底部のシリサイドを除去せざるを得ないことも当業者にとって明らかである。

(オ)そうすると,引用発明において,金属含有層の形成工程と分離用溝の形成及び絶縁材料の充填工程の順を入れ替えることによって,必然的に配線溝の底部に形成される層は,金属含有層からシリサイド層になることも明らかであるから,相違点3に係る埋め込み配線のための溝の底部に形成されている除去される層をシリサイド層とすることは,当業者が容易になし得たことといえる。

(カ)そして,埋め込み配線のための溝を後から形成する製造工程を採用した場合に,相違点4に係る分離用溝の形として埋め込み配線のための溝よりも幅が狭いものとすることは,例えば周知例1にも記載されているように周知の構造であり,引用発明において,分離用溝の幅を狭くすることは当業者が適宜なし得たことである。

(キ)したがって,引用発明に,相違点3,4に係る技術事項を適用することは当業者が容易になし得たことである。

(ク)周知例1:特開2002-313962号公報
本願の優先権主張の日前に日本国内において頒布された特開2002-313962号公報には,図54?56とともに,以下の記載がある。

a「【0121】図55は,本実施の形態5の第3の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。本実施の形態5の第3の変形例に係る不揮発性半導体記憶装置は,図54に示したSTI6s1の代わりに,STI6s5を形成したものである。STI6s5は,略T字形の断面形状を有しており,中央部が端部よりも深い構造を成している。不純物拡散領域7は,STI6s5の中央部によって,不純物拡散領域7aと不純物拡散領域7bとに分離されている。本実施の形態5の第3の変形例に係る不揮発性半導体記憶装置によれば,不純物拡散領域7aへの電圧の印加と,不純物拡散領域7bへの電圧の印加とを独立に制御できるため,消去時のディスターブ不良を完全に防止することができる。
【0122】図56は,本実施の形態5の第3の変形例に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。サブビット線BL_(n-1(a)),BL_(n(a)),BL_(n+1(a))は図55の不純物拡散領域7aに対応し,サブビット線BL_(n-1(b)),BL_(n(b)),BL_(n+1(b))は図55の不純物拡散領域7bに対応する。また,列アドレスバッファ79には,ビット線を選択するための列アドレスと,サブビット線を選択するための列サブアドレスとが格納される。ATD回路82は,列アドレスの遷移及び列サブアドレスの遷移を検出する。列デコーダ74は,列アドレスに基づいてビット線を選択するとともに,列サブアドレスに基づいてサブビット線を選択する機能を有する。列ドライバ75は,列デコーダ74によって選択された列アドレス及び列サブアドレスに対応するサブビット線に,所定の電圧を印加する。」

エ 判断についてのまとめ
以上検討したとおり,補正発明は,当業者における周知技術を勘案することにより,引用例1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
本件補正は,補正後の特許請求の範囲により特定される発明が特許出願の際独立して特許を受けることができるものではないから,特許法第17条の2第6項において準用する同法第126条第7項の規定に適合しないものである。

5 補正の却下の決定についてのむすび
以上のとおり,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明
本件補正は上記のとおり却下されたので,本願の請求項1?18に係る発明は,平成24年12月18日の手続補正により補正された明細書,特許請求の範囲及び図面の記載からみて,その特許請求の範囲の請求項1?18に記載されている事項により特定されるとおりのものであり,そのうちの請求項1に係る発明(以下「本願発明」という。)は,請求項1に記載されている事項により特定される以下のとおりのものである。

「半導体基板をエッチングして,埋め込み配線のための溝を前記半導体基板に形成する工程と,
無電解蒸着工程を行って,前記溝の側面及び底面上にシリサイド用金属膜を形成する工程と,
シリサイド工程を行って,前記溝の側面及び底面上にシリサイド膜を形成する工程と,
前記埋め込み配線を形成するために,前記溝の底面上のシリサイド膜を除去する工程と,
を含む埋め込み配線の形成方法。」

第4 引用例に記載された発明
引用例1には,上記第2,4(2)に記載したとおり,引用発明が記載されている。

第5 判断
本願発明は,補正発明から,上記第2,2(1)?(3)に記載した補正事項1?3についての補正によりなされた技術的限定を省いたものである。
そうすると,第2,4(4)において検討したとおり,補正発明は,周知技術を勘案することにより,引用発明及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,補正発明から技術的限定を省いた本願発明についても,当然に,周知技術を勘案することにより,引用発明及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものである。
したがって,本願発明は特許法第29条第2項の規定により特許を受けることができない。

第6 むすび
以上のとおり,本願の請求項1に係る発明は特許法第29条第2項の規定により特許を受けることができないものであるから,他の請求項に係る発明について検討するまでもなく,本願は拒絶をすべきものである。

よって,結論のとおり審決する。
 
審理終結日 2014-03-07 
結審通知日 2014-03-11 
審決日 2014-03-27 
出願番号 特願2007-149539(P2007-149539)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 松本 貢
特許庁審判官 西脇 博志
近藤 幸浩
発明の名称 埋め込みビットラインの形成方法  
代理人 八田国際特許業務法人  
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