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審決分類 審判 査定不服 4項1号請求項の削除 特許、登録しない。 H01L
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 4項4号特許請求の範囲における明りょうでない記載の釈明 特許、登録しない。 H01L
管理番号 1290870
審判番号 不服2013-17248  
総通号数 178 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-10-31 
種別 拒絶査定不服の審決 
審判請求日 2013-09-06 
確定日 2014-08-13 
事件の表示 特願2011-161985「電気デバイス」拒絶査定不服審判事件〔平成24年 2月 9日出願公開,特開2012- 28782〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 1 手続の経緯
本願は,平成10年9月1日(パリ条約による優先権主張外国庁受理1997年9月11日,スウェーデン国)を国際出願日とした出願である特願2000-511198号の一部を平成23年7月25日に新たな特許出願としたものであって,平成25年2月25日付けで拒絶の理由が通知され,同年6月3日に意見書及び手続補正書が提出されたが,同年6月14日付けで拒絶査定がなされ,その後,同年9月6日に拒絶査定不服審判が請求されるとともに手続補正書が提出され,同年10月16日付けで審尋を行い,同年12月18日に回答書が提出されたものである。

2 本願発明
平成25年9月6日に提出された手続補正書による補正(以下「本件補正」という。)は,補正前の請求項1を削除し,請求項1の従属形式で記載されていた補正前の請求項2を,独立形式で記載して補正後の請求項1となし,補正前の請求項3-12を,補正後の請求項2-11としたものであるから,本件補正は,平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第1号に掲げる請求項の削除,及び,同項第4号に掲げる明りょうでない記載の釈明を目的とした補正といえる。
そして,本件補正が,平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項の規定に違反することがないことは明らかである。
したがって,本件補正は適法なものといえるから,本願の請求項1-11に係る発明は,平成25年9月6日に提出された手続補正書により補正された特許請求の範囲の請求項1-11に記載された事項により特定されるとおりのものと認められるところ,その請求項1に係る発明(以下「本願発明1」という。)は,次のとおりのものである。

「【請求項1】
可変周波数の信号を制御するための容量ダイナミックレンジを提供する,第1電極と第2電極との間に電圧依存キャパシタンスを有するバラクタであって:
1回のプロセスで形成されて実質的に均一な特性を有する,電圧依存キャパシタンスを有する少なくとも2つの並列に接続された電気デバイスを備え;
前記電気デバイスは:
第1領域の半導体材料と,
前記第1領域内に形成された第2領域および第3領域の半導体材料であって,前記第2領域および第3領域が分離領域により分離されている,前記第2領域および第3領域の半導体材料と,
前記第1領域の少なくとも前記分離領域に対応する領域上に形成された電気絶縁層と,
前記絶縁層の少なくとも前記分離領域に対応する領域上に形成された導電素子であって,前記絶縁層が,前記導電素子を,前記第1,第2,および第3領域から電気的に絶縁する前記導電素子と,
前記導電素子に接続された前記第1電極と,
前記第2領域および第3領域に接続された前記第2電極と,
を含む前記電気デバイスであり;
前記第2領域と,前記第3領域と,前記導電素子とが,MOSトランジスタのドレインと,ソースと,ゲートと,をそれぞれ構成し;
動作中に前記分離領域内に電圧依存空乏層が形成されるように,及び,対応する前記電圧依存空乏層の容量によって前記容量ダイナミックレンジが獲得されるように,前記ドレイン及びソース領域と前記導電素子とが形成され;
前記ゲートの長さは2μmより小さい;
前記バラクタ。」

3 引用例とその記載事項,及び,引用発明
ア 引用例1:特開昭64-61070号公報
原査定の拒絶の理由に引用された,本願の優先権主張の日前に日本国内において頒布された刊行物である引用例1には,「半導体装置」(発明の名称)について,第1図ないし第4図とともに,次の記載がある。(なお,下線は当合議体において付したものである。以下同じ。)
(1a)「本発明は半導体装置に関し,特に可変容量素子を含む半導体装置に関する。」(第1頁左下欄第14行?第15行)

(1b)「第1図(a),(b)及び(c)はそれぞれ本発明の第1の実施例の平面図,A-A′線及びB-B′線断面図である。
この実施例は,N型高不純物濃度の埋込層2を表面に備えたP型低不純物濃度のシリコン基板1上にP型低濃度の不純物領域3を設け,不純物領域3表面のトレンチ分離酸化膜からなる素子分離領域4に囲まれた部分にP型で濃度が順次高くなっている不純物層7a,7b,7c及び7dからなるチャネル形成領域とこれに接するN型高濃度の不純物領域6からなるソースとP型高濃度の不純物領域5からなるバックゲート領域とを設け,不純物層7a,7b,7c及び7d上にゲート絶縁膜を介してAlからなる共通のゲート電極9gを設け,酸化膜8に開孔した窓を通じて不純物領域5及び6にそれぞれ接続したAlからなるバックゲート及びソース電極9b及び9sを設けている。即ち,この実施例はゲート電極9gと不純物層7a,7b,7c及び7dからなるチャネル形成領域の表面との間で構成されかつしきい電圧値が順次高くなっている4個のキャパシタを並列に接続した構造となっている。」(第2頁右上欄第7行?左下欄第8行)

(1c)「第4図は本発明の第3の実施例の平面図である。この実施例では,ゲート電極9g’が複数本のストライプに分割されたいわゆるインターディジット型(合議体注:くし型)となっているため,ゲート・ソース電極間の容量に直列に入るチャネル領域の抵抗からなる寄生抵抗が低減できるので周波数特性が良好になるという利点がある。」(第2頁右下欄第10行?第16行)

イ 引用発明
(ア)引用例1に記載された可変容量素子は,引用例1の第2図に示された特性からみて,ゲート・ソース電極間の容量,即ちゲート容量が,所定の範囲でゲート電圧に依存するものといえる。
すなわち,引用例1に記載された前記可変容量素子は,ゲート・ソース電極間に電圧依存キャパシタンスを有するものといえる。

(イ)引用例1の不純物領域6からなるソースは一体的に形成されているものの,第1図(b)を参照すると,チャネル形成領域の両側に形成されていることが見て取れる。
すなわち,引用例1の不純物領域6からなる前記ソースは,実質的にP型低濃度の不純物領域3の一部領域によって前記不純物領域3の一部領域の一方の側と他方の側とに分離される,2つの不純物領域であると認識できる。

(ウ)引用例1の第3の実施例の平面図である第4図を参照すると,ゲート電極9g’は複数本のストライプに分割されており,各ストライプのゲートは全て並列的にゲート電極9g’の端子に接続されていることが見て取れる。
そして,前記分割された複数本のストライプのそれぞれに着目すると,分割された各ストライプは,当該ストライプと,前記ストライプの両側に形成されたソース電極とによって,引用例1の第1図に示された第1の実施例に相当する構造を有する素子を形成していることが認識できる。
そうすると,引用例1の第3の実施例は,引用例1の第1の実施例に相当する構造を有する素子を「単位素子」として,前記「単位素子」を並列に接続した構造を備えた可変容量素子であるといえる。

(エ)したがって,上記記載事項及び図示(特に,第1図及び第4図)の内容を総合すれば,引用例1には,「第1の実施例」および「第3の実施例」として,以下の発明(以下「引用発明1」および「引用発明3」という。)が記載されている。

・引用発明1
「ゲート電極9gとソース電極9sとの間に電圧依存キャパシタンスを有する可変容量素子であって:
不純物領域3の半導体材料と,
前記不純物領域3内に形成され,前記不純物領域3の一部領域により分離されている,前記不純物領域3の一部領域の一方の側の不純物領域6,および,前記不純物領域3の一部領域の他方の側の不純物領域6の半導体材料と,
前記不純物領域3の少なくとも前記一部領域に対応する領域の表面に,濃度が順次高くなるように形成された,不純物層7a,7b,7c及び7dからなるチャネル形成領域と,
前記不純物領域3の少なくとも前記一部領域に対応する領域上に形成されたゲート絶縁膜と,
前記ゲート絶縁膜の少なくとも前記一部領域に対応する領域上に形成されたゲート電極9gであって,前記ゲート絶縁膜が,前記ゲート電極9gを,前記不純物領域3および前記一方の側の不純物領域6,及び,前記他方の側の不純物領域6から電気的に絶縁する前記ゲート電極9gと,を含み,
前記ゲート電極9gと前記不純物層7a,7b,7c及び7dからなるチャネル形成領域の表面との間で構成されかつしきい電圧値が順次高くなっている4個のキャパシタが並列に接続した構造を有する,
可変容量素子。」

・引用発明3
「ゲート電極9g’とソース電極9s’との間に電圧依存キャパシタンスを有する可変容量素子であって:
電圧依存キャパシタンスを有する少なくとも2つの並列に接続された単位素子を備え;
前記単位素子は:
不純物領域3の半導体材料と,
前記不純物領域3内に形成され,前記不純物領域3の一部領域により分離されている,前記不純物領域3の一部領域の一方の側の不純物領域6,および,前記不純物領域3の一部領域の他方の側の不純物領域6の半導体材料と,
前記不純物領域3の少なくとも前記一部領域に対応する領域の表面に,濃度が順次高くなるように形成された,不純物層7a,7b,7c及び7dからなるチャネル形成領域と,
前記不純物領域3の少なくとも前記一部領域に対応する領域上に形成されたゲート絶縁膜と,
前記ゲート絶縁膜の少なくとも前記一部領域に対応する領域上に形成されたゲート電極9gであって,前記ゲート絶縁膜が,前記ゲート電極9gを,前記不純物領域3および前記一方の側の不純物領域6,及び,前記他方の側の不純物領域6から電気的に絶縁する前記ゲート電極9gと,を含み,
前記ゲート電極9gと前記不純物層7a,7b,7c及び7dからなるチャネル形成領域の表面との間で構成されかつしきい電圧値が順次高くなっている4個のキャパシタが並列に接続した構造を有する,
単位素子であり;
前記ゲート電極9g’は複数本のストライプに分割されて,各単位素子の各ゲート電極9gとなっており,
前記各単位素子の前記一方の側の不純物領域6,及び,前記他方の側の不純物領域6は前記ソース電極9s’に接続されている,
前記可変容量素子。」

ウ 引用例2:特開平2-228063号公報
原査定の拒絶の理由に引用された,本願の優先権主張の日前に日本国内において頒布された刊行物である引用例2には,「高周波集積回路チャンネル・キャパシタ」(発明の名称)について,FIG.1ないしFIG.3とともに,次の記載がある。
(2a)「2.特許請求の範囲
(1)第1の導電形の第1の軽くドープした半導体基板領域と,
キャパシタの第1の電極を形成する第1の半導体基板に規定され下側にあるチャンネル領域からゲート誘電体によって分離された複数の共通に接続された電界効果第1ゲート電極と,
前記キャパシタの第2電極を形成する連続形成された第1ゲート電極チャンネル領域間に個々に設けられた半導体基板の第2の導電形の複数の共通に接続されたソース/ドレイン拡散領域とを含む高周波集積回路チャンネル・キャパシタ。」(第1頁左下欄第4行?第15行)

(2b)「〔産業上の利用分野〕
この発明は広くは集積回路構造に関し,特に高周波動作用に適した集積回路チャンネル・キャパシタを形成する構造に関する。」(第1頁右下欄第12行?第15行)

(2c)「〔発明が解決しようとする問題点〕
上記のような先行技術においては,高周波に適した低抵抗キャパシタ領域を形成するために,半導体拡散の最少設計ルールと,電界効果トランジスタの最少設計ルールとを使用することができる集積回路キャパシタが必要であった。
〔問題点を解決するための手段〕
この発明による高周波集積回路キャパシタ構造は最少設計ルールのソース/ドレイン拡散領域と組合わされた複数の共通に接続された最少設計ルール電界効果ゲート電極領域を含む。各ゲート電極によって規定された最小長チャンネルは,トランジスタのしきい値以上にバイアスされると,ゲート電極とソース/ドレイン領域によって表わされたノードとの間にチャンネル領域とそれに関連して有効なチャンネル・キャパシタとを提供する。幅・長さ比が十分10を越えるチャンネル領域と最小長ゲート電極とを使用するゲート電極の組入れ配置は基板の単位領域当り例外的に低い抵抗と例外的に高い容量とを有するチャンネル・キャパシタを形成する。」(第2頁左上欄第18行?右上欄第19行)

(2d)「第2図はポリシリコン電極2がゲート誘電体11で基板1のチャンネル領域12から分離され,大体連続するソース/ドレイン拡散領域7の間に配置されることを示す。これは電界効果トランジスタに類似するものである。」(第2頁右下欄第5-9行)

(2e)「このチャンネル・キャパシタ構造における固有の低抵抗は電界効果トランジスタの開発で取得した知識による方式から得られる。最小のチャンネル長及び抵抗の設計ルールはポリシリコン2によって定まるチャンネル長に直接適用される。」(第3頁左下欄第3-7行)

エ 引用例3:特開昭62-156853号公報
原査定の拒絶の理由に引用された,本願の優先権主張の日前に日本国内において頒布された刊行物である引用例3には,「MOS型可変容量回路」(発明の名称)について,第1図ないし第6図とともに,次の記載がある。
(3a)「2.特許請求の範囲
半導体基板と,
この半導体基板上に形成されたMOS型トランジスタと,前記半導体基板にバックゲート電圧を印加する手段と,前記MOS型トランジスタのソースとドレインとを接続し,その接続点に制御電圧を印加する制御手段とを備え,前記制御電圧を可変して前記MOS型トランジスタのゲートと,前記ソースまたはドレインとの間の容量を可変にしたことを特徴とするMOS型可変容量回路。」(第1頁左下欄第3行?第12行)

(3b)「本発明による回路はMOS型トランジスタのゲート・バルク間容量C_(GB)の変化を利用したものであり,その基本原理について第3図に示す空乏状態におけるMOSトランジスタの断面図を用いて詳細に説明する。
空乏状態においては,半導体基板18の表面に空乏層容量C_(D)を持つ。またこの空乏層17とゲート13との間に介在する酸化膜16によって酸化膜容量C_(OX)が存在している。
さて,V_(FB)+V_(BS)<V_(GS)<V_(FB)の空乏状態を考えると,
C_(GS)=C_(GD)=Coverlap≒0 ---(2)
と考えられる。またC_(GD)は酸化膜容量C_(OX)と空乏層容置C_(D)との直列合成各組となるため,
1/C_(GB)=1/C_(OX)+1/C_(D) ,C_(D)=ε_(Si)/X_(D) ---(3)
と表わされる。 ・・・<途中省略>・・・ そこで第1図に示す回路において,制御回路15の出力端子Aを“H”レベルすなわち電源電圧V_(DD)にすると,V_(GS)は常にV_(on)より小さくなるため空乏状態となり,トータルのMOS容量は極端に減少する。一方端子Aを“L”レベルすなわち0Vにすると,V_(on)<V_(GS)の時にはトータルのMOS容量値が酸化膜容量C_(OX)となる。
すなわち第1図に示す実施例の回路においては,制御端子Aの電位を”H”レベルか”L”レベルかに切り換えることによりゲートとソースまたはゲートとドレインとの間のトータルのMOS容量値をC_(OX)からC_(OX)/5程度まで変化させることができる。」(第2頁左下欄第13行?第3頁左上欄第18行)

オ 引用例4:特開平2-241061号公報
原査定の拒絶の理由に引用された,本願の優先権主張の日前に日本国内において頒布された刊行物である引用例4には,「CMOSゲートアレイ」(発明の名称)について,第1図ないし第4図とともに,次の記載がある。
(4a)「(課題を解決するための手段)
本発明は前記課題を解決するために,PMOS及びNMOSからなる基本セルを複数配列してなるCMOSゲートアレイにおいて,未使用の基本セルのPMOS及びNMOSのうち,PMOSのソース及びドレインを電源電位配線に接続すると共にゲートを接地電位配線に接続し,NMOSのソース及びドレインを接地電位配線に接続すると共にゲートを電源電位配線に接続してバイパス・コンデンサを構成したものである。」(第2頁左下欄第3行?第12行)

(4b)「ゲート長L=1μm
ゲート幅=10μm」(第3頁左下欄第6行?第7行)

カ 引用例5:特開平6-132728号公報
原査定の拒絶の理由に引用された,本願の優先権主張の日前に日本国内において頒布された刊行物である引用例5には,「電圧制御型発振回路」(発明の名称)について,第1図ないし第7図とともに,次の記載がある。
(5a)「【0007】
【課題を解決するための手段】本発明のVCOは図1及び図2に示す如く,N型半導体基板(11)上に形成されたインバ-タ回路INVと,前記インバ-タ回路INVに対して,外付けされたコンデンサC_(1)及びC_(2)とコイルLを接続して構成される2端子型LC発振回路をベ-スとして構成されるもので,前記N型半導体基板(11)上に形成されたP^(-)型のウエル層(12)と,前記ウエル層(12)表面に形成されたP^(+)型の拡散層からなるウエル電極(13)と,前記ウエル層(12)上に形成されたゲ-ト酸化膜(14)と,前記ゲ-ト酸化膜(14)上に形成されたゲ-ト電極(15)とからなるMOSキャパシタC_(M1)及びC_(M2)を具備し,前記MOSキャパシタC_(M1)のゲ-ト電極(15)は前記インバ-タ回路INVの入力に接続され,前記MOSキャパシタC_(M2)のゲ-ト電極(15)は前記インバ-タ回路INVの出力に接続され,前記MOSキャパシタC_(M1)及びC_(M2)のウエル電極(13)は,制御電圧印加端子FCに接続して,前記制御電圧印加端子FCに印加される制御電圧Vcにより前記ウエル層(12)の電位を制御設定したことを特徴とするものである。」

(5b)「【0020】ここで図4はテレビ用AFC回路への搭載を目的として設計した本発明のVCOに係る制御電圧Vcに対する発振周波数特性を示す特性図である。図4に示す特性図は図1において,外付けされたコイルLのインダクタンスL=5.6μH,外付けされたコンデンサC_(1)及びC_(2)の容量C_(0)=36.0pFに設定し,電圧依存性を有するMOSキャパシタC_(M1)及びC_(M2)の容量C_(X)は,制御電圧Vcが0V?5Vまで変化する場合において,C_(X)=6.5pF?13.0pF程度に設定した結果得られたものである。図4から本発明のVCOによれば,制御電圧印加端子FCに印加される制御電圧V_(c)が0V?5Vと広範囲に変化した場合でもVCOの発振周波数の可変範囲は14.7MHz?13.5MHzであり,中心値=14.1MHzに対して±4%程度という狭い可変範囲が実現されていることがわかる。」

4 対比
(1)本願発明と引用発明3との対応関係
本願発明と引用発明3について対比すると,引用発明3の「ゲート電極9g’」,「ソース電極9s’」,及び「可変容量素子」は,本願発明の「第1電極」,「第2電極」,及び「バラクタ」にそれぞれ相当する。
また,引用発明3の「単位素子」,「不純物領域3」,不純物領域3の「一部領域」,該一部領域の「一方の側の不純物領域6」及び「他方の側の不純物領域6」は,本願発明の「電気デバイス」,「第1領域」,「分離領域」,「第2領域」及び「第3領域」にそれぞれ相当する。
そして,引用発明3の「ゲート絶縁膜」及び「ゲート電極9g」は,本願発明の「電気絶縁層」及び「導電素子」に相当する。

(2)一致点と相違点
上記(1)の対応関係に基づくと,本願発明と引用発明3は,
「第1電極と第2電極との間に電圧依存キャパシタンスを有するバラクタであって:
電圧依存キャパシタンスを有する少なくとも2つの並列に接続された電気デバイスを備え;
前記電気デバイスは:
第1領域の半導体材料と,
前記第1領域内に形成された第2領域および第3領域の半導体材料であって,前記第2領域および第3領域が分離領域により分離されている,前記第2領域および第3領域の半導体材料と,
前記第1領域の少なくとも前記分離領域に対応する領域上に形成された電気絶縁層と,
前記絶縁層の少なくとも前記分離領域に対応する領域上に形成された導電素子であって,前記絶縁層が,前記導電素子を,前記第1,第2,および第3領域から電気的に絶縁する前記導電素子と,
前記導電素子に接続された前記第1電極と,
前記第2領域および第3領域に接続された前記第2電極と,
を含む前記電気デバイスである;
前記バラクタ。」
であることにおいて一致し,次の4点において相違している。

・相違点1
本願発明は,「前記第2領域と,前記第3領域と,前記導電素子とが,MOSトランジスタのドレインと,ソースと,ゲートと,をそれぞれ構成し; 動作中に前記分離領域内に電圧依存空乏層が形成されるように,及び,対応する前記電圧依存空乏層の容量によって前記容量ダイナミックレンジが獲得されるように,前記ドレイン及びソース領域と前記導電素子とが形成され;」ているのに対し,引用発明3では,このことが明示されていない点。

・相違点2
本願発明は,「前記ゲートの長さは2μmより小さい;」のに対して,引用発明3では,ゲート電極9gのゲート長が明示されていない点。

・相違点3
本願発明は,「可変周波数の信号を制御するための容量ダイナミックレンジを提供する,」バラクタであるのに対して,引用発明3では,用途が明示されていない点。

・相違点4
本願発明は,「1回のプロセスで形成されて実質的に均一な特性を有する,」電圧依存キャパシタンスを有する少なくとも2つの並列に接続された電気デバイスを備えるのに対して,引用発明3では,「プロセス」及び「特性」が明示されていない点。

5 相違点についての判断
上記相違点について検討する。
(1)相違点1について
引用例1において,半導体表面の絶縁膜を「ゲート絶縁膜」と呼び,その上の導電層を「ゲート電極9g」と呼んでいることから判断して,引用発明3の可変容量素子が,MOSトランジスタと対応するものとして認識されていることは明らかであり,また,一般に,MOS構造を有する容量素子の各構成要素を,ドレインと,ソースと,ゲートをそれぞれ構成するものとして形成することは,引用例2に「ゲート電極とソース/ドレイン領域によって表わされたノードとの間にチャンネル領域とそれに関連して有効なチャンネル・キャパシタとを提供する。」(第2頁右上欄第11行?第14行)及び「第2図はポリシリコン電極2がゲート誘電体11で基板1のチャンネル領域12から分離され,大体連続するソース/ドレイン拡散領域7の間に配置されることを示す。これは電界効果トランジスタに類似するものである。」(第2頁右下欄第5-9行)と記載され,また,引用例3に「MOS型トランジスタのゲートと,前記ソースまたはドレインとの間の容量を可変にしたことを特徴とするMOS型可変容量回路。」(特許請求の範囲)と記載されるように,周知技術である。
そして,引用例1には空乏層について明記されていないが,MOS構造を有する容量素子の容量変化が,動作中に形成される電圧依存空乏層によって生じることは,例えば引用例3に記載されるように技術常識にすぎない。
したがって,引用発明3もまた,「前記第2領域と,前記第3領域と,前記導電素子とが,MOSトランジスタのドレインと,ソースと,ゲートと,をそれぞれ構成し; 動作中に前記分離領域内に電圧依存空乏層が形成されるように,及び,対応する前記電圧依存空乏層の容量によって電気容量のダイナミックレンジが獲得されるように,前記ドレイン及びソース領域と前記導電素子とが形成され;」た構成を有すると解されるから,上記相違点1は実質的なものではない。

(2)相違点2について
引用例1の,「ゲート電極9g’が複数本のストライプに分割されたいわゆるインターディジット型となっているため,ゲート・ソース電極間の容量に直列に入るチャネル領域の抵抗からなる寄生抵抗が低減できるので周波数特性が良好になるという利点がある。」(第2頁右下欄第11行?第16行)との記載から,ゲート電極をストライプに分割して,ゲートの長さを,分割前のゲート電極のゲートの長さよりも短くすることで,前記ゲート電極の下方に形成されるチャネル領域の抵抗からなる寄生抵抗を低減し,周波数特性を改良するという技術的思想,すなわち,ゲートの長さを短くすることで,寄生抵抗を低減して,周波数特性を改良するという引用発明3に用いられている技術的思想を,当業者であれば理解することができる。
一方,引用例2には,「高周波集積回路キャパシタ構造は最少設計ルールのソース/ドレイン拡散領域と組合わされた複数の共通に接続された最少設計ルール電界効果ゲート電極領域を含む。・・・<途中省略>・・・ 幅・長さ比が十分10を越えるチャンネル領域と最小長ゲート電極とを使用するゲート電極の組入れ配置は基板の単位領域当り例外的に低い抵抗と例外的に高い容量とを有するチャンネル・キャパシタを形成する。」(第2頁右上欄第6行?第19行)及び「このチャンネル・キャパシタ構造における固有の低抵抗は電界効果トランジスタの開発で取得した知識による方式から得られる。最小のチャンネル長及び抵抗の設計ルールはポリシリコン2によって定まるチャンネル長に直接適用される。」(第3頁左下欄第3-7行)と記載されており,MOS構造の容量素子を形成するに当たり,電界効果トランジスタの最小設計ルールを使用して,「最小長ゲート電極」,「最小のチャンネル長」とすることで,低い抵抗を有するチャンネル・キャパシタが得られることが理解できる。
そして,電界効果トランジスタの最小設計ルールとして,長さが2μmより小さい範囲に含まれる「ゲートの長さ」は,通常採用されている程度の数値にすぎず,上記引用例4に記載されるように,MOS容量として用いられるMOSトランジスタのゲート長を,例えば1μmとすることも,周知の技術的事項にすぎない。
そうすると,引用発明3において,ゲート電極を複数本のストライプに分割した理由が,ゲートの長さを短くすることで,寄生抵抗を低減して,周波数特性を改良することにあり,引用例2から理解できるように,電界効果トランジスタの最小設計ルールを使用して,「最小長ゲート電極」,「最小のチャンネル長」とすることで,低い抵抗を有するチャンネル・キャパシタが得られることが知られていたのであるから,引用発明3において,ゲートの長さを決定するにあたり,電界効果トランジスタの最小設計ルールを使用して,「最小長ゲート電極」,「最小のチャンネル長」とすること,具体的には,上記周知の技術的事項を適用して,例えば1μm程度の値を採用することは,当業者が容易に想到し得たことである。また,「2μmより小さい」という値に臨界的な意義を認めることもできない。
したがって,引用発明3において,上記相違点2について本願発明の構成を採用することは当業者にとって容易である。

(3)相違点3について
MOS構造を有する可変容量素子は,様々な用途に使用されており,上記引用例5に記載されるように,「可変周波数の信号を制御するための容量ダイナミックレンジを提供する,」ために用いることも周知の技術的事項にすぎない。
したがって,引用発明3において,上記相違点3について本願発明の構成を採用することは当業者にとって容易である。

(4)相違点4について
ア 本願発明の,「1回のプロセスで形成されて実質的に均一な特性を有する,」電圧依存キャパシタンスを有する少なくとも2つの並列に接続された電気デバイスを備えるという構成は,言い換えれば,
(ア)少なくとも2つの「電気デバイス」を備えており,
(イ)前記少なくとも2つの「電気デバイス」は,並列に接続されたものであり,
(ウ)前記少なくとも2つの「電気デバイス」は,電圧依存キャパシタンスを有するものであり,
(エ)前記少なくとも2つの「電気デバイス」は,1回のプロセスで形成されたものであり,かつ,前記少なくとも2つの「電気デバイス」は,実質的に均一な特性を有するものである,
という特徴を備えていることを特定しているものと理解することが自然といえる。

イ なお,特許出願人は,平成25年6月3日に提出した手続補正書でした補正における,「1回のプロセスで形成されて実質的に均一な特性を有する」という発明特定事項を追加する補正事項が,新規事項の追加に該当しないことを,同日に提出した意見書において,下記(意1)のように説明している。
そして,下記(意1)における説明は,上記アの理解と同様の理解に基づくものと認められるから,前記意見書の主張に照らしても,上記アの理解は妥当であると認めることができる。

(意1)「2.補正の説明
かかる拒絶理由通知書を受けて,本件出願人は,本意見書と同日付提出の手続補正書において,特許請求の範囲の記載を次の通り補正致しました。
2-1.補正の内容
・・・<途中省略>・・・
(ロ)補正前の請求項2を補正後の請求項3とし,新たな請求項2を追加しました。
・・・<途中省略>・・・
2-2.補正の根拠 ・・・<途中省略>・・・
(2)上記補正(ロ)において追加した新たな請求項2は,「少なくとも2つの前記電気デバイスが「1回のプロセスで形成されて実質的に均一な特性を有する」ことを特定しています。かかる事項は,例えば,明細書の第5実施例に関する記載に基づきます。より具体的には,例えば段落0035及び図7には,1つのバラクタが複数の並列に接続された電気デバイス(MOSトランジスタ)のセットを有する点が記載されています。そして,段落0034には,それら電気デバイスのセットが1回のプロセスで形成される点が記載されています。1回のプロセスでMOSデバイスを形成した場合に形成されたデバイスの特性が実質的に均一となり得る点は自明と言えます。
・・・<途中省略>・・・
よって,これら補正は,新規事項の追加に該当致しません。」

ウ そこで,前記アの理解に基づいて,上記相違点4を検討すると,上記相違点4は,結局は,上記アの「(エ)前記少なくとも2つの「電気デバイス」は,1回のプロセスで形成されたものであり,かつ,前記少なくとも2つの「電気デバイス」は,実質的に均一な特性を有するものである」という構成の有無に帰着すると理解できるから,上記相違点4を,下記の2つに分けて検討する。

・相違点4-1
本願発明の,少なくとも2つの「電気デバイス」は,「1回のプロセスで形成」されたものであるのに対して,引用発明3では,「単位素子」を形成するプロセスが明示されていない点。

・相違点4-2
本願発明の,少なくとも2つの「電気デバイス」は,「実質的に均一な特性を有する」ものであるのに対して,引用発明3では,「単位素子」の特性が明示されていないこと。

エ 上記相違点4-1について
(ア)最初に,本願発明の「1回のプロセスで形成」という発明特定事項が有する意味について検討する。
特許出願人が前記意見書において補正の根拠として主張する,本願の明細書の【0034】には,次の記載がある。
(明1)「【0034】
第5実施例の複合バラクタ70の製造方法の例においては,n形ウェル領域72がまずp形半導体基板71内に形成される。ウェル領域の表面上に絶縁層(図示せず)が形成され,その上に第1ポリシリコン層が形成される。第1ポリシリコン層上には,第1マスク層(図示せず)が形成される。この第1マスク層は,露出しており,格子形状(図示せず)を採るようにエッチングされる。次に,第1ポリシリコン層をエッチングし,ゲート76を形成する。従って,ゲート76は,マスクの格子形状を採る。ゲート76は,複合バラクタの第1電極を形成する。マスクの残りが除去され,ゲート76をマスクとして用い,p^(+)形ソース領域73およびp^(+)形ドレイン領域74が,イオン注入により形成される。このプロセスにおいて,ゲート76の導電率は,ゲートのイオン注入により増大する。あるいは,前記マスクは,イオン注入中も保持される。好ましくは,ゲートの導電率は,ゲート76の金属をシリサイド化することにより増大せしめられる。この構造上に絶縁層(図示せず)が形成され,その上に第2マスク層(図示せず)が形成される。この第2マスク層は露出しており,ソース領域73およびドレイン領域74のそれぞれの上に開口を有するマスク(図示せず)を形成するために,エッチングされる。次に,エッチングステップにより,それらの開口と一致する位置の絶縁材料が除去される。次に,第2マスクが除去され,その上に第2ポリシリコン層77/78が形成される。前のエッチングステップにより,第2ポリシリコン層は,ポリシリコン接続素子77および78のそれぞれにより,ソース領域73およびドレイン領域74のそれぞれに接続することに注意すべきである。それにより,第2ポリシリコン層77/78は,複合バラクタの第2電極を形成する。別の実施例においては,ポリシリコンは接続素子77,78を形成するために用いられ,接続素子77,78を共通に接続するためには,ポリシリコン層77/78の代わりに金属電極が用いられる。」

(イ)そうすると,第5実施例の複合バラクタ70は,下記の(a)-(i)の各工程を経て製造されるものと理解できる。
(a)n形ウェル領域72をまずp形半導体基板71内に形成する工程。
(b)前記ウェル領域の表面上に絶縁層(図示せず)を形成し,その上に第1ポリシリコン層を形成する工程。
(c)前記第1ポリシリコン層上に,第1マスク層(図示せず)を形成する工程であって,この第1マスク層は,露出しており,格子形状(図示せず)を採るようにエッチングされる工程。
(d)次に,前記第1ポリシリコン層をエッチングし,複合バラクタの第1電極となるゲート76を形成する工程であって,前記ゲート76は,マスクの格子形状をとる工程。
(e)前記マスクの残りを除去し,ゲート76をマスクとして用い,p^(+)形ソース領域73およびp^(+)形ドレイン領域74を,イオン注入により形成する工程。
(f)この構造上に絶縁層(図示せず)を形成し,その上に第2マスク層(図示せず)を形成する工程。
(g)この第2マスク層に,ソース領域73およびドレイン領域74のそれぞれの上に開口を有するマスク(図示せず)を形成するために,エッチングする工程。
(h)次に,エッチングステップにより,それらの開口と一致する位置の絶縁材料を除去する工程。
(i)次に,第2マスクを除去し,その上に,ソース領域73およびドレイン領域74のそれぞれに接続する,第2ポリシリコン層77/78を形成する工程であって,それにより,第2ポリシリコン層77/78は,複合バラクタの第2電極を形成する工程。

(ウ)ところで,本願発明において,「電気デバイス」は,「第1領域の半導体材料と,
前記第1領域内に形成された第2領域および第3領域の半導体材料であって,前記第2領域および第3領域が分離領域により分離されている,前記第2領域および第3領域の半導体材料と,
前記第1領域の少なくとも前記分離領域に対応する領域上に形成された電気絶縁層と,
前記絶縁層の少なくとも前記分離領域に対応する領域上に形成された導電素子であって,前記絶縁層が,前記導電素子を,前記第1,第2,および第3領域から電気的に絶縁する前記導電素子と,
前記導電素子に接続された前記第1電極と,
前記第2領域および第3領域に接続された前記第2電極と,
を含む」と規定されているのであるから,前記「電気デバイス」を形成する「1回のプロセス」は,少なくとも前記電気デバイスを構成する要素である,「第2領域および第3領域の半導体材料」,「電気絶縁層」,「導電素子」,「第1電極」,及び,「第2電極」等の各要素を形成する工程を含む一連のものである必要があると認められる。

(エ)そうすると,本願発明の「1回のプロセス」は,上記(a)-(i)の各工程を含む一連の工程を「1回」だけ実行する処理手順を意味しているものと理解することが自然といえる。

(オ)一方,上記の工程(d)は「次に,前記第1ポリシリコン層をエッチングし,複合バラクタの第1電極となるゲート76を形成する工程であって,前記ゲート76は,マスクの格子形状をとる」ものであり,マスクの格子形状をとるゲート76は,少なくとも2つの並列に接続された電気デバイスのそれぞれのゲートを同時に形成する工程といえるから,上記(a)-(i)の各工程を含む一連の処理手順を「1回」だけ実行すると,一の電気デバイスが形成されることに併せて,この一の電子デバイスと並列に接続される他の電子デバイスもまた同時に形成されるものと認められる。

(カ)したがって,上記相違点4-1の,「少なくとも2つの電気デバイスは,1回のプロセスで形成されたものである」ことは,結局,一の電気デバイスを形成するのに必要とされる一連の処理手順を「1回」だけ実行することで,前記一の電気デバイスを形成することに併せて,この一の電子デバイスと並列に接続される他の電子デバイスもまた同時に形成されることを意味しているものと認められる。

(キ)一方,引用例1には,各「単位素子」を形成する具体的な作業手順は明記されていない。
しかしながら,半導体装置の製造という技術分野において,半導体基板上に隣接して形成される同様の構造を有する複数の素子を形成するにあたり,前記複数の素子の対応する要素を同時に形成することによって,一の素子を形成するのに必要とされる一連の処理手順を「1回」だけ実行することで,前記一の素子を形成することに併せて,この一の素子と同様の構造を有する隣接する他の素子をも同時に形成することは,周知慣用の技術的事項であると認められる。

(ク)してみれば,引用例1には,各「単位素子」を形成する具体的な作業手順は明記されていないが,引用発明3に前記周知慣用の技術的事項を適用して,引用発明3の可変容量素子を構成する,少なくとも2つの並列に接続された「単位素子」の形成を,各「単位素子」の対応する要素を同時に形成することで,一の「単位素子」を形成するのに必要とされる一連の処理手順を「1回」だけ実行することで,この一の「単位素子」と同様の構造を有する,並列に接続された他の「単位素子」をも同時に形成すること,すなわち,少なくとも2つの並列に接続された「単位素子」を,1回のプロセスで形成することは,当業者が容易に想到し得たことである。

オ 相違点4-2について
(ア)本願発明の,少なくとも2つの「電気デバイス」が,「実質的に均一な特性を有する」とは,前記少なくとも2つの「電気デバイス」を構成する,個々の「電気デバイス」の有する特性が,実質的に均一であること,すなわち,本願発明のバラクタを構成する,一の「電気デバイス」の特性が,これと並列に接続される他の「電気デバイス」の特性と,実質的に等しいことを意味しているものと解される。

(イ)すなわち,本願発明のバラクタは,「1回のプロセスで形成され」た少なくとも2つの並列に接続された電気デバイスを備えたものであるところ,前記少なくとも2つの並列に接続された電気デバイスを構成する各「電気デバイス」の対応する要素が,共通する工程によって形成されるのであるから,このように共通する工程によって形成された各要素によって構成される各「電気デバイス」の有する特性が,互いに実質的に等しくなることは明らかであると理解できる。
そして,この理解は,特許出願人が,平成25年6月3日に提出した意見書において説明する,「例えば段落0035及び図7には,1つのバラクタが複数の並列に接続された電気デバイス(MOSトランジスタ)のセットを有する点が記載されています。そして,段落0034には,それら電気デバイスのセットが1回のプロセスで形成される点が記載されています。1回のプロセスでMOSデバイスを形成した場合に形成されたデバイスの特性が実質的に均一となり得る点は自明と言えます。」との主張と軌を一にするものと認められる。

(ウ)一方,引用発明3において,引用発明3の可変容量素子を構成する,少なくとも2つの並列に接続された「単位素子」を,1回のプロセスで形成することは,上記「エ 上記相違点4-1について」で検討したように,当業者が容易に想到し得たことである。

(エ)そして,引用発明3の可変容量素子を構成する,少なくとも2つの並列に接続された「単位素子」を,1回のプロセスで形成した場合には,前記少なくとも2つの並列に接続された単位素子を構成する各「単位素子」の対応する要素は,共通する工程によって形成されることになるから,このように共通する工程によって形成された各要素によって構成される前記各「単位素子」の有する特性が,互いに実質的に等しくなることは明らかであると認められる。

(オ)すなわち,上記「エ 上記相違点4-1について」で検討したように,引用発明3の可変容量素子を構成する,少なくとも2つの並列に接続された「単位素子」を,1回のプロセスで形成することが当業者が容易に想到し得たことと認められることから,引用発明3の,1回のプロセスで形成された,少なくとも2つの並列に接続された単位素子を構成する各「単位素子」を,「実質的に均一な特性を有する」ものすることもまた容易に想到し得たことと認められる。

(カ)なお,上記の検討の(エ)において,「引用発明3の可変容量素子を構成する,少なくとも2つの並列に接続された「単位素子」を,1回のプロセスで形成した場合には,前記少なくとも2つの並列に接続された単位素子を構成する各「単位素子」の対応する要素は,共通する工程によって形成されることになるから,このように共通する工程によって形成された各要素によって構成される前記各「単位素子」の有する特性が,互いに実質的に等しくなることは明らかであると認められる。」との認定をしたが,仮に,少なくとも2つの並列に接続された「単位素子」を,1回のプロセスで形成した場合に,各「単位素子」の有する特性が,互いに実質的に等しくなることが明らかであるとまでは認めることができなかったとしても,引用発明1に対して,ゲート電極を複数本のストライプに分割して,引用発明3とした目的が,引用例1の上記摘記(1c)に記載されるように,「ゲート・ソース電極間の容量に直列に入るチャネル領域の抵抗からなる寄生抵抗が低減できるので周波数特性が良好になるという利点がある。」ことにあることに照らして,引用発明3のストライプに分割された各ゲート電極によって構成される各「単位素子」の特性を,個別に異ならせる事情は認められないから,引用発明3において,各「単位素子」を,「実質的に均一な特性を有する」ものとすることは当業者が適宜なし得たことである。
また,本願の明細書,特許請求の範囲及び図面には,少なくとも2つの並列に接続された電気デバイスを,「実質的に均一な特性を有する」ものとしたことによる効果については記載されていないから,前記「実質的に均一な特性を有する」という発明特定事項に係る本願発明の効果を格別なものと認めることもできない。

カ 上記エ,オで検討したように,上記相違点4-1及び上記相違点4-2は,いずれも当業者が容易に想到し得たことであるから,引用発明3において,上記相違点4について,本願発明の構成を採用することは当業者にとって容易である。

キ そして,相違点1ないし4に記載の構成に基づいて,本願発明が奏する効果も,当業者が予測し得る程度のものにすぎない。

6 小括
以上検討したとおり,相違点1は実質的なものではなく,相違点2ないし4における本願発明の構成は,当業者が容易に想到し得たものであるから,本願発明は,引用発明3と引用例2-5に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものである。

7 むすび
以上のとおり,本願発明は,引用発明3と引用例2-5に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
したがって,他の請求項について検討するまでもなく,本願は拒絶をすべきものである。

よって,結論のとおり審決する。
 
審理終結日 2014-03-14 
結審通知日 2014-03-18 
審決日 2014-04-02 
出願番号 特願2011-161985(P2011-161985)
審決分類 P 1 8・ 561- Z (H01L)
P 1 8・ 121- Z (H01L)
P 1 8・ 571- Z (H01L)
P 1 8・ 574- Z (H01L)
最終処分 不成立  
前審関与審査官 瀧内 健夫  
特許庁審判長 松本 貢
特許庁審判官 加藤 浩一
西脇 博志
発明の名称 電気デバイス  
代理人 亀谷 美明  
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