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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1290976 |
| 審判番号 | 不服2013-21290 |
| 総通号数 | 178 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2014-10-31 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2013-11-01 |
| 確定日 | 2014-08-14 |
| 事件の表示 | 特願2010-220576「アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法」拒絶査定不服審判事件〔平成23年 2月 3日出願公開、特開2011- 23740〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成8年11月29日に出願した特願平8-335050号(パリ条約による優先権主張1995年12月22日、アメリカ合衆国)の一部を平成22年9月30日に新たな特許出願としたものであって、平成24年10月29日付けの拒絶理由通知に対して、平成25年5月1日に手続補正書及び意見書が提出されたが、同年6月21日付けで拒絶査定がなされ、それに対して、同年11月1日に拒絶査定不服の審判請求がなされたものである。 2.本願発明 本願の請求項1に係る発明(以下「本願発明」という。)は、平成25年5月1日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定される以下のとおりのものである。 「【請求項1】 アモルファスシリコン薄膜トランジスタを形成する方法であって、 第1のエッジおよび第2のエッジを有するゲート領域を形成するステップと、 前記ゲート領域上に未ドープアモルファスシリコン層を形成するステップであって、当該未ドープアモルファスシリコン層が前記ゲート領域の前記第1のエッジおよび前記第2のエッジを超えて延出する、ステップと、 前記未ドープアモルファスシリコン層上に前記ゲート領域の第1のエッジおよび第2のエッジとにそれぞれ整合する第1のエッジおよび第2のエッジを有する絶縁領域を形成するステップであって、その結果、前記未ドープアモルファスシリコン層が前記絶縁領域の前記第1のエッジおよび前記第2のエッジの外側に露光部分を有するようになる、ステップと、 前記絶縁領域および前記未ドープアモルファスシリコン層の前記露光部分上にドープされた半導体層を形成して、それによって前記絶縁領域の前記第1のエッジおよび前記第2のエッジにおいて当該ドープされた半導体層と前記未ドープアモルファスシリコン層の前記露光部分との間にそれぞれ第1の接合部と第2の接合部を生成するステップであって、当該第1の接合部および当該第2の接合部がそれぞれ前記ゲート領域の前記第1のエッジおよび前記第2のエッジと整合される、ステップと、 自己整合リソグラフィーを使用して前記ドープされた半導体層をパターニングして、第1の接合部および第2の接合部からそれぞれ延出する第1のチャネルリードおよび第2のチャネルリードを形成するステップであって、当該第1のチャネルリードおよび第2のチャネルリードが、最大オーバーラップ距離以下の距離だけ前記絶縁領域とそれぞれ重なる第1の整合されたエッジおよび第2の整合されたエッジを有する、ステップと、 前記第1のチャネルリード上に第1の電極と前記第2のチャネルリード上に第2の電極とを形成するステップであって、当該第1の電極と当該第2の電極とが前記ゲート領域の外側にある、ステップと、 を含む、前記方法。」 3.引用刊行物に記載された発明 (3-1)原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平2-62051号公報(以下「引用刊行物」という。)には、第1、2図とともに、以下の事項が記載されている。(なお、下線は、当審において付与したものである。以下、同じ。) 「〔産業上の利用分野〕 本発明は、アクティブマトリクスカラー液晶表示装置における薄膜トランジスタの製造方法に関する。」(2ページ右上欄5?8行) 「〔課題を解決するための手段〕 第1図(a)?(d)により本発明を説明する。 〔第1図(a)参照〕 透明絶縁性基板1上に金属よりなるゲート電極Gを形成した後、その上を被覆するゲート絶縁膜2、動作半導体層3.保護膜4.更に必要ならば密着層5を積層し、その上にポジ型のレジストを塗布し、透明絶縁性基板1背面よりゲート電極Gをマスクとする背面露光を行う。これにより上記レジスト膜のうち、第1図(a)に右下がりのハッチを付して示す未露光部が現像液に非溶解性、その他の部分が可溶性となる。 従って現像処理を行なって、ゲート電極Gに位置整合したレジスト膜8を形成し、これをマスクとして保護膜4の露出部を除去する。密着層5が存在する場合には密着層5と保護膜4をエッチングする。 〔第1図(b)参照〕 次いで上記レジスト膜8を除去し、コンタクト層6と透明導電膜(例えばITO膜)7を形成する。 〔第1図(c)参照〕 ネガ型レジストを全面に塗布し、これに対して再びゲート電極Gをマスクとして背面露光をオーバー露光気味に行う。この露光により第1図(c)に点線のハッチを付して示す部分が非溶解性,その他の部分が可溶性となる。 従ってこのレジスト膜に現像処理を施して得られたレジスト膜10は、ゲート電極G上層部に開口11が形成される。そこでこのレジスト膜10をマスクとして、透明導電膜7とコンタクト層6の露出部を除去する。 〔第1図(d)参照〕 この後上記レジスト膜10を除去すれば、図示のように保護膜4の周縁に端部が重なり合うソース電極Sとドレイン電極Dが得られる。 これ以降は通常の製造方法に従って進めてよい。 〔作 用〕 上記開口11は、ネガ型のレジスト膜透明絶縁性基板1の背面よりオーバー露光して形成したものであるから、ゲート電極Gの端部上への光の廻り込みにより、非露光部はゲート電極Gより小さくなる。そのため、開口11はゲート電極Gと位置整合しているが、その大きさはマスクであるゲート電極Gより小さく形成される。従ってこれをマスクとして下層の透明導電膜7とコンタクト層6をエッチングすれば、その除去跡もゲート電極Gより小さい。 保護膜4の大きさはゲート電極Gより僅かに小さい程度なので、透明導電膜7及びコンタクト層6の端部は保護膜4の周縁部に重なり合い、従来のように両者間に隙間が生じることはない。」(3ページ右上欄15行?4ページ左上欄7行) 「〔実 施 例〕 以下本発明の一実施例を第2図(a)?(h)により説明する。 図中1は透明絶縁性基板としてのガラス基板、GはTiのような非透光性金属よりなるゲート電極、2はゲート絶縁膜としての厚さ約3000ÅのSiN(窒化シリコン)膜、3は約1000Åの厚さのa-Si膜からなる動作半導体層、4は保護膜としての約1400Åの厚さのSiO_(2)膜、5は密着層としての約50Åの厚さのa-Si膜、6は厚さ約300Åのn^(+)a-Siからなるコンタクト層、7はソース・ドレイン電極材料の導電膜で、厚さ約1000ÅのITO膜のような透明導電膜、Sはソース電極、Dはドレイン電極、8,9,10はレジスト膜である。 〔第2図(a)参照〕 ガラス基板1上にゲート電極Gを形成し、その上層にSiN膜2,a-Si膜3,SiO_(2)膜4,a-Si膜5をP-CVD法により連続的に成膜する。 〔第2図(b)参照〕 その上にポジ型のレジストを全面に塗布し、ゲート電極Gをマスクとしてガラス基板1裏面より露光した後、現像処理を施してゲート電極Gに位置整合したレジスト膜8を形成する。 〔第2図(c)参照〕 次いで上記レジスト膜8をマスクとして、a-Si膜5,SiO_(2)膜4をエッチングして、これらの露出部を除去した後、レジスト膜8を剥離する。これにより、ゲート電極Gの上層に位置ずれのない保護膜4が形成される。〔第2図(d)参照〕 次いでa-Si膜3表面を緩衝弗酸溶液で処理した後、保護膜としてのSiO_(2)膜4および密着層としてのa-Si膜5の積層膜上から、a-Si膜3上全面にn^(+)a-Si膜6,ITO膜7を連続成膜する。 〔第2図(e)参照〕 次いで上記ITO膜7上にネガ型のレジストを全面に塗布し、再びゲート電極Gをマスクとして、ガラス基板l裏面より上記ネガ型のレジスト膜10にオーバーぎみに露光し、本来ならばゲート電極Gによって遮光される領域の端部まで感光させる。この後現像処理を施して、図示の如くゲート電極Gより小さい開口11を有するレジスト膜10を形成する。 〔第2図(f)参照〕 次いで上記レジスト膜10をマスクとして、SiO_(2)膜4上のITO膜7とn^(+)a-Si膜6をエッチングして、ゲート電極G上部を開孔した後、レジスト膜10を剥離する。以上で保護膜4の周縁部に端部が重なり合うソース電極S及びドレイン電極Dが得られる これ以降は通常の製造工程に従って進めてよい。 〔第2図(g)参照] 即ち、ポジ型のレジスト膜9を全面に塗布し、ソース・ドレイン電極を形成するための露光および現像処理を施す。 〔第2図(h)参照〕 上記レジスト膜9をマスクとして、上記ITO膜7,n^(+)a-Si6,a-Si膜5(当審注:「a-Si膜3」の誤記と認められる。)をエッチングして、図示のように、端部が保護膜の周縁部に重なりを有するソース電極S、ドレイン電極Dを形成する。」(4ページ右上欄1行?5ページ左上欄4行) (3-2)引用刊行物の「本発明は、アクティブマトリクスカラー液晶表示装置における薄膜トランジスタの製造方法に関する。」(2ページ右上欄5?7行)、「3は、約1000Åの厚さのa-Si膜からなる動作半導体層」(4ページ右上欄7?8行)という記載から、引用刊行物には、「アモルファスシリコン薄膜トランジスタの製造方法」が記載されているものと認められる。 (3-3)引用刊行物の第2図(a)からは、「ガラス基板1」上に形成された「ゲート電極G」が「第1のエッジおよび第2のエッジ」を有していること、そして、前記「ゲート電極G」の上層に「連続的に成膜」された「SiN膜2,a-Si膜3,SiO_(2)膜4,a-Si膜5」が、前記「ゲート電極G」の前記「第1のエッジおよび第2のエッジ」を超えて延出していることが見て取れる。そうすると、引用刊行物には、「ガラス基板1上に第1のエッジおよび第2のエッジを有するゲート電極Gを形成し、その上層にSiN膜2,a-Si膜3,SiO_(2)膜4,a-Si膜5を、前記第1のエッジおよび第2のエッジを超えて延出するように、P-CVD法により連続的に成膜する」ことが記載されているものと認められる。 (3-4)引用刊行物の第2図(c)からは、「ゲート電極Gの上層に」形成された「位置ずれのない保護膜4」が「第1のエッジおよび第2のエッジ」を有していることが見て取れる。そうすると、引用刊行物には、「その上にポジ型のレジストを全面に塗布し、ゲート電極Gをマスクとしてガラス基板1裏面より露光した後、現像処理を施してゲート電極Gに位置整合したレジスト膜8を形成し、次いで前記レジスト膜8をマスクとして、a-Si膜5,SiO_(2)膜4をエッチングして、これらの露出部を除去した後、レジスト膜8を剥離することにより、ゲート電極Gの上層に、第1のエッジおよび第2のエッジを有し、位置ずれのない保護膜4を形成する」ことが記載されているものと認められる。 (3-5)以上から、引用刊行物には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。 「ガラス基板1上に第1のエッジおよび第2のエッジを有するゲート電極Gを形成し、その上層にSiN膜2,a-Si膜3,SiO_(2)膜4,a-Si膜5を、前記第1のエッジおよび第2のエッジを超えて延出するように、P-CVD法により連続的に成膜し、 その上にポジ型のレジストを全面に塗布し、前記ゲート電極Gをマスクとして前記ガラス基板1裏面より露光した後、現像処理を施して前記ゲート電極Gに位置整合したレジスト膜8を形成し、次いで前記レジスト膜8をマスクとして、前記a-Si膜5,前記SiO_(2)膜4をエッチングして、これらの露出部を除去した後、前記レジスト膜8を剥離することにより、前記ゲート電極Gの上層に、第1のエッジおよび第2のエッジを有し、位置ずれのない保護膜としてのSiO_(2)膜4および密着層としてのa-Si膜5を形成し、 次いで前記a-Si膜3表面を緩衝弗酸溶液で処理した後、前記保護膜としてのSiO_(2)膜4および前記密着層としてのa-Si膜5の積層膜上から前記a-Si膜3上全面にn^(+)a-Si膜6,ITO膜7を連続成膜し、 次いで前記ITO膜7上にネガ型のレジストを全面に塗布し、前記ゲート電極Gをマスクとして、前記ガラス基板l裏面より前記ネガ型のレジストにオーバーぎみに露光し、本来ならば前記ゲート電極Gによって遮光される領域の端部まで感光させ、この後現像処理を施して、前記ゲート電極Gより小さい開口11を有するレジスト膜10を形成し、 次いで前記レジスト膜10をマスクとして、前記保護膜としてのSiO_(2)膜4上の前記ITO膜7と前記n^(+)a-Si膜6をエッチングして、前記ゲート電極G上部を開孔した後、前記レジスト膜10を剥離し、 次いでポジ型のレジストを全面に塗布し、前記ソース電極Sおよび前記ドレイン電極Dを形成するための露光および現像処理を施したレジスト膜9をマスクとして、前記ITO膜7,前記n^(+)a-Si6,前記a-Si膜3をエッチングして、前記保護膜4としてのSiO_(2)膜4の周縁部に端部が重なり合うソース電極Sおよびドレイン電極Dを形成する、 アモルファスシリコン薄膜トランジスタの製造方法。」 4.対比 (4-1)刊行物発明の「ゲート電極G」は、本願発明の「ゲート領域」に相当するから、刊行物発明の「ガラス基板1上に第1のエッジおよび第2のエッジを有するゲート電極Gを形成」することは、本願発明の「第1のエッジおよび第2のエッジを有するゲート領域を形成するステップ」に相当する。 (4-2)刊行物発明の「a-Si膜3」と、本願発明の「未ドープアモルファスシリコン層」は、「アモルファスシリコン層」という点で共通するから、刊行物発明の「その上層に」「a-Si膜3」「を、前記第1のエッジおよび第2のエッジを超えて延出するように、P-CVD法により連続的に成膜」することと、本願発明の「前記ゲート領域上に未ドープアモルファスシリコン層を形成するステップであって、当該未ドープアモルファスシリコン層が前記ゲート領域の前記第1のエッジおよび前記第2のエッジを超えて延出する、ステップ」は、「前記ゲート領域上に」「アモルファスシリコン層を形成するステップであって、当該」「アモルファスシリコン層が前記ゲート領域の前記第1のエッジおよび前記第2のエッジを超えて延出する、ステップ」という点で共通する。 (4-3)刊行物発明の「保護膜としてのSiO_(2)膜4」は、本願発明の「絶縁領域」に相当する。そして、刊行物発明の「a-Si膜3」が、「その上にポジ型のレジストを全面に塗布し、前記ゲート電極Gをマスクとして前記ガラス基板1裏面より露光」する際、あるいは、「次いで前記ITO膜7上にネガ型のレジストを全面に塗布し、前記ゲート電極Gをマスクとして、前記ガラス基板l裏面より前記ネガ型のレジストにオーバーぎみに露光」する際に、「露光部分」となる領域を有することは明らかであるから、刊行物発明の「その上にポジ型のレジストを全面に塗布し、前記ゲート電極Gをマスクとして前記ガラス基板1裏面より露光した後、現像処理を施して前記ゲート電極Gに位置整合したレジスト膜8を形成し、次いで前記レジスト膜8をマスクとして、」「前記SiO_(2)膜4をエッチングして、これらの露出部を除去した後、前記レジスト膜8を剥離することにより、前記ゲート電極Gの上層に、第1のエッジおよび第2のエッジを有し、位置ずれのない保護膜としてのSiO_(2)膜4」「を形成」することと、本願発明の「前記未ドープアモルファスシリコン層上に前記ゲート領域の第1のエッジおよび第2のエッジとにそれぞれ整合する第1のエッジおよび第2のエッジを有する絶縁領域を形成するステップであって、その結果、前記未ドープアモルファスシリコン層が前記絶縁領域の前記第1のエッジおよび前記第2のエッジの外側に露光部分を有するようになる、ステップ」とは、「前記」「アモルファスシリコン層上に」「第1のエッジおよび第2のエッジを有する絶縁領域を形成するステップであって、その結果、前記」「アモルファスシリコン層が」「露光部分を有するようになる、ステップ」という点で共通する。 (4-4)刊行物発明において、「前記保護膜としてのSiO_(2)膜4および前記密着層としてのa-Si膜5の積層膜上から前記a-Si膜3上全面に」「成膜」された「n^(+)a-Si膜6」が、「前記保護膜としてのSiO_(2)膜4」の「第1のエッジおよび第2のエッジ」において、「a-Si膜3」との間に「第1の接合部」および「第2の接合部」を有するのは明らかであるから、刊行物発明の「前記保護膜としてのSiO_(2)膜4および前記密着層としてのa-Si膜5の積層膜上から前記a-Si膜3上全面にn^(+)a-Si膜6」「を」「成膜」することと、本願発明の「前記絶縁領域および前記未ドープアモルファスシリコン層の前記露光部分上にドープされた半導体層を形成して、それによって前記絶縁領域の前記第1のエッジおよび前記第2のエッジにおいて当該ドープされた半導体層と前記未ドープアモルファスシリコン層の前記露光部分との間にそれぞれ第1の接合部と第2の接合部を生成するステップであって、当該第1の接合部および当該第2の接合部がそれぞれ前記ゲート領域の前記第1のエッジおよび前記第2のエッジと整合される、ステップ」とは、「前記絶縁領域および前記」「アモルファスシリコン層の」「上にドープされた半導体層を形成して、それによって前記絶縁領域の前記第1のエッジおよび前記第2のエッジにおいて当該ドープされた半導体層と前記」「アモルファスシリコン層」「との間にそれぞれ第1の接合部と第2の接合部を生成するステップ」という点で共通する。 (4-5)刊行物発明において、「次いで前記ITO膜7上にネガ型のレジストを全面に塗布し、前記ゲート電極Gをマスクとして、前記ガラス基板l裏面より前記ネガ型のレジストにオーバーぎみに露光し、本来ならば前記ゲート電極Gによって遮光される領域の端部まで感光させ、この後現像処理を施して、前記ゲート電極Gより小さい開口11を有するレジスト膜10を形成し、次いで前記レジスト膜10をマスクとして、前記保護膜としてのSiO_(2)膜4上の前記ITO膜7と前記n^(+)a-Si膜6をエッチングして、前記ゲート電極G上部を開孔した後、前記レジスト膜10を剥離し、次いでポジ型のレジストを全面に塗布し、前記ソース電極Sおよび前記ドレイン電極Dを形成するための露光および現像処理を施したレジスト膜9をマスクとして、前記ITO膜7,前記n^(+)a-Si6,前記a-Si膜5をエッチングして、前記保護膜4としてのSiO_(2)膜4の周縁部に端部が重なり合うソース電極Sおよびドレイン電極Dを形成する」ことは、本願発明の「自己整合リソグラフィー」に相当する。そして、刊行物発明の「前記保護膜4としてのSiO_(2)膜4の周縁部に端部が重なり合うソース電極Sおよびドレイン電極D」のうち、「前記n^(+)a-Si6」で構成される部分は、各々本願発明の「第1の接合部および第2の接合部からそれぞれ延出する第1のチャネルリードおよび第2のチャネルリード」に相当するから、刊行物発明の「次いで前記ITO膜7上にネガ型のレジストを全面に塗布し、前記ゲート電極Gをマスクとして、前記ガラス基板l裏面より前記ネガ型のレジストにオーバーぎみに露光し、本来ならば前記ゲート電極Gによって遮光される領域の端部まで感光させ、この後現像処理を施して、前記ゲート電極Gより小さい開口11を有するレジスト膜10を形成し、次いで前記レジスト膜10をマスクとして、前記保護膜としてのSiO_(2)膜4上の」「前記n^(+)a-Si膜6をエッチングして、前記ゲート電極G上部を開孔した後、前記レジスト膜10を剥離し、次いでポジ型のレジストを全面に塗布し、前記ソース電極Sおよび前記ドレイン電極Dを形成するための露光および現像処理を施したレジスト膜9をマスクとして、」「前記n^(+)a-Si6」「をエッチングして、前記保護膜4としてのSiO_(2)膜4の周縁部に端部が重なり合うソース電極Sおよびドレイン電極Dを形成する」ことと、本願発明の「自己整合リソグラフィーを使用して前記ドープされた半導体層をパターニングして、第1の接合部および第2の接合部からそれぞれ延出する第1のチャネルリードおよび第2のチャネルリードを形成するステップであって、当該第1のチャネルリードおよび第2のチャネルリードが、最大オーバーラップ距離以下の距離だけ前記絶縁領域とそれぞれ重なる第1の整合されたエッジおよび第2の整合されたエッジを有する、ステップ」とは、「自己整合リソグラフィーを使用して前記ドープされた半導体層をパターニングして、第1の接合部および第2の接合部からそれぞれ延出する第1のチャネルリードおよび第2のチャネルリードを形成するステップ」という点で共通する。 (4-6)そうすると、本願発明と刊行物発明とは、 「アモルファスシリコン薄膜トランジスタを形成する方法であって、 第1のエッジおよび第2のエッジを有するゲート領域を形成するステップと、 前記ゲート領域上にアモルファスシリコン層を形成するステップであって、当該アモルファスシリコン層が前記ゲート領域の前記第1のエッジおよび前記第2のエッジを超えて延出する、ステップと、 前記アモルファスシリコン層上に第1のエッジおよび第2のエッジを有する絶縁領域を形成するステップであって、その結果、前記アモルファスシリコン層が露光部分を有するようになる、ステップと、 前記絶縁領域および前記アモルファスシリコン層の上にドープされた半導体層を形成して、それによって前記絶縁領域の前記第1のエッジおよび前記第2のエッジにおいて当該ドープされた半導体層と前記アモルファスシリコン層との間にそれぞれ第1の接合部と第2の接合部を生成するステップと、 自己整合リソグラフィーを使用して前記ドープされた半導体層をパターニングして、第1の接合部および第2の接合部からそれぞれ延出する第1のチャネルリードおよび第2のチャネルリードを形成するステップと、 を含む、前記方法。」 である点で一致し、次の6点で相違する。 (相違点1)本願発明では、「前記ゲート領域上に未ドープアモルファスシリコン層を形成する」のに対し、刊行物発明では、「ゲート電極G」「の上層に」「成膜」される「a-Si膜3」が未ドープであるかどうか特定されていない点。 (相違点2)本願発明では、「前記ゲート領域の第1のエッジおよび第2のエッジとにそれぞれ整合する第1のエッジおよび第2のエッジを有する絶縁領域を形成する」のに対して、刊行物発明では、「第1のエッジおよび第2のエッジを有」する「保護膜としてのSiO_(2)膜4」が「ゲート電極G」の「第1のエッジおよび第2のエッジ」に整合しているかどうか明らかでない点。 (相違点3)本願発明では、「前記未ドープアモルファスシリコン層が前記絶縁領域の前記第1のエッジおよび前記第2のエッジの外側に露光部分を有する」のに対して、刊行物発明では、「a-Si膜3」について、そのような特定が成されていない点。 (相違点4)本願発明では、「前記絶縁領域および前記未ドープアモルファスシリコン層の前記露光部分上にドープされた半導体層を形成し」、「前記絶縁領域の前記第1のエッジおよび前記第2のエッジにおいて当該ドープされた半導体層と前記未ドープアモルファスシリコン層の前記露光部分との間にそれぞれ第1の接合部と第2の接合部を生成」し、「当該第1の接合部および当該第2の接合部がそれぞれ前記ゲート領域の前記第1のエッジおよび前記第2のエッジと整合される」のに対して、刊行物発明では、「a-Si膜3上全面に」「成膜」される「n^(+)a-Si膜6」について、そのような特定がなされていない点。 (相違点5)本願発明では、「当該第1のチャネルリードおよび第2のチャネルリードが、最大オーバーラップ距離以下の距離だけ前記絶縁領域とそれぞれ重なる第1の整合されたエッジおよび第2の整合されたエッジを有する」のに対して、刊行物発明では、そのような特定がなされていない点。 (相違点6)本願発明では、「前記第1のチャネルリード上に第1の電極と前記第2のチャネルリード上に第2の電極とを形成するステップであって、当該第1の電極と当該第2の電極とが前記ゲート領域の外側にある、ステップ」を有するのに対して、刊行物発明では、そのような特定がなされていない点。 5.判断 以下、上記相違点について、検討する。 (5-1)相違点1について 一般に、アモルファスシリコン薄膜トランジスタにおいて、動作層となるアモルファスシリコン層を未ドープの真性シリコン層で形成することは、引用文献を挙げるまでもなく周知の技術である。そして、刊行物発明において、動作層となる「a-Si膜3」を、「n^(+)a-Si6」のように「n^(+)」をつけることなく表記していることからも、「a-Si膜3」は、本願発明と同様未ドープであるものと認められ、仮にそうでないとしても、本願発明のように未ドープのものとすることは、当業者が必要に応じて、適宜なし得たことと認められる。 したがって、相違点1は、実質的なものでないか、当業者が容易になし得た範囲に含まれる程度のものである。 (5-2)相違点2について 引用刊行物には、 「〔第2図(a)参照〕 ガラス基板1上にゲート電極Gを形成し、その上層にSiN膜2,a-Si膜3,SiO_(2)膜4,a-Si膜5をP-CVD法により連続的に成膜する。 〔第2図(b)参照〕 その上にポジ型のレジストを全面に塗布し、ゲート電極Gをマスクとしてガラス基板1裏面より露光した後、現像処理を施してゲート電極Gに位置整合したレジスト膜8を形成する。 〔第2図(c)参照〕 次いで上記レジスト膜8をマスクとして、a-Si膜5,SiO_(2)膜4をエッチングして、これらの露出部を除去した後、レジスト膜8を剥離する。これにより、ゲート電極Gの上層に位置ずれのない保護膜4が形成される。」(4ページ右上欄16行?同ページ左下欄11行)と記載されているように、「SiO_(2)膜4」は、「ゲート電極Gに位置整合したレジスト膜8」をマスクとしてエッチングされるのであるから、「保護膜としてのSiO_(2)膜4」も「ゲート電極Gに位置整合」しているようにも思われる。しかし、実際には、背面からの露光光の僅かな回り込みにより、「レジスト膜8」は「ゲート電極G」よりも僅かに小さく形成されるので、そのような「レジスト膜8」をマスクとしてエッチングされた「保護膜としてのSiO_(2)膜4」も「ゲート電極G」より僅かに小さく形成されるものと考えられ、実際、引用刊行物にも、「保護膜4の大きさはゲート電極Gより僅かに小さい程度なので、」(4ページ左上欄4?5行)と記載されている。 一方、本願明細書には、「【0012】 該技法は、ゲート領域をパターン形成された導電層中に生成し、次いで2つの自己整合リソグラフィック裏側露光を用いて次の層をパターン形成することにより、実施され得る。第1裏側露光をポジレジストを用いて実行し、絶縁層をパターン形成し、絶縁領域を生成することができ、エッジがゲート領域のエッジとほぼ整合される。次に、第2裏側露光をネガレジストを用いて実行し、上述したようなドープμｘｔal-SiのPECVD層をパターン形成し、ゲート領域のエッジと略整合される接合部から延出する導電性リードを生成する。導電性リードは、最大オーバーラップ距離以下の距離だけ絶縁領域にオーバーラップする自己整合エッジを有する。導電性金属電極は導電性リード上にあり、接合部と導電性リードを介して電気接続することができる。」、 「【0027】 図1の断面10、12、14の各々において、基板20の表面で形成されている回路は、ゲート領域22、第1絶縁層24、未ドープa-Si層26及び絶縁領域28を具備する。層24及び26はゲート領域22のエッジ30上に延出するが、絶縁領域28のエッジ32は、自己整合絶縁領域の場合と同様にゲート領域22のエッジ30と略整合されている。」と記載されているように、「絶縁領域28のエッジ30」は、「ゲート領域22のエッジ30」と「略整合」されていると記載されており、実際には、「第1裏側露光をポジレジストを用いて実行し、絶縁層をパターン形成」する際に、露光光の僅かな回り込みにより、「絶縁領域28」は「ゲート領域22」よりも僅かに小さく形成されているものと認められる。 そうすると、刊行物発明における「保護膜としてのSiO_(2)膜4」の「第1のエッジと第2のエッジ」と「ゲート電極G」の「第1のエッジと第2のエッジ」の整合性と、本願発明における「ゲート領域」の「第1のエッジと第2のエッジ」と「絶縁領域」の「第1のエッジと第2のエッジ」の整合性とは、実施例レベルにおいて差異はなく、刊行物発明においても、本願発明と同様、「前記ゲート領域の第1のエッジおよび第2のエッジとにそれぞれ整合する第1のエッジおよび第2のエッジを有する絶縁領域を形成」しているものと認められる。 したがって、相違点2は実質的なものでない。 (5-3)相違点3について 上記(5-2)において検討したように、刊行物発明において、「保護膜としてのSiO_(2)膜4」は「ゲート電極G」より僅かに小さく形成されているのであるから、刊行物発明において、「その上にポジ型のレジストを全面に塗布し、前記ゲート電極Gをマスクとして前記ガラス基板1裏面より露光」する際、あるいは、「次いで前記ITO膜7上にネガ型のレジストを全面に塗布し、前記ゲート電極Gをマスクとして、前記ガラス基板l裏面より前記ネガ型のレジストにオーバーぎみに露光」する際に、露光光の多少の回り込みはあるとしても、該露光光が、「a-Si膜3」において、「保護膜としてのSiO_(2)膜4」の「第1のエッジおよび第2のエッジ」の外側に照射されることは明らかである。そうすると、刊行物発明においても、本願発明と同様、「前記未ドープアモルファスシリコン層が前記絶縁領域の前記第1のエッジおよび前記第2のエッジの外側に露光部分を有する」ものと認められる。 したがって、相違点3は実質的なものでない。 (5-4)相違点4について 上記(4-4)で述べたように、刊行物発明において、「前記保護膜としてのSiO2膜4および前記密着層としてのa-Si膜5の積層膜上から前記a-Si膜3上全面に」「成膜」された「n^(+)a-Si膜6」が、「前記保護膜としてのSiO_(2)膜4」の「第1のエッジおよび第2のエッジ」において、「a-Si膜3」との間に「第1の接合部」および「第2の接合部」を有するのは明らかである。そして、上記(5-3)において検討したとおり、刊行物発明においても、本願発明と同様、「前記未ドープアモルファスシリコン層が前記絶縁領域の前記第1のエッジおよび前記第2のエッジの外側に露光部分を有する」ものと認められ、上記(5-2)において検討したとおり、刊行物発明においても、本願発明と同様、「前記ゲート領域の第1のエッジおよび第2のエッジとにそれぞれ整合する第1のエッジおよび第2のエッジを有する絶縁領域を形成」しているものと認められるから、刊行物発明では、「前記保護膜としてのSiO_(2)膜4」の「第1のエッジおよび第2のエッジ」において、「n^(+)a-Si膜6」と「未ドープアモルファスシリコン層」の「露光部分」との間にそれぞれ「第1の接合部と第2の接合部」が生成され、当該「第1の接合部と第2の接合部」が「ゲート電極G」の「第1のエッジおよび第2のエッジ」と整合しているものと認められる。 そして、本願明細書の「【0010】 該技法を従来技法の改良として実施することができる。従来の技法は、第1及び第2エッジを有するゲート領域、ゲート領域のそのエッジ上及びそれを越えて延出する未ドープa-Si層、及びゲート領域のエッジとほぼ整合されるエッジ以外のa-Si層上の絶縁層を含むa-SiTFTを形成する。改善は、微晶質シリコン(μｘｔal-Si)又は多結晶質シリコン(ｐｏlｙ-ｓi)のようなドープ半導体材料のPECVD層を、絶縁領域上及び絶縁領域エッジの外側のa-Si層の部分上に付着することを含み、これは絶縁領域のエッジでゲート領域のエッジとほぼ整合される接合部を生成する。次に、該改善は、チャネルリードの各々がゲート領域のエッジうちの1つとほぼ整合される自己整合エッジを有し、また各自己整合エッジが最大オーバーラップ距離以下の距離だけ絶縁領域にオーバーラップするような方法で自己整合リソグラフィーを用いて、ドープ半導体層をパターン形成する。」、 「【0032】 ボックス82の動作は、絶縁領域上およびa-Si層の露光部分上に図1の層40のような半導体材料のドープPECVD層を付着する。ボックス82の動作は、ドープ半導体層とa-Si層との間の接合部42のような接合部を絶縁領域のエッジに生成する。絶縁領域のエッジはゲート領域のエッジとほぼ整合されているので、接合部もまたゲート領域のエッジとほぼ整合される。」という記載をも参酌すると、刊行物発明における、「前記保護膜としてのSiO_(2)膜4」の「第1のエッジおよび第2のエッジ」において「n^(+)a-Si膜6」と「未ドープアモルファスシリコン層」の「露光部分」との間にそれぞれ生成された「第1の接合部と第2の接合部」と「ゲート電極G」の「第1のエッジおよび第2のエッジ」の整合性と、本願発明における、「第1の接合部および」「第2の接合部」と「ゲート領域の」「第1のエッジおよび」「第2のエッジ」の整合性とは、実施例レベルにおいて差異はなく、刊行物発明においても、本願発明と同様、「前記絶縁領域および前記未ドープアモルファスシリコン層の前記露光部分上にドープされた半導体層を形成し」、「前記絶縁領域の前記第1のエッジおよび前記第2のエッジにおいて当該ドープされた半導体層と前記未ドープアモルファスシリコン層の前記露光部分との間にそれぞれ第1の接合部と第2の接合部を生成」し、「当該第1の接合部および当該第2の接合部がそれぞれ前記ゲート領域の前記第1のエッジおよび前記第2のエッジと整合され」ているものと認められる。 したがって、相違点4は実質的なものでない。 (5-5)相違点5について 一般に、薄膜トランジスタにおいて、ゲート電極とソース/ドレイン電極とのオーバーラップ距離が大きくなると静電容量が大きくなって、トランジスタ特性上好ましくなく、当該オーバーラップ距離はできるだけ小さいことが望ましいことは当業者にとって周知の事項である。 ここで、本願明細書の段落【0030】の「・・・図1に示されるように、導電性リード62の自己整合エッジがエッジ32に沿った任意の点で絶縁領域28にオーバーラップする距離Δは、D_(MAX)、即ち生成される構造に適切な最大値以下である。一般に、D_(MAX)を十分に小さく維持して、絶縁領域28を横切って短絡しないようにでき、また導電性リード62とゲート領域22の間の静電容量を、構造の適切なオペレーションに許容可能な最大静電容量未満に維持することができる。例えば、約5μmのチャネル長を有するa-SiTFTの場合、D_(MAX)≦1.0μmを有して、静電容量を最小化し、デバイス性能を維持することが必要であり得る。D_(MAX)のいっそう低い値は、静電容量の小さなばらつきに起因する問題を回避するのに役立ち得る。」という記載からは、本願発明の「最大オーバーラップ距離」(D_(MAX))とは、「構造の適切なオペレーションに許容可能な最大静電容量未満に維持することができる程度に十分に小さく維持できる値」という意味に理解されるところ、上記したように、ゲート電極とソース/ドレイン電極とのオーバーラップ距離ができるだけ小さいことが望ましいことは当業者にとって周知の事項であり、さらに上記(5-2)で検討したように、刊行物発明において「保護膜としてのSiO_(2)膜4」の「第1のエッジと第2のエッジ」と「ゲート電極G」の「第1のエッジと第2のエッジ」は整合しているのであるから、刊行物発明において、「ゲート電極G」と「ソース電極Sおよびドレイン電極D」のうち「n^(+)a-Si6」で構成される部分との重なり合う距離、言い換えれば、「保護膜としてのSiO_(2)膜4」と「ソース電極Sおよびドレイン電極D」のうち「n^(+)a-Si6」で構成される部分との重なり合う距離を「構造の適切なオペレーションに許容可能な最大静電容量未満に維持することができる程度に十分に小さく維持できる値」にすることにより、本願発明のように、「当該第1のチャネルリードおよび第2のチャネルリードが、最大オーバーラップ距離以下の距離だけ前記絶縁領域とそれぞれ重なる第1の整合されたエッジおよび第2の整合されたエッジを有する」構成とすることは、当業者が容易になし得たことである。 したがって、相違点5は、当業者が容易になし得た範囲に含まれる程度のものである。 (5-6)相違点6について 一般に、逆スタガ型薄膜トランジスタにおいて、ゲート電極の上にゲート絶縁膜を介して形成された動作層となるa-Siの両端上に、ドープSiからなるソース/ドレインコンタクト層を形成し、その後、当該ソース/ドレインコンタクト層上の前記ゲート電極から重ならない位置、すなわちゲート電極の外側にソース/ドレイン電極を形成することは、以下の周知例1、2に記載されているように、従来から周知の技術である。 (ア)周知例1 本願の優先権主張の日前に日本国内において頒布された特開平6-314789号公報には、図2とともに、以下の事項が記載されている。 「【0022】以下、本実施例の薄膜トランジスタ20の製造工程を詳述する。 【0023】まず、絶縁性基板29上にゲート電極21を形成する。本実施例では絶縁性基板29としてガラスを採用した。この絶縁性基板29上に、Al、Ti、Taなどの低抵抗な材料からなる導電膜をスパッタリング法を用いて堆積させ、これをパターニングして幅W1のゲート電極21が形成される。本実施例において、ゲート電極21の材料としてTaが採用された。次に、ゲート電極21上に、ゲート絶縁膜28が積層される。本実施例において、プラズマCVD法を用いてSiNｘ膜を膜厚ｔ1(例として、約300nm)に積層し、ゲート絶縁膜28とした。 【0024】続いて、ゲート絶縁膜28上に、半導体層27及びエッチングストッパー層26を、プラズマCVD法を用いて連続して作成する。半導体層27を作成するための真性半導体アモルファスシリコン(以下、a-Si(i)と称する)層を成膜した後、エッチングストッパー層26を作成するためのゲート絶縁膜28の材料と同じSiNｘ層とを連続して成膜した。各a-Si(i)層とSiNｘ層との膜厚ｔ2、ｔ3は、それぞれ30nm、200nmに選ばれた。SiNｘ層からなるエッチングストッパー層26がパターニングされて、エッチングストッパー層26が形成される。 【0025】続いて、リンを添加したn+型微結晶シリコン層(以下、μc-Si(n+)と称する)層を、プラズマCVD法によって層厚ｔ4(例として、50nm)に積層した。このμc-Si(n+)層は、たとえばモノシラン対ホスフィン対水素流量比を1:1:100の比とし、従来よりハイパワーで放電することにより成膜をおこなうことができる。 【0026】この後、μc-Si(n+)層及びa-Si(i)層のパターニングを行い、半導体層27、及び相互に間隔L1を隔て、幅L2のオーミックコンタクト層24、25が形成される。このオーミックコンタクト層24、25に挟まれる半導体層27にチャネル領域42が形成される。このμc-Si(n+)層は、前記半導体層27と、この後に形成されるソース電極22またはドレイン電極23の間のオーミックコンタクトを良好に実現する。更に、本実施例のオーミックコンタクト層24、25は、従来技術に於けるn+アモルファスシリコンからなるオーミックコンタクト層の導電率と比べて、100倍?1000倍程度の導電率を有している。例として、n+アモルファスシリコンの比抵抗が1000Ωcm程度であるのに対し、μc-Si(n+)層の比抵抗は10Ωcm以下である。従って薄膜トランジスタ20の駆動状態において、オーミックコンタクト層24、25を実質的に電極22、23と同じように扱うことができる。 【0027】次に、この絶縁性基板29の全面に於いて、ソース電極22及びドレイン電極23を作成するための導電体として、Ti、Al、Cｒ、Mｏ等の金属層をスパッタリング法によって形成した。この金属層にパターニングを行って、ソース電極22、ドレイン電極23を形成した。本実施例において、各電極22、23の材料としてTiを使用した。このとき、従来技術と異なり、ソース電極22、ドレイン電極23を、ゲート電極21に重畳しない位置に形成する。 【0028】具体的には、ソース電極22及びドレイン電極23の相互に対向する端部22a、23aと、ゲート電極21の端部21a、21bとの間に、ゲート電極21の前記幅方向に沿う長さL3、L4の間隔を隔てるように、ソース電極22及びドレイン電極23が、ゲート絶縁膜28及びオーミックコンタクト層24、25を部分的に被覆して形成される。即ち、前記端部22a、23aと、ゲート電極21の端部21a、21bとの間に、非重畳部40、41が形成される。」 (イ)周知例2 本願の優先権主張の日前に日本国内において頒布された特開平3-185840号公報には、第1、2図とともに、以下の事項が記載されている。 「〔実施例〕 以下、図面を参照して本発明の詳細な説明する。 第1図は本発明の一実施例を示すコプラナ型薄膜トランジスタの断面図であり、ガラス等からなる基板11上にはアモルファスシリコン(a-Si)からなる半導体層12が基板11を覆うように形成されている。この半導体層12の上にはn型微結晶シリコン(n^(+)-μc-Si)からなるコンタクト層13がトランジスタのチャンネル部を除く半導体層2の全面に形成されており、上記コンタクト層13の上にはクロム(Cｒ)等の金属からなるソース電極14およびドレイン電極15が後述するゲート電極17と重ならない位置に形成されている。また、前記半導体層12の上には窒化シリコン(SiN)等からなるゲート絶縁膜16が上記ソース電極14およびドレイン電極15と前記半導体層12のチャンネル部の上にこれらを覆うように形成されており、このゲート絶縁膜16の上にクロム(Cｒ)等の金属からなるゲート電極17が形成されている。 このように構成される薄膜トランジスタでは、ソース電極14およびドレイン電極15がゲート電極17と重ならない位置に形成されているので、ゲート絶縁膜16がソース電極16あるいはドレイン電極15の膜厚(約500?1000Å)の段差を十分に覆えればゲート電極17とソース電極14およびドレイン電極15との絶縁耐圧を確保することができる。したがって、ゲート絶縁膜16を必要以上に厚くする必要がなく、ゲート絶縁膜16の薄膜化を図ることができる。これによりゲート電極17からチャンネル部にかける電界を高くすることができ、薄膜トランジスタをスイッチング素子として使用した場合にスイッチング動作が速くなる。また、ゲート電極17とソース電極14およびドレイン電極15とが重ならないので、トランジスタ特性を向上させることができる。 また、上記実施例ではコンタクト層13がn型シリコンに比べ導電率が3桁程度大きいn型微結晶シリコンから形成されているので、ソース及びドレイン間に流れる電流を増大させることもできる。 また、第1図に示したコプラナ型薄膜トランジスタを製造する場合には、まず第2図(a)に示すように基板11上に半導体層12、コンタクト層13、ソース及びドレイン電極用金属膜18を基板11の全面に順次形成する。次に第2図(b)に示すようにソース及びドレイン電極用金属膜18をエッチングしてゲート電極17と重ならない位置にソース電極14およびドレイン電極15を形成した後、第2図(C)に示すようにコンタクト層13をエッチングしてトランジスタのチャンネル部を形成する。その後、第2図(d)に示すように基板11上にゲート絶縁膜16およびゲート電極用金属膜19を順次形成した後、第2図(e)に示すようにゲート電極用金属膜19をエッチングしてゲート電極17を形成する。なお、n型微結晶シリコンからなるコンタクト層13を形成する場合には、シラン対水素対ホフヒンの比を例えば1:100:1とし、放電パワーを高めてプラズマCVD法で成膜することによりn型微結晶シリコンからなるコンタクト層13を得ることができる。 なお、上記実施例ではコプラナ型薄膜トランジスタについて説明したが、本発明はこれに限定されるものではなく、逆コプラナ、スタガー、逆スタガー構造の薄膜トランジスタについても適用可能である。また、本発明の薄膜トランジスタは液晶表示装置以外の用途にも使用可能である。」(2ページ左下欄5行?3ページ右上欄13行) そうすると、刊行物発明において、このような周知の技術思想を適用し、「前記a-Si膜3上全面にn^(+)a-Si膜6,ITO膜7を連続成膜し、」「前記ゲート電極Gより小さい開口11を有するレジスト膜10を形成し、次いで前記レジスト膜10をマスクとして、前記保護膜としてのSiO_(2)膜4上の前記ITO膜7と前記n^(+)a-Si膜6をエッチングして、前記ゲート電極G上部を開孔した後、前記レジスト膜10を剥離し、次いで ・・・レジスト膜9をマスクとして、前記ITO膜7,前記n^(+)a-Si6,前記a-Si膜3をエッチングして、・・・ソース電極Sおよびドレイン電極Dを形成する」ことに換えて、まず、「前記a-Si膜3上全面にn^(+)a-Si膜6」「を」「成膜し、」「前記ゲート電極Gより小さい開口11を有するレジスト膜10を形成し、次いで前記レジスト膜10をマスクとして、前記保護膜としてのSiO_(2)膜4上の前記ITO膜7と前記n^(+)a-Si膜6をエッチングして、前記ゲート電極G上部を開孔した後、前記レジスト膜10を剥離し、次いで ・・・レジスト膜9をマスクとして、」「前記n^(+)a-Si6,前記a-Si膜3をエッチングし」、その後、全面に「ITO膜7」を成膜した後、当該「ITO膜7」を「ゲート電極G」と重ならないようにエッチングすることにより、本願発明のように、「前記第1のチャネルリード上に第1の電極と前記第2のチャネルリード上に第2の電極とを形成するステップであって、当該第1の電極と当該第2の電極とが前記ゲート領域の外側にある、ステップ」を有する構成とすることは、当業者が必要に応じて、適宜なし得たことである。 したがって、相違点6は、当業者が容易になし得た範囲に含まれる程度のものである。 (5-7)まとめ 以上検討したとおり、本願発明と刊行物発明との相違点は、いずれも実質的なものでないか、周知の技術思想を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 6.むすび 以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2014-03-17 |
| 結審通知日 | 2014-03-19 |
| 審決日 | 2014-04-01 |
| 出願番号 | 特願2010-220576(P2010-220576) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 大橋 達也 |
| 特許庁審判長 |
鈴木 匡明 |
| 特許庁審判官 |
加藤 浩一 小野田 誠 |
| 発明の名称 | アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法 |
| 代理人 | 木越 力 |
| 代理人 | 吹田 礼子 |
| 代理人 | 石井 たかし |
| 代理人 | 倉持 誠 |