ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L |
|---|---|
| 管理番号 | 1291393 |
| 審判番号 | 不服2012-22236 |
| 総通号数 | 178 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2014-10-31 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2012-11-09 |
| 確定日 | 2014-08-26 |
| 事件の表示 | 特願2004-240186「半導体基体中に形成されたスパイラル形状インダクタ及びそのインダクタを形成するための方法」拒絶査定不服審判事件〔平成17年 3月17日出願公開、特開2005- 72588〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は、平成16年8月20日(パリ条約による優先権主張2003年8月22日、米国)を出願日とする出願であって、平成23年10月13日付けの拒絶理由通知に対して、平成24年4月17日に意見書及び手続補正書が提出され、同年7月3日付けの拒絶査定に対して、同年11月9日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、平成25年2月12日付けの審尋に対して、同年8月13日に回答書が提出され、その後、当審における同年9月3日付けの拒絶理由通知に対して平成26年3月5日に意見書及び手続補正書が提出された。 第2 本願発明に対する判断 1 本願発明 本願の請求項1?9に係る発明は、平成26年3月5日に提出された手続補正書による補正(以下「本件補正」という)により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?9に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、本件補正後の請求項1に記載されている事項により特定される以下のとおりのものである。 「【請求項1】 半導体デバイスであって、 能動素子を内部に有する半導体基体、 該半導体基体に積層される誘電体層、 該誘電体層上に配置される連続導体、および 該連続導体から、前記半導体基体内の能動素子のうちの1つまで伸びるタングステンプラグから成り、 該半導体基体は、該連続導体の下方の基体領域に開口部を画定し、該開口部が前記能動素子から横方向にずれていることを特徴とする半導体デバイス。」 2 引用例1の記載、引用発明、と引用例2、3の記載 (1)引用例1の記載 本願の優先権主張日前に日本国内において頒布され、当審における平成25年9月3日付けの拒絶理由通知書において引用文献1として引用された刊行物である、特開平6-77407号公報(以下「引用例1」という。)には、「半導体装置」(発明の名称)に関して、図1及び図2とともに次の記載がある。(ここにおいて、下線は当合議体が付加したものである。以下同様。) ア.「【特許請求の範囲】 【請求項1】 半導体基板と、 上記半導体基板の一部を空洞状に除去した第1領域と、 上記半導体基板の主面側に形成された絶縁膜と、 上記絶縁膜を介して上記第1領域と反対側に導電材料を用いて形成され、インダクタとして機能する配線層とを有する半導体装置。 (・・・途中省略・・・) 【0001】 【産業上の利用分野】本発明は半導体装置、特にインダクタを有する半導体装置に関する。 【0002】 【従来の技術】シリコン集積回路等の半導体装置では、半導体基板上にインダクタを形成した場合、半導体基板の複素誘電率が無視できないため、供給されたエネルギ?が誘電損や渦電流損等として消費されてしまう。 【0003】 【発明が解決しようとする課題】したがって、従来のシリコン集積回路等の半導体装置では、インダクタを形成することが困難あった。 【0004】本発明の目的は、インダクタを形成可能な半導体装置を得ることである。」 イ.「【0007】 【実施例】図1は、本発明の第1実施例を示したものであり、図1(A)はその平面形状を模式的に示した図であり、図1(B)はその断面形状を図1(A)のIB-IBに沿って模式的に示した図である。 【0008】シリコン基板11には、通常のシリコン集積回路用のものが用いられる。除去領域12(第1領域)は、シリコン基板11の一部を空洞状に除去したものであり、その大きさ(1辺の長さ)は通常10μm?1mm程度である。この除去領域12は、空洞でもよいし空洞部に酸化シリコン等の複素誘電率が低い絶縁材料を埋込んだものでもよい。絶縁層13(層厚は数10nm?数100nm程度)は、除去領域12およびその周囲に形成されており、窒化シリコン等の絶縁材料を用いて形成されている。配線層14(層厚は数100nm程度)は、インダクタの一方の引出し線となるものであり、モリブデンやアルミニウム等の金属やド?プトポリシリコン等の導電材料を用いて形成される。層間絶縁層15(層厚は数100nm程度)は、酸化シリコン等の絶縁材料を用いて形成されており、その一部には配線層14と配線層16とを接続するためのコンタクトホ?ル15aが形成されている。配線層16(層厚は1μm程度、線幅は1μm?数10μm程度)は、インダクタおよびインダクタの他方の引出し線となるものであり、金属(例えばアルミニウム)等の導電材料を用いて形成される。インダクタとなる部分は図1に示すように渦状に形成されている。保護絶縁層17は、通常のシリコン集積回路におけるパシベ?ション層と同様のものである。」 ウ.「【0010】図2は、本発明の第2実施例を示したものであり、図2(A)はその平面形状を模式的に示した図であり、図2(B)はその断面形状を図2(A)のIIB -IIB に沿って模式的に示した図である。本実施例は、シリコンCMOS集積回路にインダクタを形成したものである。すなわち、図2(A)および図2(B)の左半分がCMOSトランジスタ形成領域に相当し、右半分がインダクタ形成領域に相当する。 【0011】シリコン基板21には、通常のシリコン集積回路用のものが用いられ、その一部にはウエル21aが形成されている。除去領域22(第1領域)については、図1に示した上記第1実施例と同様である。すなわち、除去領域22は空洞でもよいし空洞部に絶縁材料を埋込んだものでもよい。絶縁層23についても、図1に示した上記第1実施例と同様であり、説明を省略する。ゲ?ト絶縁層24およびLOCOS構造のフィ?ルド絶縁層25は、通常のシリコンCMOS集積回路用のものと同様である。 【0012】配線層26は、インダクタ形成領域においては渦状のインダクタおよびその引出し線となるものであり、CMOSトランジスタ形成領域においてはゲ?ト電極およびゲ?ト配線となるものである。配線層26は、モリブデンやアルミニウム等の金属やド?プトポリシリコン等の導電材料を用いて形成される。層間絶縁層27は、酸化シリコン等の絶縁材料を用いて形成されており、インダクタ形成領域においては配線層26と配線層28とを接続するためのコンタクトホ?ル27aが形成され、CMOSトランジスタ形成領域においてはソ?ス/ドレイン用のコンタクトホ?ル27bが形成される。 【0013】配線層28は、金属(例えばアルミニウム)等の導電材料を用いて形成されており、インダクタ形成領域においてはインダクタの共通タップおよびその引出し線となるものであり、CMOSトランジスタ形成領域においてはソ?ス/ドレイン用電極および素子間配線となるものである。層間絶縁層29は、酸化シリコン等の絶縁材料を用いて形成されており、配線層28と配線層30とを接続するためのコンタクトホ?ル29aが形成されている。 【0014】配線層30は、金属(例えばアルミニウム)等の導電材料を用いて形成されており、インダクタ形成領域においては渦状のインダクタおよびその引出し線となるものであり、CMOSトランジスタ形成領域においては素子間配線(図示せず)となるものである。保護絶縁層31は、通常のシリコン集積回路におけるパシベ?ション層と同様のものである。 【0015】本第2実施例では、配線層26および配線層30をそれぞれ渦状に形成するとともに配線層28を共通タップとして用いることにより、トランスが形成されることになる。なお、配線層26または配線層30のいずれか一方のみを用い、平面形状が図2(A)のような二つの渦状パタ?ンを形成し、配線層28を共通タップとして用いても、トランスを形成することは可能である。」 エ.「【0018】 【発明の効果】本発明では、半導体基板の一部を空洞状に除去した第1領域に対応してインダクタを形成したので、誘電損や渦電流損等を大幅に低減できる。したがって、良好なインダクタを形成することが可能となる。」 オ.摘記した上記段落【0010】?【0011】と【0018】を参照すると、図2(A)と(B)から、配線層26,28,30からなる渦状のインダクタが形成されたインダクタ形成領域の下方において、基板21の一部を空洞状に除去した除去領域22が形成されていることが、見て取れる。また、インダクタ形成領域とCMOSトランジスタ形成領域とは、シリコン基板21の別の領域(それぞれ図2(A)の右半分の領域と左半分の領域)に形成されているものであるから、除去領域22は、CMOSトランジスタ形成領域とは別の領域に形成されていることが、見て取れる。 カ.摘記した上記段落【0015】によると、第2実施例においては、配線層26と配線層28によって、また、配線層30と配線層28によって、2つの渦状のインダクタが形成されているが、配線層26と配線層30のいずれか一方のみを用いて、図2(A)と同様の渦状のインダクタを形成してもよいと記載されているので、例えば、配線層30と配線層28のみからインダクタを形成することが示唆されている。 キ.摘記した上記段落【0012】?【0013】を参照すると、図2(A)と(B)から、CMOSトランジスタ形成領域において、当該CMOSを構成する、ゲート電極26とゲート絶縁層24とソース/ドレイン用電極28が形成されていることが見て取れる。図2(A)と(B)には、シリコン基板21内もしくは、当該基板21内に形成されたウエル21a内に、CMOSトランジスタのソース領域又はドレイン領域を形成することは記載されていないが、CMOSトランジスタがソース領域及びドレイン領域を有することは技術常識であるから、CMOSトランジスタ形成領域のシリコン基板21内もしくは当該基板21内に形成されたウエル21a内には、不図示のソース領域及びドレイン領域が形成されているものと認められる。 (2)引用発明 上記(1)のア.?キ.を第2実施例に注目して総合すると、引用例1には、次の発明(以下「引用発明」という。)が記載されている。 【引用発明】 「 半導体装置であって、 CMOS半導体領域においてCMOSトランジスタを有するシリコン基板21、 前記シリコン基板21に積層される層間絶縁層27及び層間絶縁層29、 インダクタ形成領域において前記層間絶縁層27又は層間絶縁層29上に配置され、インダクタ又はその引き出し配線となる配線層28及び配線層30から成り、 前記シリコン基板21には、前記インダクタ形成領域において、前記シリコン基板21の一部を空洞状に除去した除去領域22が形成されており、前記除去領域22が前記CMOS半導体領域とは別の領域に形成されていることを特徴とする半導体装置。」 (3)引用例2の記載 本願の優先権主張日前に日本国内において頒布され、当審における平成25年9月3日付けの拒絶理由通知書において引用文献2として引用された刊行物である、特開2002-164512号公報(以下「引用例2」という。)には、「半導体装置、半導体メモリおよびその製造方法」(発明の名称)に関して、図1及び図2とともに次の記載がある。 ア.「【0001】 【発明の属する技術分野】本発明は、半導体装置及びその製造方法に係り、特に、インダクタを有する半導体装置及びその製造方法に関する。」 イ.「【0030】(半導体装置)本発明の第1実施形態による半導体装置を図1を用いて説明する。図1は、本実施形態による半導体装置を示す断面図である。 【0031】図1に示すように、比抵抗800Ωcm、酸素濃度5×10^(17)cm^(-3)の(100)のｐ形のシリコン基板10の表面には、素子領域14a、14bを画定する素子分離膜12が形成されている。 (・・・途中省略・・・) 【0034】素子分離膜12により画定された紙面左側の素子領域14aには、n形ウェル16aが形成されている。素子分離膜12により画定された紙面中央の素子領域14bには、ｐ形ウェル16bが形成されている。 【0035】素子領域14a、14bの周囲のシリコン基板10中には、チャネルストップ層18が形成されている。本実施形態でチャネルストップ層18が形成されているのは、以下の理由によるものである。 【0036】即ち、本実施形態による半導体装置では、比抵抗の高いシリコン基板10が用いられているため、空乏層が広がりやすく、また、基板表面で導電型の反転が生じやすい。このため、素子分離膜12のみによっては、素子分離を確実に行うことが必ずしも容易でない。そこで、本実施形態では、少なくとも素子領域14a、14bの周囲のシリコン基板10中に、シリコン基板10よりｐ形不純物濃度の高いチャネルストップ層18を形成し、比抵抗の高いシリコン基板10を用いることによる弊害を回避している。 【0037】素子分離膜12が形成されたシリコン基板10上には、ゲート絶縁膜20が形成されている。素子領域14aのゲート絶縁膜20上には、ｐ形のドーパント不純物が高濃度に導入されたポリシリコン膜より成るゲート電極22aが形成されている。ゲート電極22aの両側のn形ウェル16a内には、ｐ形のドーパント不純物が導入されたソース/ドレイン拡散層24aが形成されている。こうして、素子領域14aに、ゲート電極22aとソース/ドレイン拡散層24aとを有するｐ形のMOSFET26aが形成されている。 【0038】素子領域14bのゲート絶縁膜20上には、n側のドーパント不純物が高濃度に導入されたポリシリコン膜より成るゲート電極22bが形成されている。ゲート電極22bの両側のｐ形ウェル16b内には、n形のドーパント不純物が導入されたソース/ドレイン拡散層24bが形成されている。こうして、紙面中央の素子領域14bに、ゲート電極22bとソース/ドレイン拡散層24bとを有するn形のMOSFET26bが構成されている。 【0039】更に、全面には、PSG(Phospho-Silicate Glass)より成る平坦化膜28が形成されている。この平坦化膜28により、基板全体が平坦化されている。 【0040】平坦化膜28には、ソース/ドレイン拡散層24a、24bに達するコンタクトホール30が形成されている。 【0041】コンタクトホール30が形成された平坦化膜28上には、Alより成る配線32a及びインダクタ32bが形成されている。インダクタ32bは、配線32aを介して、ｐチャネルMOSFET26aのソース/ドレイン拡散層24aや、nチャネルMOSFET26bのソース/ドレイン拡散層24b等に電気的に接続されている。」 ウ.摘記した上記イ.の記載を参照すると、図1(a)から、シリコン基板10には、素子分離膜12が形成された領域と、素子分離膜12によって確定された素子領域14a,14bが含まれ、前記素子領域14aには、ゲート電極22a、ゲート絶縁膜20、及びｐ形不純物が導入されたソース/ドレイン拡散層24aからなるｐ形MOSFET26aが形成され、前記素子領域14bには、ゲート電極22b、ゲート絶縁膜20、及びn形不純物が導入されたソース/ドレイン拡散層24bからなるn形MOSFET26bが形成されていることが見て取れる。 エ.摘記した上記段落【0039】?【0041】の記載を参照すると、図1(a)と(b)から、シリコン基板10の全面にPSGからなる平坦化膜28が形成されており、素子分離膜12が形成された領域の平坦化膜28上には、インダクタ32bが形成されており、素子領域14a,14bの上記平坦化膜28上には、配線32aが形成されていることが見て取れる。 オ.摘記した上記段落【0040】?【0041】の記載を参照すると、図1(b)から、インダクタ32bはその一端が配線32aと接続しており、該配線32aはコンタクトホール30を介して、nチャネルMOSFET26bのソース/ドレイン拡散層24bに電気的に接続されていることが見て取れる。 (4)引用例3の記載 本願の優先権主張日前に日本国内において頒布され、当審における平成25年9月3日付けの拒絶理由通知書において引用文献3として引用された刊行物である、特開2002-9299号公報(以下「引用例3」という。)には、「半導体装置の製造方法」(発明の名称)に関して、図1?3、12?14とともに次の記載がある。 ア.「【0016】 【発明の実施の形態】実施の形態1.図1は、半導体装置のレイアウトの一例を模式的に示す上面図である。図1に示す半導体装置は、互いに隣接する4つのMOSトランジスタ(PMOSa、NMOSb、PMOSc、NMOSd)と、スパイラルインダクタ20と、パッド22とを備えている。PMOSaはソース・ドレイン領域14a1,14a2とゲート電極9aとを有しており、NMOSbはソース・ドレイン領域14b1,14b2とゲート電極9bとを有しており、PMOScはソース・ドレイン領域14c1,14c2とゲート電極9cとを有しており、NMOSdはソース・ドレイン領域14d1,14d2とゲート電極9dとを有している。 【0017】ソース・ドレイン領域14a1は、配線17aを介してスパイラルインダクタ20に接続されており、ソース・ドレイン領域14a2,14b1は、配線17bを介して互いに接続されており、ソース・ドレイン領域14b2は、配線17cに接続されている。また、スパイラルインダクタ20は、配線21を介してパッド22に接続されている。また、ソース・ドレイン領域14c1,14d2は、配線MEc,MEeにそれぞれ接続されており、ソース・ドレイン領域14c2,14d1は、配線MEdを介して互いに接続されている。」 イ.「【0021】以下、図1に示したラインX1に沿った位置における断面に関して、本実施の形態1に係る半導体装置の製造方法について説明する。図2?21は、本実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。まず、シリコン基板1、BOX層2、及びシリコン層3がこの順に積層された積層構造を成すSOI基板を準備する。次に、シリコン層3の第1主面(BOX層2とは接触しない側の面)上に、シリコン酸化膜4及びシリコン窒化膜5をこの順に全面に形成する。次に、シリコン窒化膜5をパターニングし、残ったシリコン窒化膜5をマスクに用いてエッチングを行うことにより、シリコン酸化膜4を貫通してシリコン層3内に底部を有する凹部6a?6cを形成する(図2)。 【0022】次に、シリコン酸化膜等の絶縁膜を、少なくとも凹部6a?6c内を埋める厚さで全面に堆積した後、CMP処理を行う。このCMP処理は、シリコン窒化膜5の一部を残して停止する。次に、残ったシリコン窒化膜5及びシリコン酸化膜4を、ウェットエッチングによって除去する。これにより、シリコン層3の第1主面内に、部分分離型の素子分離絶縁膜7a?7cを形成することができる(図3)。 (・・・途中省略・・・) 【0027】図3に示した工程に引き続き、次に、素子分離絶縁膜7b中に境界を規定して、n^(-) 型のNウェル12a及びｐ^(-) 型のPウェル12bをイオン注入法によってシリコン層3内に形成する。Nウェル12a及びPウェル12bの底は、素子分離絶縁膜7a?7cの底面よりも深く位置する。次に、素子分離絶縁膜7a,7bによって規定されるSOI基板の第1の素子形成領域において、シリコン層3の第1主面上に、ゲート酸化膜8及びゲート電極9aがこの順に積層された積層構造を成すゲート構造10aを選択的に形成する。また、これとともに、素子分離絶縁膜7b,7cによって規定されるSOI基板の第2の素子形成領域において、シリコン層3の第1主面上に、ゲート酸化膜8及びゲート電極9bがこの順に積層された積層構造を成すゲート構造10bを選択的に形成する。次に、ゲート構造10a,10bの側面に、絶縁膜から成るサイドウォール11をそれぞれ形成する。 【0028】次に、イオン注入法によって、第1の素子形成領域におけるシリコン層3内に、ｐ^(+ )型のソース・ドレイン領域14a1,14a2を形成する。ソース・ドレイン領域14a1,14a2によって挟まれる領域は、n^(-) 型のチャネル形成領域13aとして規定される。次に、イオン注入法によって、第2の素子形成領域におけるシリコン層3内に、n^(+ )型のソース・ドレイン領域14b1,14b2を形成する。ソース・ドレイン領域14b1,14b2によって挟まれる領域は、ｐ-型のチャネル形成領域13bとして規定される(図12)。 【0029】次に、図12に示した構造上の全面に層間絶縁膜15を形成した後、層間絶縁膜15内に、ソース・ドレイン領域14a1,14a2,14b1,14b2にそれぞれ繋がり、タングステン等の金属プラグによって内部が充填されたコンタクトホール16a1,16a2,16b1,16b2を、それぞれ選択的に形成する。次に、層間絶縁膜15上に、アルミ等の金属から成る配線17a?17cを、それぞれ選択的に形成する。配線17aはコンタクトホール16a1に繋がり、配線17bはコンタクトホール16a2,16b1に繋がり、配線17cはコンタクトホール16b2に繋がっている(図13)。 【0030】次に、図13に示した構造上の全面に層間絶縁膜18を形成した後、層間絶縁膜18内に、配線17aに繋がり、金属プラグによって内部が充填されたコンタクトホール19を選択的に形成する。次に、層間絶縁膜18上に、コンタクトホール19に繋がるスパイラルインダクタ20と、スパイラルインダクタ20に繋がる配線21と、配線21に繋がるパッド22とを、それぞれ選択的に形成する(図14)。図14に示すように、スパイラルインダクタ20及びパッド22は、素子分離絶縁膜7aの上方にのみ存在する。」 ウ.摘記した上記段落【0029】?【0030】の記載を参照すると、図1、14から、シリコン基板1上に形成されたMOSトランジスタPMOSaとスパイラルインダクタ20は、配線17aと、タングステン等の金属プラグによって内部が充填されたコンタクトホール16a1,19を介して相互に接続されていることが、見て取れる。 3 本願発明と引用発明との対比 (1)次に、本願発明と引用発明を対比する。 ア.引用発明の「半導体装置」は、本願発明の「半導体デバイス」に相当している。 イ.引用発明の「CMOSトランジスタ」は、本願発明の「能動素子」に相当しており、また、上記2(1)キ.で検討したように、引用発明において、「CMOSトランジスタ」が形成された「シリコン基板21」内には、当該「CMOSトランジスタ」のソース領域及びドレイン領域が形成されているものと認められるから、引用発明の「CMOS半導体領域においてCMOSトランジスタを有するシリコン基板21」は、本願発明の「能動素子を内部に有する半導体基体」に相当している。 ウ.引用発明の「層間絶縁層27及び層間絶縁層29」は、「シリコン基板21に積層される」ものであり、また、絶縁層が誘電体層であることは技術常識である。したがって、引用発明の「前記シリコン基板21に積層される層間絶縁層27及び層間絶縁層29」は、本願発明の「該半導体基体に積層される誘電体層」に相当している。 エ.本願発明の「連続導体」とは、本願請求項1を引用する請求項3において「該連続導体がインダクタからなる」と記載されているように、具体的にはインダクタを含むものである。また、本願請求項1において「該連続導体から、前記半導体基体内の能動素子のうちの1つまで伸びるタングステンプラグから成り」と記載されているように、「連続導体」はタングステンプラグと接続するものでもある。 そして、本願明細書の図13に記載された実施形態を参照すると、導電線66Aはインダクタ92を構成するものであり、また、導電線66Aと電気的に接続された導電線98は、その端部においてタングステンプラグ102と接続しているから、本願発明の「連続導体」は、図3に記載された実施形態において、インダクタである導電線66Aと、当該導電線66Aと接続するとともにタングステンプラグ102と接続する導電線98に対応するものであることがわかる。 一方、引用発明において、「配線層28及び配線層30」は「インダクタ又はその引き出し配線」として機能するものであるから、引用発明の「配線層28及び配線層30」は、その機能からみて、本願明細書の図13に記載された実施形態における導電線66Aと導電線98に相当するものである。 したがって、引用発明の「配線層28及び配線層30」は本願発明の「連続導体」に相当しており、また、引用発明の「配線層28及び配線層30」が「前記層間絶縁層27又は層間絶縁層29上に配置され」ることは、本願発明の「連続導体」が「該誘電体層上に配置される」ことに相当している。 オ.引用発明の「除去領域22」は、インダクタ形成領域のシリコン基板の一部を空洞状に除去することによって、誘電損や渦電流損等を大幅に低減するものであり、本願発明の「開口部」もインダクタ下方の基体領域に開口部を形成することにより渦電流損失を抑制するものであるから、引用発明の「除去領域22」は、本願発明の「開口部」に相当する。 また、引用発明において「除去領域22」が「前記インダクタ形成領域において、前記シリコン基板21の一部を空洞状に除去」することにより形成されることは、本願発明において「開口部」が「該連続導体の下方の基体領域に」「画定」されることに相当する。 カ.引用発明において「該除去領域22が前記CMOS半導体領域とは別の領域に形成されていること」は、本願発明において「該開口部が前記能動素子から横方向にずれていること」に相当する。 (2)以上を総合すると、本願発明と引用発明の一致点と相違点は、次のとおりとなる。 《一致点》 「半導体デバイスであって、 能動素子を内部に有する半導体基体、 該半導体基体に積層される誘電体層、 該誘電体層上に配置される連続導体から成り、 該半導体基体は、該連続導体の下方の基体領域に開口部を画定し、該開口部が前記能動素子から横方向にずれていることを特徴とする半導体デバイス。」 《相違点1》 本願発明が「該連続導体から、前記半導体基体内の能動素子のうちの1つまで伸びるタングステンプラグから成」る、つまり、本願発明において、連続導体と半導体基体内の能動素子のうちの1つが、タングステンプラグによって接続されるのに対して、引用発明では「インダクタ又はその引き出し配線となる配線層28及び配線層30」と「シリコン基板21」内の「CMOSトランジスタ」が電気的に接続される点については特定されていない点。 4 相違点1についての判断 (1)相違点1について 引用例1には、図2(A)に記載されたシリコンCMOS集積回路において、インダクタとCMOSを電気的に接続することは記載されていないが、一つの集積回路内に形成された、インダクタと、CMOSトランジスタもしくはMOSトランジスタを、配線やコンタクトホール等の導電部材を介して電気的に接続することは、引用例2について上記2(3)オ.において確認したように、また、引用例3について上記2(4)ウ.において確認したように、集積回路において実現しようとする回路構成に基づいて当業者が適宜なし得ることである。 また、シリコン基板上に形成された配線と、当該シリコン基板に形成されたMOSトランジスタを接続するにあたり、タングステンプラグを介して行うことは、引用例3について上記2(4)ウ.において確認したように、半導体装置の製造方法の分野において周知の技術である。 したがって、引用発明において、インダクタの引き出し配線となる配線層28又は配線層30と、シリコン基板21内にソース領域又はドレイン領域が形成されたCMOSトランジスタとをタングステンプラグを用いて接続すること、即ち、上記相違点1に係る本願発明の構成を採用することは、引用例2及び引用例3の記載に基づいて、当業者が容易になし得たことである。 よって、上記相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。 (2)判断についてのまとめ 上記(1)で検討したとおり、引用発明において、上記相違点1に係る構成とすることは、当業者が容易になし得たことである。 第3 結言 以上のとおり、本願発明は、引用発明と、引用例2及び引用例3の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。 したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2014-03-27 |
| 結審通知日 | 2014-04-01 |
| 審決日 | 2014-04-15 |
| 出願番号 | 特願2004-240186(P2004-240186) |
| 審決分類 |
P
1
8・
121-
WZ
(H01L)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 棚田 一也 |
| 特許庁審判長 |
池渕 立 |
| 特許庁審判官 |
恩田 春香 小野田 誠 |
| 発明の名称 | 半導体基体中に形成されたスパイラル形状インダクタ及びそのインダクタを形成するための方法 |
| 代理人 | 吉澤 弘司 |
| 代理人 | 岡部 讓 |